JP2000151310A - Semiconductor amplifying circuit and radio communications equipment - Google Patents
Semiconductor amplifying circuit and radio communications equipmentInfo
- Publication number
- JP2000151310A JP2000151310A JP11242466A JP24246699A JP2000151310A JP 2000151310 A JP2000151310 A JP 2000151310A JP 11242466 A JP11242466 A JP 11242466A JP 24246699 A JP24246699 A JP 24246699A JP 2000151310 A JP2000151310 A JP 2000151310A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- semiconductor
- output
- bias
- supply terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
- Transmitters (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は無線通信装置（無線
通信機）および無線通信機に組み込まれる半導体増幅回
路（高周波電力増幅器；高周波パワーモジュール）に関
し、特に低出力モード時の増幅効率を向上させることが
できる技術に適用して有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a radio communication device (radio communication device) and a semiconductor amplifier circuit (high-frequency power amplifier; high-frequency power module) incorporated in the radio communication device, and more particularly to improving the amplification efficiency in a low output mode. Technology that can be applied to effective technology.
【０００２】[0002]
【従来の技術】自動車電話，携帯電話機等の無線通信機
（移動通信装置）の送信機の送信側出力段には、ＭＯＳ
ＦＥＴやＧａＡｓ−ＭＥＳＦＥＴ等を多段に組み込んだ
増幅器（高周波電力増幅器：ＲＦパワーモジュール）が
組み込まれている。2. Description of the Related Art An output stage of a transmitter of a radio communication device (mobile communication device) such as an automobile telephone or a portable telephone is provided with a MOS.
An amplifier (high-frequency power amplifier: RF power module) incorporating FETs, GaAs-MESFETs, and the like in multiple stages is incorporated.
【０００３】一般に、携帯電話機では使用環境に合わせ
て基地局からのパワーレベル指示信号によって周囲環境
に適応するように出力を変えて通話を行い、他の携帯電
話機との間で混信を生じさせないようなシステムが構成
されている。In general, a mobile phone performs a call by changing the output so as to adapt to the surrounding environment in accordance with a power level instruction signal from a base station in accordance with the usage environment, so that no interference occurs with other mobile phones. System is configured.
【０００４】高周波電力増幅器（高周波電力増幅器Ｉ
Ｃ：ＲＦ電力増幅回路）については、日経ＢＰ社発行
「日経エレクトロニクス」1997年１月27日号、P115〜P1
26に記載されている。この文献には、北米の９００ＭＨ
ｚ帯のセルラ方式携帯電話の標準方式や欧州のＧＳＭ方
式について記載されている。また、この文献には、出力
制御方式についても記載されていて、「出力制御方式と
して広く使用されている方式は，送信部の最終段の利得
は一定にしておいて，プログラマブルな減衰器を用いて
最終段への入力信号の大きさを変える・・・」等と記載
されている。A high frequency power amplifier (high frequency power amplifier I)
C: RF power amplifier circuit), see “Nikkei Electronics” issued by Nikkei BP January 27, 1997, P115-P1
26. This document includes North American 900 MH
It describes the standard system of cellular mobile phones in the z-band and the GSM system in Europe. This document also describes an output control method. "A method widely used as an output control method uses a programmable attenuator while keeping the gain of the last stage of the transmission unit constant. To change the magnitude of the input signal to the final stage ... ".
【０００５】さらに、同文献には、「どの方式であれユ
ーザは，携帯電話機の遠方の基地局との通信能力を電池
寿命と同じくらい重要だと考える。セルラ方式携帯電話
機の規格はすべて低と高の出力範囲を規定しているが、
設計者は許容されている最大出力に近い出力が得られる
ように設計するのが得策である。」旨記載されている。[0005] Further, the document states, "In any system, a user considers the ability of a mobile phone to communicate with a distant base station to be as important as the battery life. Although it defines a high output range,
It is advisable for the designer to design such that an output close to the maximum output allowed is obtained. "Is described.
【０００６】[0006]
【発明が解決しようとする課題】セルラ方式携帯電話機
における送信側出力段の高周波電力増幅器（高周波電力
増幅回路）は、ＡＰＣ（Automatic Power Control）回
路によってその出力が制御されていて、通話に必要な出
力となるようにゲート電圧が制御される構成になってい
る。The output of a high-frequency power amplifier (high-frequency power amplifier circuit) at the output stage on the transmission side in a cellular type portable telephone is controlled by an APC (Automatic Power Control) circuit, and is necessary for a call. The configuration is such that the gate voltage is controlled so as to be an output.
【０００７】前記電力増幅回路は、最大出力で電源効率
が最も良くなるため、電力増幅回路の出力レベルが小さ
い場合には、その電源効率が急激に低下することにな
る。このため、基地局が近い状態等での出力レベルが小
さい使用の場合には、電源効率が低く、電池の消費率が
高くなり、電池寿命が短くなる。この結果、一電池当た
りの通話時間が短くなる。Since the power amplifier has the highest power efficiency at the maximum output, when the output level of the power amplifier is low, the power efficiency drops sharply. For this reason, when the output level is small in a state where the base station is close, the power efficiency is low, the battery consumption rate is high, and the battery life is short. As a result, the talk time per battery is shortened.
【０００８】また、従来の高周波電力増幅器では、最終
段パワーＭＯＳのゲートバイアスを下げるだけであるこ
とから、低出力（たとえば、＋５ｄＢｍ）時のリニアリ
ティやＡＭ／ＡＭ特性（ＡＭ／ＡＭconversion）が低下
する。In the conventional high-frequency power amplifier, since only the gate bias of the final-stage power MOS is reduced, the linearity and the AM / AM characteristic (AM / AM conversion) at low output (for example, +5 dBm) are reduced. .
【０００９】本発明の目的は、出力レベルの違いに係わ
らず高い増幅効率で動作する半導体増幅回路（高周波電
力増幅器）および無線通信装置（無線通信機）を提供す
ることにある。An object of the present invention is to provide a semiconductor amplifier circuit (high-frequency power amplifier) and a wireless communication device (wireless communication device) that operate with high amplification efficiency regardless of a difference in output level.
【００１０】本発明の他の目的は、出力レベルの違いに
係わらず高い増幅効率で動作する低出力時のリニアリテ
ィやＡＭ／ＡＭ特性が良好な高周波電力増幅器および無
線通信機を提供することにある。Another object of the present invention is to provide a high-frequency power amplifier and a radio communication device which operate at high amplification efficiency regardless of the difference in output level and have good linearity and AM / AM characteristics at low output. .
【００１１】本発明の他の目的は、通話時間および電池
寿命を長くできる高周波電力増幅器および無線通信機を
提供することにある。Another object of the present invention is to provide a high-frequency power amplifier and a radio communication device capable of extending a talk time and a battery life.
【００１２】本発明の前記ならびにそのほかの目的と新
規な特徴は、本明細書の記述および添付図面からあきら
かになるであろう。[0012] The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.
【００１３】[0013]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。The following is a brief description of an outline of typical inventions disclosed in the present application.
【００１４】なお下記においては半導体増幅素子の例と
して電界効果トランジスタ（ＦＥＴ）を開示するが、半
導体増幅素子は電界効果トランジスタに限られるもので
はなく、バイポーラトランジスタ，ヘテロ接合バイポー
ラトランジスタ（ＨＢＴ），ＨＥＭＴ（high-electron-
mobillity transistor）等を含み、また半導体増幅素子
を形成する半導体基板についてもシリコン基板に限られ
るものではなく、シリコン−ゲルマニウム基板やガリウ
ム−砒素基板等を含むものである。In the following, a field effect transistor (FET) is disclosed as an example of a semiconductor amplifying element. However, the semiconductor amplifying element is not limited to a field effect transistor, but may be a bipolar transistor, a heterojunction bipolar transistor (HBT), a HEMT, or the like. (High-electron-
and a semiconductor substrate for forming a semiconductor amplifying element is not limited to a silicon substrate, but includes a silicon-germanium substrate, a gallium-arsenic substrate, and the like.
【００１５】（１）複数の電界効果トランジスタを多段
に組み込んで構成される半導体増幅回路であって、最終
段の電界効果トランジスタのゲート電極に印加するバイ
アス電圧を制御する補正回路を有するものである。各段
の電界効果トランジスタに印加するバイアス電圧は、パ
ワーコントロール端子より供給される。上記補正回路
は、自動電力制御（ＡＰＣ）回路から高出力モードの指
示がされた場合、パワーコントロール端子より供給され
るバイアス電圧の増加に応じて、最終段の電界効果トラ
ンジスタのゲート電極に与えるバイアス電圧を一定の増
加率で増加させる。一方自動電力制御回路から低出力モ
ードの指示がされた場合、パワーコントロール端子より
供給されるバイアス電圧の増加に応じて、上記補正回路
は最終段の電界効果トランジスタのゲート電極に与える
バイアス電圧を増加率が漸次低減するように増加させ
る。(1) A semiconductor amplifier circuit in which a plurality of field effect transistors are incorporated in multiple stages, and which has a correction circuit for controlling a bias voltage applied to the gate electrode of the final stage field effect transistor. . A bias voltage applied to the field-effect transistors of each stage is supplied from a power control terminal. When the automatic power control (APC) circuit instructs the high power mode, the correction circuit adjusts the bias applied to the gate electrode of the last-stage field effect transistor in accordance with an increase in the bias voltage supplied from the power control terminal. The voltage is increased at a constant rate. On the other hand, when the low power mode is instructed from the automatic power control circuit, the correction circuit increases the bias voltage applied to the gate electrode of the last-stage field effect transistor according to the increase in the bias voltage supplied from the power control terminal. The rate is increased so as to gradually decrease.
【００１６】本構成においては、上記半導体増幅回路
は、複数の電界効果トランジスタを多段に組み込んだ構
成を取り、上記補正回路，入力端子，出力端子，複数の
基準電位端子，前記複数の電界効果トランジスタのゲー
ト端子に接続される制御端子，バイアススイッチ端子を
有する。In this configuration, the semiconductor amplifier circuit has a configuration in which a plurality of field effect transistors are incorporated in multiple stages, and the correction circuit, an input terminal, an output terminal, a plurality of reference potential terminals, and the plurality of field effect transistors are provided. Control terminal and a bias switch terminal connected to the gate terminal.
【００１７】上記補正回路は前記最終段の電界効果トラ
ンジスタのゲート電極と前記自動電力制御回路との間の
バイアス電源印加経路の接続点Ａに接続される。補正回
路は補正用電界効果トランジスタとスイッチ用電界効果
トランジスタ、及び複数の抵抗素子により構成される。
補正用電界効果トランジスタは、ドレイン端子が接続点
Ａに接続され、ゲート端子が抵抗を介して接続点Ａに接
続され、ソース端子が基準電位（Ｇｎｄ）に電位固定さ
れる。補正用電界効果トランジスタと上記最終段の電界
効果トランジスタは、同じ構造を有し、同一基板上に形
成され、且つ上記補正用電界効果トランジスタは、上記
最終段の電界効果トランジスタを所定の比率で縮小した
サイズとなっている。スイッチ用電界効果トランジスタ
は、ドレイン端子が上記補正用電界効果トランジスタの
ゲート端子に接続され、ゲート端子がバイアススイッチ
端子に接続され、ソース端子が基準電位（Ｇｎｄ）に電
位固定される。The correction circuit is connected to a connection point A of a bias power supply path between the gate electrode of the last-stage field effect transistor and the automatic power control circuit. The correction circuit includes a correction field effect transistor, a switch field effect transistor, and a plurality of resistance elements.
In the correction field-effect transistor, the drain terminal is connected to the connection point A, the gate terminal is connected to the connection point A via a resistor, and the source terminal is fixed at a reference potential (Gnd). The correction field-effect transistor and the last-stage field-effect transistor have the same structure and are formed on the same substrate, and the correction field-effect transistor reduces the final-stage field-effect transistor by a predetermined ratio. Size. The switching field-effect transistor has a drain terminal connected to the gate terminal of the correction field-effect transistor, a gate terminal connected to the bias switch terminal, and a source terminal fixed at a reference potential (Gnd).
【００１８】前記バイアススイッチ端子には、出力電力
レベル制御回路の出力信号が接続される。An output signal of an output power level control circuit is connected to the bias switch terminal.
【００１９】（２）また上記（１）の構成において、バ
イアススイッチ端子に上記自動電力制御回路の出力を接
続し、自動電力制御回路の出力信号が所定の設定電圧よ
りも低い場合を低出力モードとし、高い場合を高出力モ
ードとなるよう構成することも可能である。(2) In the configuration of (1), an output of the automatic power control circuit is connected to a bias switch terminal, and a low output mode is used when an output signal of the automatic power control circuit is lower than a predetermined set voltage. It is also possible to configure a high output mode when the output is high.
【００２０】本構成においては、（１）のスイッチ用電
界効果トランジスタのゲート端子に接続されるバイアス
スイッチ端子に、上記自動電力制御回路の出力を接続す
る。In this configuration, the output of the automatic power control circuit is connected to the bias switch terminal connected to the gate terminal of the switching field effect transistor (1).
【００２１】（３）更に他の構成においては、上記補正
回路は有さず、上記自動電力制御回路の出力信号が所定
の設定電圧より低い場合を低出力モード、高い場合を高
出力モードとし、高出力モードの場合は全ての電界効果
トランジスタのゲート端子に供給するバイアス電圧を、
上記自動電力制御回路の出力信号より供給する。低出力
モードの場合、最終段の電界効果トランジスタのゲート
端子に供給するバイアス電圧は一定の電圧を印加し、他
の電界効果トランジスタには上記自動電力制御回路の出
力信号をバイアス電圧として供給する。この場合、最終
段の電界効果トランジスタに供給するバイアス電圧は、
特に特定されないが、他の電界効果トランジスタに供給
する最大ゲート電圧よりも０．５Ｖ程度低い電圧とす
る。(3) In still another configuration, the correction circuit is not provided, and a low output mode is set when the output signal of the automatic power control circuit is lower than a predetermined voltage, and a high output mode is set when the output signal is high. In the high output mode, the bias voltage supplied to the gate terminals of all the field effect transistors is
It is supplied from the output signal of the automatic power control circuit. In the low output mode, a constant voltage is applied to the gate terminal of the last-stage field effect transistor, and the output signal of the automatic power control circuit is supplied to the other field effect transistors as a bias voltage. In this case, the bias voltage supplied to the final-stage field-effect transistor is
Although not particularly specified, the voltage is about 0.5 V lower than the maximum gate voltage supplied to the other field-effect transistors.
【００２２】本構成においては、上記半導体増幅回路
は、複数の電界効果トランジスタを多段に組み込んだ構
成を取り、入力端子，出力端子，複数の基準電位端子，
前記複数の電界効果トランジスタのゲート端子に接続さ
れる制御端子を有する。上記制御端子は、最終段の前記
電界効果トランジスタ以外の電界効果トランジスタのゲ
ート端子に接続される第１制御端子と、最終段の電界効
果トランジスタのゲート端子に接続される第２制御端子
とを有する。In this configuration, the semiconductor amplifier circuit has a configuration in which a plurality of field effect transistors are incorporated in multiple stages, and includes an input terminal, an output terminal, a plurality of reference potential terminals,
A control terminal connected to a gate terminal of the plurality of field effect transistors. The control terminal has a first control terminal connected to the gate terminal of a field-effect transistor other than the last-stage field-effect transistor, and a second control terminal connected to the gate terminal of the last-stage field-effect transistor. .
【００２３】前記（１）の手段によれば、（ａ）パワー
レベル指示信号に基づいて自動電力制御回路（ＡＰＣ回
路）からの出力信号で各電界効果トランジスタのゲート
電圧を制御する際、高出力モードでは前記補正回路の接
続点Ｂ（バイアススイッチ端子）にHighレベル信号を入
力し各電界効果トランジスタのゲート電圧をリニアの状
態で使用し、低出力モードでは前記補正回路のバイアス
スイッチ端子にLowレベル信号を入力して最終段の電界
効果トランジスタの効率（増幅効率）が高い状態で使用
できることになる。この結果、低出力モードでのリニア
リティの向上，ＡＭ／ＡＭ特性が向上するとともに、消
費電力の低減が図れ、電池寿命が長くなる。また、電池
寿命の向上は通話時間の向上となる。また、消費電力の
低減は電池の小型化にも繋がり、無線通信機の小型化，
軽量化が達成できる。According to the means (1), (a) when the gate voltage of each field effect transistor is controlled by the output signal from the automatic power control circuit (APC circuit) based on the power level instruction signal, In the mode, a high level signal is input to the connection point B (bias switch terminal) of the correction circuit, and the gate voltage of each field effect transistor is used in a linear state. In the low output mode, the low level signal is input to the bias switch terminal of the correction circuit. A signal can be input and used in a state where the efficiency (amplification efficiency) of the final-stage field effect transistor is high. As a result, the linearity and the AM / AM characteristics in the low output mode are improved, the power consumption is reduced, and the battery life is extended. In addition, improvement in battery life leads to improvement in call time. Also, the reduction in power consumption leads to the miniaturization of batteries, and the miniaturization of wireless communication devices.
Lightening can be achieved.
【００２４】（ｂ）前記最終段の電界効果トランジスタ
と前記補正用電界効果トランジスタはモノリシックに形
成され、かつ前記補正用電界効果トランジスタは前記最
終段の電界効果トランジスタの所定の比率で縮小した大
きさになっていることから、自動電力制御回路の出力信
号（制御信号）によるゲートバイアス電圧の変化は、ピ
ークパワー（最大ゲート電圧）のみならず送信出力の立
ち上がりと立ち下がりのスロープも合わせて高精度にな
るともに、ＦＥＴの特性バラツキ，温度変化に対して安
定になる。(B) The final-stage field effect transistor and the correction field-effect transistor are formed monolithically, and the correction field-effect transistor is reduced in size by a predetermined ratio to the final-stage field-effect transistor. Therefore, the change in the gate bias voltage due to the output signal (control signal) of the automatic power control circuit is highly accurate not only with the peak power (maximum gate voltage) but also with the rising and falling slopes of the transmission output. At the same time, it becomes stable against variations in FET characteristics and temperature changes.
【００２５】前記（２）の手段は、前記手段（１）の構
成において、接続点Ｂには自動電力制御回路の出力信号
が入力される構成になり、自動電力制御回路の出力信号
の設定電圧を境として低い状態では前記補正回路は低出
力モードをとり、高い状態では高出力モードをとる構成
になっていることから、前記手段（１）と同様の効果を
有することになる。すなわち、低出力モードでのリニア
リティの向上，ＡＭ／ＡＭ特性が向上するとともに、消
費電力の低減が図れ、電池寿命が長くなる。[0025] The means (2) is the same as the structure of the means (1), except that the output signal of the automatic power control circuit is inputted to the connection point B. Since the correction circuit takes a low output mode in a low state and a high output mode in a high state, the same effect as the means (1) is obtained. That is, the linearity and the AM / AM characteristics in the low output mode are improved, the power consumption is reduced, and the battery life is prolonged.
【００２６】前記（３）の手段は、前記手段（１）のよ
うな補正回路は設けないが、高出力モードでは全ての電
界効果トランジスタを自動電力制御回路で制御し、前記
低出力モードでは最終段の前記電界効果トランジスタの
ゲートバイアスを一定にし前記他の電界効果トランジス
タを前記自動電力制御回路で制御する構成になっている
ことから、前記手段（１）の構成の場合と同様に低出力
モードでは効率が高くなり、ＡＭ／ＡＭ特性が向上す
る。また、電池寿命、すなわち通話時間も長くなる。The means (3) does not include the correction circuit as in the means (1), but controls all the field effect transistors by the automatic power control circuit in the high output mode, and controls the final power in the low output mode. Since the gate bias of the field-effect transistor of the stage is made constant and the other field-effect transistor is controlled by the automatic power control circuit, the low-output mode is performed similarly to the configuration of the means (1). In this case, the efficiency is increased, and the AM / AM characteristics are improved. In addition, the battery life, that is, the talk time, becomes longer.
【００２７】[0027]
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。Embodiments of the present invention will be described below in detail with reference to the drawings. In all the drawings for describing the embodiments of the present invention, components having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.
【００２８】また下記においては半導体増幅素子の例と
して電界効果トランジスタ（ＦＥＴ）により説明をする
が、半導体増幅素子は電界効果トランジスタに限られる
ものではなく、バイポーラトランジスタ，ヘテロ接合バ
イポーラトランジスタ（ＨＢＴ），ＨＥＭＴ（high-ele
ctron-mobillity transistor）等を含み、また半導体増
幅素子を形成する半導体基板についてもシリコン基板に
限られるものではなく、シリコン−ゲルマニウム基板や
ガリウム−砒素基板等を含むものである。In the following, a field effect transistor (FET) will be described as an example of a semiconductor amplifying element. However, the semiconductor amplifying element is not limited to a field effect transistor, but may be a bipolar transistor, a heterojunction bipolar transistor (HBT), or the like. HEMT (high-ele
The semiconductor substrate forming the semiconductor amplifying element is not limited to a silicon substrate, but includes a silicon-germanium substrate and a gallium-arsenic substrate.
【００２９】（実施形態１）本実施形態１では電界効果
トランジスタを３段に従属接続した多段構成の半導体増
幅回路（高周波電力増幅器：高周波パワーモジュール）
と、その高周波パワーモジュールを組み込んだ無線通信
装置（携帯電話機）に適用した例について説明する。(Embodiment 1) In Embodiment 1, a multi-stage semiconductor amplifier circuit (high-frequency power amplifier: high-frequency power module) in which field-effect transistors are cascaded in three stages.
An example in which the present invention is applied to a wireless communication device (mobile phone) incorporating the high-frequency power module will be described.
【００３０】図１乃至図６は本発明の一実施形態（実施
形態１）である高周波電力増幅器（高周波パワーモジュ
ール）に係わる図である。図１は本実施形態１の高周波
パワーモジュールの等価回路図、図２は高周波パワーモ
ジュールの外観を示す斜視図、図３は高周波パワーモジ
ュールの基板の平面図である。FIGS. 1 to 6 relate to a high-frequency power amplifier (high-frequency power module) according to an embodiment (first embodiment) of the present invention. FIG. 1 is an equivalent circuit diagram of the high-frequency power module of the first embodiment, FIG. 2 is a perspective view showing the appearance of the high-frequency power module, and FIG. 3 is a plan view of a substrate of the high-frequency power module.
【００３１】本実施形態１の高周波電力増幅器（高周波
パワーモジュール）１は、図２に示すように、板状の配
線基板２の上面（主面）にキャップ３が重ねられ、外観
的には偏平な矩形体構造になっている。As shown in FIG. 2, a high-frequency power amplifier (high-frequency power module) 1 according to the first embodiment has a cap 3 superposed on an upper surface (main surface) of a plate-like wiring board 2 and is flat in appearance. It has a rectangular structure.
【００３２】高周波パワーモジュール１は、能動部品と
して、複数の電界効果トランジスタを順次従属接続して
回路的に多段構成にした構造になっている。本実施形態
１では電界効果トランジスタ（以下単にトランジスタと
も呼称する）を、初段トランジスタ（１stＦＥＴ），２
段トランジスタ（２ndＦＥＴ），最終段トランジスタ
（３rdＦＥＴ）とした３段構成になっている（図３およ
び図１参照）。本実施形態１の高周波パワーモジュール
１は、無線通信機としての移動電話用の高周波パワーモ
ジュールを構成している。The high-frequency power module 1 has a structure in which a plurality of field-effect transistors are sequentially connected in cascade as active components to form a multistage circuit. In the first embodiment, a field-effect transistor (hereinafter, also simply referred to as a transistor) is a first-stage transistor (1stFET),
It has a three-stage configuration including a stage transistor (2ndFET) and a final stage transistor (3rdFET) (see FIGS. 3 and 1). The high-frequency power module 1 according to the first embodiment constitutes a high-frequency power module for a mobile phone as a wireless communication device.
【００３３】キャップ３は金属板を矩形箱状に成形した
ものであり、周壁４に設けたフック支持アーム５の内側
に突出するフック爪６を、前記配線基板２の周壁に設け
た図示しない窪んだ係止部に引っ掛けることによって固
定されている。The cap 3 is formed by molding a metal plate into a rectangular box shape, and has a hook claw 6 protruding inside a hook support arm 5 provided on the peripheral wall 4 and a not-shown recess provided on the peripheral wall of the wiring board 2. It is fixed by hooking it on the locking part.
【００３４】このキャップ３は配線基板２のグランド配
線に前記フック爪６を介して電気的に接続されて電磁シ
ールド体を構成している。The cap 3 is electrically connected to the ground wiring of the wiring board 2 via the hook claws 6 to form an electromagnetic shield.
【００３５】前記配線基板２の下面周囲には、各電極端
子（外部端子）が設けられ、高周波パワーモジュール１
は表面実装によってマザーボード等の実装基板に固定さ
れるようになっている。Each of the electrode terminals (external terminals) is provided around the lower surface of the wiring board 2, and the high frequency power module 1
Are fixed to a mounting substrate such as a motherboard by surface mounting.
【００３６】図３は配線基板２の平面図である。この図
において、配線基板２の一長辺（図中下側）には右から
左に向かって、入力端子（Ｐin）１０，パワーコントロ
ール端子（Bias SW)１１，グランド端子（ＧＮＤ）１
２，パワーコントロール端子（Ｖapc）１３，グランド
端子１４となる。また、他の長辺（図中上側）では右か
ら左に向かって電源端子（Ｖdd1）１５，電源端子（Ｖd
d2）１６，グランド端子１７，電源端子（Ｖdd3）１
８，出力端子（Ｐout）１９となる。FIG. 3 is a plan view of the wiring board 2. In this figure, an input terminal (Pin) 10, a power control terminal (Bias SW) 11, and a ground terminal (GND) 1 are arranged on one long side (lower side in the figure) of the wiring board 2 from right to left.
2, a power control terminal (Vapc) 13 and a ground terminal 14. On the other long side (upper side in the figure), the power supply terminal (Vdd1) 15 and the power supply terminal (Vd1) move from right to left.
d2) 16, ground terminal 17, power supply terminal (Vdd3) 1
8, output terminal (Pout) 19.
【００３７】また、前記配線基板２の表面には、電界効
果トランジスタを組み込んだ半導体チップ２５〜２７、
Ｒと数値で表示される複数の抵抗，Ｃと数値で表示され
る複数のコンデンサ，ＣＢと数値で表示される複数のバ
イパスコンデンサが固定されている。On the surface of the wiring board 2, semiconductor chips 25 to 27 incorporating field effect transistors,
A plurality of resistors indicated by R and numerical values, a plurality of capacitors indicated by C and numerical values, and a plurality of bypass capacitors indicated by CB and numerical values are fixed.
【００３８】１stＦＥＴと２ndＦＥＴは単一の半導体基
板にモノリシックに形成されている。また、３rdＦＥＴ
（Ｑ１）は２個の半導体チップ２６，２７で構成されて
いる。一方の半導体チップ２７、すなわち半導体基板に
は、前記３rdＦＥＴを構成する電界効果トランジスタ
と、後述する補正用電界効果トランジスタ（Ｑ２）がモ
ノリシックに形成されている。このＱ１の一部を構成す
る電界効果トランジスタと、Ｑ２なる電界効果トランジ
スタはその構造が同じである。しかし、その大きさは、
図４に示すように、Ｑ２はＱ１の所定の比率で縮小した
大きさになっており、特に限定されないが１／５００程
度とすることが出来る。これは、後述する自動電力制御
回路の出力信号（制御信号）によるゲートバイアス電圧
の変化を、ピークパワー（最大ゲート電圧）のみならず
送信出力の立ち上がりと立ち下がりのスロープも合わせ
て高精度に追従させるためである。図４にはＱ１および
Ｑ２のゲート〔Gate（１），Gate（２）〕と、Ｑ１およ
びＱ２のドレイン〔Drain（１），Drain（２）〕のパタ
ーンが示されている。The first and second FETs are monolithically formed on a single semiconductor substrate. Also, 3rdFET
(Q1) is composed of two semiconductor chips 26 and 27. On one semiconductor chip 27, that is, a semiconductor substrate, a field-effect transistor constituting the 3rdFET and a correction field-effect transistor (Q2) described later are monolithically formed. The field effect transistor constituting a part of Q1 and the field effect transistor Q2 have the same structure. However, its size is
As shown in FIG. 4, Q2 has a reduced size at a predetermined ratio of Q1, and can be set to about 1/500, though not particularly limited. This means that the change of the gate bias voltage due to the output signal (control signal) of the automatic power control circuit described later can be tracked with high accuracy not only by the peak power (maximum gate voltage) but also by the rising and falling slopes of the transmission output. It is to make it. FIG. 4 shows patterns of gates [Gate (1), Gate (2)] of Q1 and Q2 and drains [Drain (1), Drain (2)] of Q1 and Q2.
【００３９】図３において編みかけパターン部分３０は
メタライズ層であり、配線または部品固定用のパッドも
しくはワイヤ接続用のパッド等となる。前記半導体チッ
プ２５〜２７の図示しない電極と前記編みかけパターン
部分３０である配線部分は導電性のワイヤ３１で接続さ
れている。In FIG. 3, the knitting pattern portion 30 is a metallized layer, and serves as a pad for fixing wiring or components or a pad for connecting wires. Electrodes (not shown) of the semiconductor chips 25 to 27 are connected to wiring portions, which are the woven pattern portions 30, by conductive wires 31.
【００４０】また、実際には前記半導体チップ２５〜２
７やワイヤ３１等必要箇所は絶縁性樹脂で被われてい
る。Further, actually, the semiconductor chips 25 to 2
Necessary portions such as 7 and wires 31 are covered with an insulating resin.
【００４１】本実施形態１の高周波パワーモジュール１
は、図１に示すような等価回路になっている。この等価
回路は主要部のみを示すものである。なお、長方形はマ
イクロストリップ線路を示す。High-frequency power module 1 of the first embodiment
Is an equivalent circuit as shown in FIG. This equivalent circuit shows only a main part. Note that a rectangle indicates a microstrip line.
【００４２】この回路において、パワーコントロール端
子（Ｖapc）によって１stＦＥＴ，２ndＦＥＴ，３rdＦ
ＥＴのゲート電圧（Ｖg1，Ｖg2，Ｖg3）を制御する。本
実施形態１では、自動電力制御回路の出力を入力するパ
ワーコントロール端子（Ｖapc）と、最終段の電界効果
トランジスタ（３rdＦＥＴ）のゲートとの間には、補正
回路４０が設けられている。In this circuit, the 1stFET, 2ndFET, 3rdF are controlled by the power control terminal (Vapc).
The gate voltages (Vg1, Vg2, Vg3) of the ET are controlled. In the first embodiment, the correction circuit 40 is provided between the power control terminal (Vapc) for inputting the output of the automatic power control circuit and the gate of the last-stage field-effect transistor (3rdFET).
【００４３】この補正回路４０は、図１に示すように、
前記最終段の電界効果トランジスタ（Ｑ１）のゲートと
前記Ｖapc端子との間のバイアス電源印加経路の接続点
Ａにドレインが接続されゲートが抵抗Ｒ２を介して接続
されソースが基準電位に電位固定されるＮチャネル型の
補正用電界効果トランジスタ（Ｑ２）と、前記補正用電
界効果トランジスタ（Ｑ２）のゲートにドレインが接続
されソースが基準電位に電位固定されゲートが抵抗Ｒ
３，Ｒ４を介して基準電位に電位固定されるＮチャネル
型のスイッチ用電界効果トランジスタ（Ｑ３）と、前記
スイッチ用電界効果トランジスタ（Ｑ３）のゲートと接
続点Ｂとの間に接続される抵抗Ｒ３，Ｒ４とを有する構
成になっている。前記接続点Ｂは前述のバイアススイッ
チ端子（Bias SW：パワーコントロール端子）となる。This correction circuit 40, as shown in FIG.
The drain is connected to a connection point A of a bias power supply path between the gate of the last-stage field effect transistor (Q1) and the Vapc terminal, the gate is connected via a resistor R2, and the source is fixed at a reference potential. An N-channel correction field effect transistor (Q2); a drain connected to the gate of the correction field effect transistor (Q2); a source fixed at a reference potential;
3, an N-channel switching field-effect transistor (Q3) fixed at a reference potential via R4, and a resistor connected between the gate of the switching field-effect transistor (Q3) and a connection point B. R3 and R4. The connection point B serves as the aforementioned bias switch terminal (Bias SW: power control terminal).
【００４４】前記接続点Ｂには、無線通信システムにお
いて基地局から受けるパワーレベル指示信号を入力とす
る出力電力レベル制御回路の出力信号であるHighレベル
信号またはLowレベル信号が入力される。A high level signal or a low level signal which is an output signal of an output power level control circuit which receives a power level instruction signal received from a base station in a wireless communication system is input to the connection point B.
【００４５】バイアススイッチ端子にHighレベル信号が
入力されると、スイッチ用電界効果トランジスタ（Ｑ
３）がオンし、補正用電界効果トランジスタ（Ｑ２）の
ゲートはグランド電位となり、補正用電界効果トランジ
スタ（Ｑ２）のゲート電圧ＶgはＶapcに比例する特性を
示す（図５の左側のグラフ参照）。When a High level signal is input to the bias switch terminal, the switching field effect transistor (Q
3) is turned on, the gate of the correction field effect transistor (Q2) is at the ground potential, and the gate voltage Vg of the correction field effect transistor (Q2) exhibits a characteristic proportional to Vapc (see the graph on the left side of FIG. 5). .
【００４６】また、バイアススイッチ端子にLowレベル
信号が入力されると、スイッチ用電界効果トランジスタ
（Ｑ３）がオフし、補正用電界効果トランジスタ（Ｑ
２）は並列形正クリッパ回路を構成し、図５の右側のグ
ラフに示す特性となる。すなわち、Lowレベル信号が印
加されると、図５の右のグラフ（低出力モード時のグラ
フ）に示すように前記最終段の電界効果トランジスタに
は最大ゲート電圧が前記他の電界効果トランジスタ（１
stＦＥＴ，２ndＦＥＴ）のゲート電圧以下でありかつゲ
ート電圧の前記自動電力制御回路の出力電圧に対する増
加率が漸次低減するような特性を示す。When a low level signal is input to the bias switch terminal, the switching field effect transistor (Q3) is turned off and the correction field effect transistor (Q3) is turned off.
2) constitutes a parallel type positive clipper circuit and has the characteristics shown in the graph on the right side of FIG. That is, when the Low level signal is applied, as shown in the right graph of FIG. 5 (a graph in the low output mode), a maximum gate voltage is applied to the last field effect transistor by the other field effect transistor (1).
The characteristic is such that the rate of increase of the gate voltage with respect to the output voltage of the automatic power control circuit is gradually lower than the gate voltage of the first and second FETs.
【００４７】本実施形態１の高周波パワーモジュール１
を組み込んだ移動電話では、前記Highレベル信号および
Lowレベル信号は基地局から送られてくるパワーレベル
指示信号に基づいて発生される。そして、前記自動電力
制御回路の出力電圧（Ｖapc）が設定電圧以上となる場
合を高出力モードとして使用し、前記設定電圧よりも低
い場合を低出力モードとして使用するように構成されて
いる。たとえば、図５のグラフにおいて設定電圧を１．
５Ｖとした場合、各トランジスタのゲート電圧（Ｖｇ）
は、高出力モードでは図５の左側の高出力モード時のグ
ラフにおいてＶapcが１．５Ｖ以上または１．５Ｖより
も高い状態のゲート電圧（Ｖｇ）となり、低出力モード
では図５の右側の低出力モード時のグラフにおいてＶap
cが１．５Ｖよりも低いか１．５Ｖ以下の低い状態のゲ
ート電圧（Ｖｇ）となる。The high-frequency power module 1 of the first embodiment
In mobile phones incorporating
The low level signal is generated based on a power level instruction signal sent from the base station. Then, the configuration is such that the case where the output voltage (Vapc) of the automatic power control circuit is higher than the set voltage is used as the high output mode, and the case where the output voltage is lower than the set voltage is used as the low output mode. For example, in the graph of FIG.
When 5 V is applied, the gate voltage (Vg) of each transistor
In the high output mode, the gate voltage (Vg) is in a state where Vapc is 1.5 V or higher or higher than 1.5 V in the graph in the high output mode on the left side of FIG. 5, and the low voltage on the right side of FIG. Vap in graph in output mode
The gate voltage (Vg) is in a state where c is lower than 1.5 V or lower than 1.5 V.
【００４８】したがって、この補正回路４０によれば、
図５の右側の低出力モード時のグラフから分かるよう
に、最終段の電界効果トランジスタ（３rdＦＥＴ）のゲ
ート電圧（Ｖｇ）は２Ｖ以下ではその変化率がＶapcの
増加率に比較して徐々に緩慢となるため、１．５Ｖより
も低い状態での増幅効率が向上することになる。Therefore, according to the correction circuit 40,
As can be seen from the graph in the low output mode on the right side of FIG. 5, when the gate voltage (Vg) of the final-stage field effect transistor (3rdFET) is 2 V or less, the rate of change is gradually slower than the rate of increase of Vapc. Therefore, the amplification efficiency in a state lower than 1.5 V is improved.
【００４９】これは、図６のグラフから分かるように、
補正トランジスタ（Ｑ２）のドレイン・ソース電流Ｉds
の変化が大きくてもゲート・ソース電圧Ｖgsの変化が小
さいことによる。すなわち、Ｑ２のＩds−Ｖgs特性がＶ
th以上の領域でＩdsが大きく変化してもＶgsがあまり変
化しないことを利用してＶgsをクランプ（クリッパ）す
ることができる結果である。This can be seen from the graph of FIG.
Drain-source current Ids of the correction transistor (Q2)
Is large, the change in the gate-source voltage Vgs is small. That is, the Ids-Vgs characteristic of Q2 is V
This is a result that Vgs can be clamped (clipped) by utilizing the fact that Vgs does not change much even if Ids changes greatly in the region above th.
【００５０】図７は本実施形態１の高周波パワーモジュ
ールを組み込んだ移動電話（携帯電話機）の一部を示す
回路ブロックである。FIG. 7 is a circuit block diagram showing a part of a mobile telephone (portable telephone) incorporating the high-frequency power module of the first embodiment.
【００５１】携帯電話機は、図７の回路ブロック図で示
すように、発振器７０から発振されたＲＦ送信信号は、
高周波パワーモジュール１の入力端子（Ｐin）に入力さ
れる。高周波パワーモジュール１で増幅され出力端子
（Ｐout）から出力されたＲＦ送信信号は、電力検出回
路７１，送信フィルタ７２を経由してアンテナ７３に至
り、アンテナ７３から電波となって送信される。As shown in the circuit block diagram of FIG. 7, in the portable telephone, the RF transmission signal oscillated from the oscillator 70 is
The signal is input to the input terminal (Pin) of the high-frequency power module 1. The RF transmission signal amplified by the high-frequency power module 1 and output from the output terminal (Pout) reaches the antenna 73 via the power detection circuit 71 and the transmission filter 72, and is transmitted as a radio wave from the antenna 73.
【００５２】アンテナ７３で受信されたＲＦ受信信号
は、受信回路８０で信号処理される。また、受信回路８
０から出力された受信強度信号ＳRIは、Ａ／Ｄ変換器８
１でデジタル信号に変換されてコントロールロジック８
２に出力する。The RF reception signal received by the antenna 73 is processed by the reception circuit 80. The receiving circuit 8
Reception strength signal output from the 0 S RI is, A / D converter 8
Is converted into a digital signal by 1 and the control logic 8
Output to 2.
【００５３】コントロールロジック８２は出力電力レベ
ル制御回路８３のコントロールロジック（Ａ）８４と、
出力電力補正制御回路８６のコントロールロジック
（Ｂ）８７にパワーレベル指示信号ＳPLを出力する。The control logic 82 includes a control logic (A) 84 of the output power level control circuit 83,
A power level instruction signal SPL is output to the control logic (B) 87 of the output power correction control circuit 86.
【００５４】前記コントロールロジック（Ａ）８４は送
られて来たパワーレベル指示信号ＳPLを処理して新たな
出力信号を出力する。この信号はＤ／Ａ変換器８５でア
ナログ信号に変換され、パワーレベル指示電圧ＶPLとな
って自動電力制御回路（ＡＰＣ）回路７４に出力され、
ＡＰＣ回路７４を制御する信号になる。ＡＰＣ回路７４
は、パワーコントロール端子（Ｖapc）に入力される。The control logic (A) 84 processes the transmitted power level instruction signal SPL and outputs a new output signal. This signal is converted into an analog signal by a D / A converter 85, output as a power level instruction voltage V PL to an automatic power control circuit (APC) circuit 74,
A signal for controlling the APC circuit 74. APC circuit 74
Is input to the power control terminal (Vapc).
【００５５】一方、前記コントロールロジック（Ｂ）８
７は、送られて来たパワーレベル指示信号ＳPLを処理し
て新たな出力信号を出力する。この信号はＡ／Ｄ変換器
８８でアナログ信号に変換され、前記Highレベル信号ま
たはLowレベル信号となってパワーコントロール端子（B
ias SW）に出力される。他方、高周波パワーモジュール
１の電源端子Ｖdd（Ｖdd1〜Ｖdd3）には電池９０が接続
される。On the other hand, the control logic (B) 8
7 processes the transmitted power level instruction signal SPL and outputs a new output signal. This signal is converted into an analog signal by the A / D converter 88, and becomes the High level signal or the Low level signal, and becomes a power control terminal (B
output to ias SW). On the other hand, a battery 90 is connected to the power supply terminals Vdd (Vdd1 to Vdd3) of the high-frequency power module 1.
【００５６】本実施形態１によれば以下の効果を有す
る。 （１）パワーレベル指示信号に基づいて自動電力制御回
路（ＡＰＣ回路）からの出力信号で各電界効果トランジ
スタのゲート電圧を制御する際、高出力モードでは前記
補正回路４０の接続点Ｂ（バイアススイッチ端子）にHi
ghレベル信号を入力し各電界効果トランジスタのゲート
電圧をリニアの状態で使用し、低出力モードでは前記補
正回路４０のバイアススイッチ端子にLowレベル信号を
入力して最終段の電界効果トランジスタ（３rdＦＥＴ）
の効率（増幅効率）が高い状態で使用できることにな
る。この結果、低出力モードでのリニアリティの向上，
ＡＭ／ＡＭ特性が向上するとともに、消費電力の低減が
図れ、電池寿命が長くなる。また、電池寿命の向上は通
話時間の向上となる。また、消費電力の低減は電池の小
型化にも繋がり、無線通信機の小型化，軽量化が達成で
きる。According to the first embodiment, the following effects can be obtained. (1) When the gate voltage of each field effect transistor is controlled by an output signal from an automatic power control circuit (APC circuit) based on a power level instruction signal, a connection point B (bias switch) of the correction circuit 40 in a high output mode Hi)
The gh level signal is input and the gate voltage of each field effect transistor is used in a linear state. In the low output mode, a low level signal is input to the bias switch terminal of the correction circuit 40 and the final stage field effect transistor (3rd FET)
Can be used with high efficiency (amplification efficiency). As a result, improved linearity in low output mode,
The AM / AM characteristics are improved, the power consumption is reduced, and the battery life is prolonged. In addition, improvement in battery life leads to improvement in call time. Further, the reduction in power consumption leads to a reduction in the size of the battery, and a reduction in the size and weight of the wireless communication device can be achieved.
【００５７】（２）最終段の電界効果トランジスタ（Ｑ
１）と前記補正用電界効果トランジスタ（Ｑ２）はモノ
リシックに形成され、かつ前記補正用電界効果トランジ
スタは前記最終段の電界効果トランジスタの所定の比率
で縮小した大きさになっていることから、自動電力制御
回路の出力信号（制御信号）によるゲートバイアス電圧
の変化は、ピークパワー（最大ゲート電圧）のみならず
送信出力の立ち上がりと立ち下がりのスロープも合わせ
て高精度になるとともに、ＦＥＴの特性バラツキ，温度
変化に対して安定になる。(2) The final-stage field effect transistor (Q
1) and the correction field-effect transistor (Q2) are formed monolithically, and the correction field-effect transistor is reduced in size by a predetermined ratio of the last-stage field-effect transistor, so that The change in the gate bias voltage due to the output signal (control signal) of the power control circuit becomes highly accurate not only with the peak power (maximum gate voltage), but also with the rising and falling slopes of the transmission output, and the characteristics of the FET vary. , Becomes stable against temperature changes.
【００５８】（実施形態２）図８乃至図１０は本発明の
他の実施形態（実施形態２）である高周波パワーモジュ
ールおよびその高周波パワーモジュールを組み込んだ携
帯電話機に係わる図である。(Embodiment 2) FIGS. 8 to 10 are diagrams relating to a high-frequency power module according to another embodiment (Embodiment 2) of the present invention and a portable telephone incorporating the high-frequency power module.
【００５９】本実施形態２の高周波パワーモジュールは
図８の等価回路図で示す構成になっている。本実施形態
２の高周波パワーモジュール１は、図８の等価回路図で
示すように、前記実施形態１の高周波パワーモジュール
１において、接続点Ｂを自動電力制御回路、すなわちＶ
apcに接続した構造となっている。また、この回路で
は、前記自動電力制御回路の出力信号の設定電圧を境と
して低い状態では低出力モードとなり、高い状態では高
出力モードとなるように構成されている。The high-frequency power module according to Embodiment 2 has a configuration shown in an equivalent circuit diagram of FIG. As shown in the equivalent circuit diagram of FIG. 8, the high-frequency power module 1 of the second embodiment differs from the high-frequency power module 1 of the first embodiment in that an automatic power control circuit,
It has a structure connected to apc. Further, this circuit is configured to be in a low output mode in a low state and a high output mode in a high state from a set voltage of an output signal of the automatic power control circuit.
【００６０】図９は本実施形態２の高周波パワーモジュ
ールを組み込んだ携帯電話機の一部を示す回路ブロック
である。この回路ブロックは前記実施形態１において、
コントロールロジック８２から接続点Ｂに連なる出力電
力補正制御回路を除いた構成になっている。そして、Ａ
ＰＣ回路７４による高出力モードと低出力モードの切替
え点になる設定電圧Ｖapc(SW)は、図１０にも示してあ
るが、次式で与えられる。FIG. 9 is a circuit block diagram showing a part of a portable telephone incorporating the high-frequency power module of the second embodiment. This circuit block is different from the first embodiment in that
The configuration is such that the output power correction control circuit connected to the connection point B is removed from the control logic 82. And A
The set voltage Vapc (SW), which is the switching point between the high output mode and the low output mode by the PC circuit 74, is also shown in FIG.
【００６１】[0061]
【数１】 (Equation 1)
【００６２】図１０は本実施形態２の高周波パワーモジ
ュールを組み込んだ携帯電話機における最終段トランジ
スタのゲートバイアス電圧Ｖg3とパワーコントロール信
号電圧Ｖapcの相関を示すグラフである。FIG. 10 is a graph showing the correlation between the gate bias voltage Vg3 of the last-stage transistor and the power control signal voltage Vapc in a portable telephone incorporating the high-frequency power module of the second embodiment.
【００６３】本実施形態２の場合は、前記設定電圧Ｖap
c(SW)を境として、Ｖapcが小さい領域では低出力モード
（図５の右側の特性）となり、Ｖapcが大きい領域では
高出力モード（図５の左側の特性）となり、低出力モー
ドで増幅効率の向上が図れる。本実施形態２において
も、前記実施形態１と同様に、低出力モードの効率増大
から、低出力モードでのリニアリティの向上，ＡＭ／Ａ
Ｍ特性が向上するとともに、消費電力の低減が図れ、電
池寿命が長くなる。また、電池寿命の向上は通話時間の
向上となる。また、消費電力の低減は電池の小型化にも
繋がり、無線通信機の小型化，軽量化が達成できる。In the case of the second embodiment, the set voltage Vap
From the boundary of c (SW), in the region where Vapc is small, the low output mode (the characteristic on the right side of FIG. 5) is set, and in the region where Vapc is large, the high output mode (the characteristic on the left side of FIG. 5) is set. Can be improved. Also in the second embodiment, as in the first embodiment, the linearity in the low output mode is improved, and the AM / A
The M characteristics are improved, the power consumption is reduced, and the battery life is prolonged. In addition, improvement in battery life leads to improvement in call time. Further, the reduction in power consumption leads to a reduction in the size of the battery, and a reduction in the size and weight of the wireless communication device can be achieved.
【００６４】（実施形態３）図１１乃至図１６は本発明
の他の実施形態（実施形態３）である高周波パワーモジ
ュールおよびその高周波パワーモジュールを組み込んだ
に携帯電話機に係わる図である。(Embodiment 3) FIGS. 11 to 16 show a high-frequency power module according to another embodiment (Embodiment 3) of the present invention and a portable telephone incorporating the high-frequency power module.
【００６５】本実施形態３の高周波パワーモジュールは
図１１の等価回路図で示す構成になっている。本実施形
態３の高周波パワーモジュール１は、図１１の等価回路
図で示すように、前記実施形態１のような補正回路は設
けず、制御端子を最終段の前記電界効果トランジスタ
（３rdＦＥＴ）を除く他の前記電界効果トランジスタ
（１stＦＥＴおよび２ndＦＥＴ）のゲートに接続される
第１制御端子Ｖapc1と、前記最終段の電界効果トランジ
スタ（３rdＦＥＴ）のゲートにのみ接続される第２制御
端子Ｖapc2とを有する構成になっている。The high-frequency power module according to Embodiment 3 has the configuration shown in the equivalent circuit diagram of FIG. As shown in the equivalent circuit diagram of FIG. 11, the high-frequency power module 1 of the third embodiment does not include the correction circuit as in the first embodiment, and the control terminal is excluded from the last-stage field effect transistor (3rdFET). A configuration having a first control terminal Vapc1 connected to the gates of the other field effect transistors (1stFET and 2ndFET) and a second control terminal Vapc2 connected only to the gate of the last stage field effect transistor (3rdFET) It has become.
【００６６】図１６は本実施形態３の高周波パワーモジ
ュールを組み込んだ携帯電話機の一部を示す回路ブロッ
クである。この回路では、前記実施形態１の回路におい
て、出力電力レベル制御回路８３の出力信号をＡＰＣ回
路７４に入力させ、このＡＰＣ回路７４の出力信号を前
記第１制御端子Ｖapc1に入力させて１stＦＥＴおよび２
ndＦＥＴを制御する初段側制御回路系と、出力電力補正
制御回路８６の出力信号を前記第２制御端子Ｖapc2に入
力させて最終段の電界効果トランジスタ（３rdＦＥＴ）
を一定電圧で制御する最終段制御回路系とが設けられて
いる。FIG. 16 is a circuit block diagram showing a part of a portable telephone incorporating the high-frequency power module of the third embodiment. In this circuit, in the circuit of the first embodiment, the output signal of the output power level control circuit 83 is input to the APC circuit 74, and the output signal of the APC circuit 74 is input to the first control terminal Vapc1 so that the 1st FET and the 2nd
The first-stage control circuit system for controlling the ndFET and the output signal of the output power correction control circuit 86 are input to the second control terminal Vapc2 to make the final-stage field-effect transistor (3rdFET)
And a final-stage control circuit system for controlling the voltage at a constant voltage.
【００６７】また、前記初段側制御回路系と最終段制御
回路系はモード切替え回路９５によって切替えられ、高
出力モードの場合には、多段の各トランジスタ（１stＦ
ＥＴ，２ndＦＥＴ，３rdＦＥＴ）が全てがＡＰＣ回路７
４によって制御され、低出力モードの場合には、１stＦ
ＥＴと２ndＦＥＴがＡＰＣ回路７４によって制御され、
３rdＦＥＴが最終段制御回路系で一定電圧で制御される
ようになっている。The first-stage control circuit system and the last-stage control circuit system are switched by a mode switching circuit 95. In the case of the high output mode, each of the multi-stage transistors (1stF
ET, 2ndFET, 3rdFET) are all APC circuits 7
4 and 1stF in the case of the low output mode.
ET and 2ndFET are controlled by APC circuit 74,
The 3rdFET is controlled at a constant voltage in the final stage control circuit system.
【００６８】前記モード切替え回路９５はコントロール
ロジック（Ｃ）９６と、このコントロールロジック
（Ｃ）９６によって制御されるアナログスイッチ（Ｓ
Ｗ）９７とで構成されている。モード切替え回路９５は
コントロールロジック８２の出力信号によって切り換わ
るようになっている。The mode switching circuit 95 includes a control logic (C) 96 and an analog switch (S) controlled by the control logic (C) 96.
W) 97. The mode switching circuit 95 is switched by an output signal of the control logic 82.
【００６９】図１２は高出力モードおよび低出力モード
におけるパワーコントロール信号電圧と各トランジスタ
のゲートバイアス電圧との相関を示すグラフである。低
出力モードでは３rdＦＥＴは一定のゲート電圧Ｖｇにな
っている。そして、たとえばＶapcが１．４Ｖを境とし
て、Ｖapcが高い状態では高出力モードで動作させ、Ｖa
pcが低い状態では低出力モードで動作させる。これによ
り、図１３のグラフに示すように増幅効率が向上すると
ともに、図１５のグラフに示すようにＡＭ／ＡＭ特性が
向上する。FIG. 12 is a graph showing the correlation between the power control signal voltage and the gate bias voltage of each transistor in the high output mode and the low output mode. In the low output mode, the 3rdFET has a constant gate voltage Vg. Then, for example, when Vapc is at a boundary of 1.4 V, when Vapc is high, the operation is performed in a high output mode, and Va is applied.
When pc is low, it operates in low output mode. Thereby, the amplification efficiency is improved as shown in the graph of FIG. 13, and the AM / AM characteristics are improved as shown in the graph of FIG.
【００７０】また、図１４は本実施形態３の高周波パワ
ーモジュールにおける高出力モードおよび低出力モード
におけるパワーコントロール信号電圧と出力電力との相
関を示すグラフである。Ｖapcが１．４Ｖよりも小さい
状態では低出力モードで使用した場合、出力電力の効率
は出力電力が３０ｄＢｍのとき６％前後向上する（高出
力モードの効率は約２３％，低出力モードの効率は約２
９％）。FIG. 14 is a graph showing the correlation between the power control signal voltage and the output power in the high output mode and the low output mode in the high frequency power module of the third embodiment. When used in the low output mode when Vapc is smaller than 1.4 V, the output power efficiency is improved by about 6% when the output power is 30 dBm (the efficiency in the high output mode is about 23%, and the efficiency in the low output mode is about 23%. Is about 2
9%).
【００７１】本実施形態３においても、前記実施形態１
と同様に、低出力モードの効率増大から、低出力モード
でのリニアリティの向上，ＡＭ／ＡＭ特性が向上すると
ともに、消費電力の低減が図れ、電池寿命が長くなる。
また、電池寿命の向上は通話時間の向上となる。また、
消費電力の低減は電池の小型化にも繋がり、無線通信機
の小型化，軽量化が達成できる。Also in the third embodiment, the first embodiment is used.
Similarly to the above, the efficiency of the low output mode is increased, so that the linearity in the low output mode is improved, the AM / AM characteristics are improved, the power consumption is reduced, and the battery life is prolonged.
In addition, improvement in battery life leads to improvement in call time. Also,
The reduction in power consumption leads to a reduction in the size of the battery, and a reduction in the size and weight of the wireless communication device can be achieved.
【００７２】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say.
【００７３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である携帯電
話機について説明したが、それに限定されるものではな
く、たとえば、自動車電話等他の移動通信機などに適用
できる。本発明は少なくとも電池で駆動する無線通信技
術には適用できる。In the above description, the invention made by the present inventor has been mainly described with respect to a mobile phone as a field of application, but the invention is not limited thereto. For example, other mobile communication devices such as a car phone can be used. And so on. The present invention is applicable to at least a battery-driven wireless communication technology.
【００７４】[0074]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。 （１）パワーレベル指示信号に基づくHighレベル信号と
Lowレベル信号の切り換えで高出力モードと低出力モー
ドとなし、低出力モードでは最終段の電界効果トランジ
スタのバイアスが相対的に高い値となることから、低出
力モードでのリニアリティの向上，ＡＭ／ＡＭ特性が向
上するとともに、消費電力の低減が図れる。 （２）この結果、電池寿命が長くなる。 （３）また、消費電力の低減から通話時間の向上を図る
ことができる。 （４）また、消費電力の低減は電池の小型化にも繋が
り、無線通信機の小型化，軽量化も達成できる。The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows. (1) High level signal based on power level instruction signal
Switching between low-level signals switches between high-output mode and low-output mode. In low-output mode, the bias of the field-effect transistor in the final stage has a relatively high value. The AM characteristics are improved, and the power consumption can be reduced. (2) As a result, the battery life is prolonged. (3) In addition, the talk time can be improved by reducing the power consumption. (4) Further, the reduction in power consumption leads to the miniaturization of the battery, and the miniaturization and weight reduction of the wireless communication device can be achieved.
【図１】本発明の一実施形態（実施形態１）である高周
波パワーモジュールの等価回路図である。FIG. 1 is an equivalent circuit diagram of a high-frequency power module according to an embodiment (Embodiment 1) of the present invention.
【図２】本実施形態１の高周波パワーモジュールの外観
を示す斜視図である。FIG. 2 is a perspective view illustrating an appearance of the high-frequency power module according to the first embodiment.
【図３】本実施形態１の高周波パワーモジュールの基板
の平面図である。FIG. 3 is a plan view of a substrate of the high-frequency power module according to the first embodiment.
【図４】本実施形態１の高周波パワーモジュールにおけ
る最終段トランジスタと、最終段トランジスタのゲート
バイアスを補正する補正トランジスタを示す平面図であ
る。FIG. 4 is a plan view showing a final-stage transistor and a correction transistor for correcting a gate bias of the final-stage transistor in the high-frequency power module according to the first embodiment.
【図５】本実施形態１の高周波パワーモジュールにおけ
る高出力モードおよび低出力モードにおけるパワーコン
トロール信号電圧と各トランジスタのゲートバイアス電
圧との相関を示すグラフである。FIG. 5 is a graph showing a correlation between a power control signal voltage and a gate bias voltage of each transistor in a high-output mode and a low-output mode in the high-frequency power module according to the first embodiment.
【図６】前記補正トランジスタのゲート・ソース電圧と
ドレイン・ソース電流との相関を示すグラフである。FIG. 6 is a graph showing a correlation between a gate-source voltage and a drain-source current of the correction transistor.
【図７】本実施形態１の高周波パワーモジュールを組み
込んだ携帯電話機の一部を示す回路ブロックである。FIG. 7 is a circuit block diagram illustrating a part of a mobile phone in which the high-frequency power module according to the first embodiment is incorporated.
【図８】本発明の他の実施形態（実施形態２）である高
周波パワーモジュールの等価回路図である。FIG. 8 is an equivalent circuit diagram of a high-frequency power module according to another embodiment (Embodiment 2) of the present invention.
【図９】本実施形態２の高周波パワーモジュールを組み
込んだ携帯電話機の一部を示す回路ブロックである。FIG. 9 is a circuit block diagram showing a part of a mobile phone incorporating the high-frequency power module according to the second embodiment.
【図１０】本実施形態２の高周波パワーモジュールを組
み込んだ携帯電話機における最終段トランジスタのゲー
トバイアス電圧とパワーコントロール信号電圧の相関を
示すグラフである。FIG. 10 is a graph showing a correlation between a gate bias voltage of a last-stage transistor and a power control signal voltage in a mobile phone incorporating the high-frequency power module of the second embodiment.
【図１１】本発明の他の実施形態（実施形態３）である
高周波パワーモジュールの等価回路図である。FIG. 11 is an equivalent circuit diagram of a high-frequency power module according to another embodiment (Embodiment 3) of the present invention.
【図１２】本実施形態３の高周波パワーモジュールにお
ける高出力モードおよび低出力モードにおけるパワーコ
ントロール信号電圧と各トランジスタのゲートバイアス
電圧との相関を示すグラフである。FIG. 12 is a graph showing a correlation between a power control signal voltage and a gate bias voltage of each transistor in a high-output mode and a low-output mode in the high-frequency power module according to Embodiment 3.
【図１３】本実施形態３の高周波パワーモジュールにお
ける高出力モードおよび低出力モードにおける出力電力
と効率との相関を示すグラフである。FIG. 13 is a graph showing a correlation between output power and efficiency in a high-output mode and a low-output mode in the high-frequency power module according to the third embodiment.
【図１４】本実施形態３の高周波パワーモジュールにお
ける高出力モードおよび低出力モードにおけるパワーコ
ントロール信号電圧と出力電力との相関を示すグラフで
ある。FIG. 14 is a graph illustrating a correlation between a power control signal voltage and an output power in a high-output mode and a low-output mode in the high-frequency power module according to the third embodiment.
【図１５】本実施形態３の高周波パワーモジュールと従
来の高周波パワーモジュールにおける出力電力とＡＭ／
ＡＭ特性との相関を示すグラフである。FIG. 15 is a graph showing the relationship between the output power of the high-frequency power module according to the third embodiment and the output power and AM /
It is a graph which shows a correlation with AM characteristic.
【図１６】本実施形態３の高周波パワーモジュールを組
み込んだ携帯電話機の一部を示す回路ブロックである。FIG. 16 is a circuit block diagram illustrating a part of a mobile phone incorporating the high-frequency power module according to the third embodiment.
１…高周波電力増幅器（高周波パワーモジュール）、２
…配線基板、３…キャップ、４…周壁、５…フック支持
アーム、６…フック爪、１０…入力端子（Ｐin）、１１
…パワーコントロール端子（Bias SW)、１２…グランド
端子（ＧＮＤ）、１３…パワーコントロール端子（Ｖap
c）、１４…グランド端子、１５…電源端子（Ｖdd1）、
１６…電源端子（Ｖdd2）、１７…グランド端子、１８
…電源端子（Ｖdd3）、１９…出力端子（Ｐout）、２５
〜２７…半導体チップ、３０…編みかけパターン部分、
３１…ワイヤ、４０…補正回路、７０…発振器、７１…
電力検出回路、７２…送信フィルタ、７３…アンテナ、
７４…ＡＰＣ回路、８０…受信回路、８１…Ａ／Ｄ変換
器、８２…コントロールロジック、８３…出力電力レベ
ル制御回路、８４…コントロールロジック（Ａ）、８５
…Ｄ／Ａ変換器、８６…出力電力補正制御回路、８７…
コントロールロジック（Ｂ）、８８…Ａ／Ｄ変換器、９
０…電池、９５…モード切替え回路、９６…コントロー
ルロジック（Ｃ）、９７…アナログスイッチ（ＳＷ）。1: high frequency power amplifier (high frequency power module), 2
... Wiring board, 3 ... Cap, 4 ... Peripheral wall, 5 ... Hook support arm, 6 ... Hook claw, 10 ... Input terminal (Pin), 11
... Power control terminal (Bias SW), 12 ... Ground terminal (GND), 13 ... Power control terminal (Vap
c), 14: ground terminal, 15: power supply terminal (Vdd1),
16: Power supply terminal (Vdd2), 17: Ground terminal, 18
... Power supply terminal (Vdd3), 19 ... Output terminal (Pout), 25
~ 27 ... Semiconductor chip, 30 ... Knitting pattern part,
31 ... wire, 40 ... correction circuit, 70 ... oscillator, 71 ...
Power detection circuit, 72: transmission filter, 73: antenna,
74 APC circuit, 80 receiving circuit, 81 A / D converter, 82 control logic, 83 output power level control circuit, 84 control logic (A), 85
... D / A converter, 86 ... Output power correction control circuit, 87 ...
Control logic (B), 88 A / D converter, 9
0: Battery, 95: Mode switching circuit, 96: Control logic (C), 97: Analog switch (SW).
───────────────────────────────────────────────────── フロントページの続き (72)発明者 上野 裕崇 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 布川 康弘 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 安達 徹朗 群馬県高崎市西横手町１番地１ 日立東部 セミコンダクタ株式会社内 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Hirotaka Ueno 5-2-2-1, Kamisumihonmachi, Kodaira-shi, Tokyo Inside Hitachi Super-LSI Systems Co., Ltd. (72) Inventor Yasuhiro Nunokawa Tokyo Hitachi, Ltd. Semiconductor Group, Ltd. (72) Inventor Tetsuro 1 Nishiyokote-cho, Takasaki City, Gunma Prefecture 1 Hitachi East Semiconductor Co., Ltd.
Claims (38)
する複数の半導体増幅素子と、入力端子と、出力端子
と、第１電源端子と、第２電源端子と、バイアス供給端
子と、出力制御回路と、出力モード指定端子とを有し、
上記複数の半導体増幅素子は、第１の半導体増幅素子と
第２の半導体増幅素子を有し、上記第１の半導体増幅素
子は、 制御端子は入力端子に供給される信号に応答した信号を
供給されると共に、バイアス供給端子より所定レベルの
バイアスを供給され、 第１端子が第１電源端子に接続され、 第２端子が第２電源端子に接続され、上記第２の半導体
増幅素子は、 制御端子が第１の半導体増幅素子の第１端子に電気的に
接続されると共に、バイアス供給端子に接続され、 第１端子が第１電源端子と出力端子に接続され、 第２端子が第２電源端子に接続され、上記第１の半導体
増幅素子の第１端子と第２端子の間を流れる電流が、上
記第２の半導体増幅素子の第１端子と第２端子の間を流
れる電流より小さくなるよう半導体増幅素子を構成し、
出力制御回路は、上記第２の半導体増幅素子の制御端子
とバイアス供給端子の間に接続され、第１の出力モード
では、半導体増幅回路の出力が所定のレベルに制限され
るように、上記第２の半導体増幅素子の制御端子に供給
するバイアスレベルを制御し、第２の出力モードでは、
半導体増幅回路の出力に応じて、上記第２の半導体増幅
素子の制御端子に供給するバイアスレベルを制御する半
導体増幅回路。A plurality of semiconductor amplifying elements each having a first terminal, a second terminal, and a control terminal, an input terminal, an output terminal, a first power supply terminal, a second power supply terminal, a bias supply terminal, An output control circuit, and an output mode designation terminal,
The plurality of semiconductor amplifying elements have a first semiconductor amplifying element and a second semiconductor amplifying element, and the first semiconductor amplifying element has a control terminal for supplying a signal responsive to a signal supplied to an input terminal. At the same time, a predetermined level of bias is supplied from the bias supply terminal, the first terminal is connected to the first power supply terminal, the second terminal is connected to the second power supply terminal, and the second semiconductor amplifying element is controlled by A terminal is electrically connected to a first terminal of the first semiconductor amplifying element, connected to a bias supply terminal, a first terminal is connected to a first power supply terminal and an output terminal, and a second terminal is connected to a second power supply. A current connected to the terminal and flowing between the first terminal and the second terminal of the first semiconductor amplifying element is smaller than a current flowing between the first terminal and the second terminal of the second semiconductor amplifying element. A semiconductor amplifying element
The output control circuit is connected between the control terminal of the second semiconductor amplifying element and the bias supply terminal, and in the first output mode, controls the output of the semiconductor amplifying circuit to a predetermined level. The second output mode controls the bias level supplied to the control terminal of the second semiconductor amplifying element.
A semiconductor amplifier circuit that controls a bias level supplied to a control terminal of the second semiconductor amplifier element according to an output of the semiconductor amplifier circuit.
に第３の半導体増幅素子を有し、第３の半導体増幅素子
は、上記第１の半導体増幅素子と入力端子の間に接続さ
れ、制御端子が入力端子に接続されると共に、バイアス
供給端子より所定レベルのバイアスを供給され、第１端
子が第１電源端子に接続されると共に上記第１の半導体
増幅素子の制御端子に電気的に接続され、第２端子が第
２電源端子に接続され、第３の半導体増幅素子の第１端
子と第２端子の間を流れる電流が、上記第２の半導体増
幅素子の第１端子と第２端子の間を流れる電流より小さ
くなるよう半導体増幅素子を構成される半導体増幅回
路。2. The plurality of semiconductor amplifiers according to claim 1, further comprising a third semiconductor amplifier, wherein the third semiconductor amplifier is connected between the first semiconductor amplifier and an input terminal. The control terminal is connected to the input terminal, a bias of a predetermined level is supplied from the bias supply terminal, the first terminal is connected to the first power supply terminal, and the control terminal of the first semiconductor amplifying element is electrically connected. The second terminal is connected to the second power supply terminal, and a current flowing between the first terminal and the second terminal of the third semiconductor amplifying element is connected to the first terminal of the second semiconductor amplifying element. A semiconductor amplifying circuit in which a semiconductor amplifying element is configured to be smaller than a current flowing between two terminals.
出力モードでは、最大出力時に第２の半導体増幅素子の
制御端子へ供給するバイアスレベルを、他の半導体増幅
素子の制御端子へ供給するバイアスレベルより低いもの
とする半導体増幅回路。3. The output control circuit according to claim 2, wherein in the first output mode, the bias level supplied to the control terminal of the second semiconductor amplifying element at the maximum output is supplied to the control terminal of another semiconductor amplifying element. A semiconductor amplifier circuit that is lower than the supplied bias level.
体増幅素子とスイッチ用半導体増幅素子より構成され、
補正用半導体増幅素子は、第１端子は上記バイアス供給
端子に接続され、第２端子は第２電源端子に接続され、
制御端子は抵抗性素子を介してバイアス供給端子に接続
され、スイッチ用半導体増幅素子は、第１端子は上記補
正用半導体増幅素子の制御端子に接続され、第２端子は
第２電源端子に接続され、制御端子は上記出力モード指
定端子に接続される半導体増幅回路。4. The output control circuit according to claim 3, comprising a semiconductor amplifying element for correction and a semiconductor amplifying element for a switch.
The correction semiconductor amplifying element has a first terminal connected to the bias supply terminal, a second terminal connected to a second power supply terminal,
The control terminal is connected to the bias supply terminal via a resistive element, the switching semiconductor amplifying element has a first terminal connected to the control terminal of the correcting semiconductor amplifying element, and a second terminal connected to the second power supply terminal. And a control terminal connected to the output mode designation terminal.
も上記第２の半導体増幅素子と上記補正用半導体増幅素
子は、同一半導体基板上に形成される半導体増幅回路。5. The semiconductor amplifying circuit according to claim 4, wherein at least said second semiconductor amplifying element and said correcting semiconductor amplifying element are formed on the same semiconductor substrate.
体基板上に形成される半導体増幅回路。6. The semiconductor amplifier according to claim 5, wherein the semiconductor amplifier is formed on one semiconductor substrate.
の半導体増幅素子、上記補正用半導体増幅素子、上記ス
イッチ用半導体増幅素子を電界効果トランジスタを用い
て形成される半導体増幅回路。7. The semiconductor amplification circuit according to claim 6, wherein said plurality of semiconductor amplification elements, said correction semiconductor amplification element, and said switching semiconductor amplification element are formed using a field effect transistor.
の半導体増幅素子、上記補正用半導体増幅素子、上記ス
イッチ用半導体増幅素子をバイポーラ型トランジスタを
用いて形成される半導体増幅回路。8. The semiconductor amplification circuit according to claim 6, wherein said plurality of semiconductor amplification elements, said correction semiconductor amplification element, and said switch semiconductor amplification element are formed using bipolar transistors.
の半導体増幅素子、上記補正用半導体増幅素子、上記ス
イッチ用半導体増幅素子をヘテロ接合バイポーラトラン
ジスタを用いて形成される半導体増幅回路。9. The semiconductor amplification circuit according to claim 6, wherein said plurality of semiconductor amplification elements, said correction semiconductor amplification element, and said switch semiconductor amplification element are formed using a heterojunction bipolar transistor.
る、複数の半導体増幅素子と、入力端子と、出力端子
と、第１電源端子と、第２電源端子と、バイアス供給端
子と、出力制御回路と、出力モード指定端子とを有し、
上記複数の半導体増幅素子は、第１の半導体増幅素子と
第２の半導体増幅素子を有し、上記第１の半導体増幅素
子は、 制御端子は入力端子に供給される信号に応答した信号を
供給されると共に、バイアス供給端子より所定レベルの
バイアスを供給され、 第１端子が第１電源端子に接続され、 第２端子が第２電源端子に接続され、上記第２の半導体
増幅素子は、 制御端子が第１の半導体増幅素子の第１端子に電気的に
接続されると共に、上記出力制御回路に接続され、 第１端子が第１電源端子と出力端子に接続され、 第２端子が第２電源端子に接続され、出力制御回路は、
第２の半導体増幅素子の制御端子とバイアス供給端子の
間に接続され、第１の出力モードでは、第２の半導体増
幅素子の制御端子に供給するバイアスレベルを一定とな
るように制御し、第２の出力モードでは、半導体増幅回
路の出力に応じて、第２の半導体増幅素子の制御端子に
供給するバイアスレベルを制御する半導体増幅回路。10. A plurality of semiconductor amplifying elements having a first terminal, a second terminal, and a control terminal, an input terminal, an output terminal, a first power terminal, a second power terminal, a bias supply terminal, An output control circuit, and an output mode designation terminal,
The plurality of semiconductor amplifying elements have a first semiconductor amplifying element and a second semiconductor amplifying element, and the first semiconductor amplifying element has a control terminal for supplying a signal responsive to a signal supplied to an input terminal. At the same time, a predetermined level of bias is supplied from the bias supply terminal, the first terminal is connected to the first power supply terminal, the second terminal is connected to the second power supply terminal, and the second semiconductor amplifying element is controlled by A terminal is electrically connected to a first terminal of the first semiconductor amplifying element, is connected to the output control circuit, a first terminal is connected to a first power supply terminal and an output terminal, and a second terminal is a second terminal. Connected to the power supply terminal and the output control circuit
Connected between the control terminal of the second semiconductor amplifying element and the bias supply terminal, and controlling the bias level supplied to the control terminal of the second semiconductor amplifying element to be constant in the first output mode; In the second output mode, a semiconductor amplifier circuit that controls a bias level supplied to a control terminal of a second semiconductor amplifier element according to an output of the semiconductor amplifier circuit.
は、更に第３の半導体増幅素子を有し、第３の半導体増
幅素子は、上記第１の半導体増幅素子と入力端子の間に
接続され、制御端子が入力端子に接続されると共に、バ
イアス供給端子より所定レベルのバイアスを供給され、
第１端子が第１電源端子に接続されると共に上記第１の
半導体増幅素子の制御端子に電気的に接続され、第２端
子が第２電源端子に接続される半導体増幅回路。11. The plurality of semiconductor amplifiers according to claim 10, further comprising a third semiconductor amplifier, wherein the third semiconductor amplifier is connected between the first semiconductor amplifier and an input terminal. , The control terminal is connected to the input terminal, and a bias of a predetermined level is supplied from the bias supply terminal,
A semiconductor amplifier circuit having a first terminal connected to a first power supply terminal, electrically connected to a control terminal of the first semiconductor amplifying element, and a second terminal connected to a second power supply terminal.
１の出力モードでは、最大出力時に第２の半導体増幅素
子の制御端子に供給するバイアスレベルを、上記第１又
は上記第３の半導体増幅素子に供給するバイアスレベル
より低いものとする半導体増幅回路。12. The output control circuit according to claim 11, wherein in the first output mode, the bias level supplied to the control terminal of the second semiconductor amplifying element at the time of the maximum output is set to the first or third semiconductor amplifier. A semiconductor amplifier circuit that is lower than a bias level supplied to an amplifier.
半導体基板上に形成される半導体増幅回路。13. A semiconductor amplifier circuit according to claim 12, wherein said semiconductor amplifier circuit is formed on one semiconductor substrate.
複数の半導体増幅素子を電界効果トランジスタを用いて
形成される半導体増幅回路。14. The semiconductor amplifier circuit according to claim 13, wherein said plurality of semiconductor amplifier elements are formed using a field effect transistor.
複数の半導体増幅素子をバイポーラ型トランジスタを用
いて形成される半導体増幅回路。15. The semiconductor amplifier circuit according to claim 13, wherein said plurality of semiconductor amplifier elements are formed using bipolar transistors.
複数の半導体増幅素子をヘテロ接合バイポーラトランジ
スタを用いて形成される半導体増幅回路。16. The semiconductor amplifier circuit according to claim 13, wherein said plurality of semiconductor amplifier elements are formed using a heterojunction bipolar transistor.
る、複数の半導体増幅素子と、入力端子と、出力端子
と、第１電源端子と、第２電源端子と、第１バイアス供
給端子と、第２バイアス供給端子よりなる半導体増幅回
路であって、上記複数の半導体増幅素子は、第１の半導
体増幅素子と第２の半導体増幅素子を有し、第１の半導
体増幅素子は、 制御端子は入力端子に供給される信号に応答した信号を
供給されると共に、第１バイアス供給端子より所定レベ
ルのバイアスを供給され、 第１端子が第１電源端子に接続され、 第２端子が第２電源端子に接続され、第２の半導体増幅
素子は、 制御端子が第１の半導体増幅素子の第１端子に電気的に
接続されると共に、第２バイアス供給端子に接続され、 第１端子が第１電源端子と出力端子に接続され、 第２端子が第２電源端子に接続され、第１の出力モード
では、第２バイアス供給端子より供給するバイアスレベ
ルを一定となるよう制御し、第２の出力モードでは、半
導体増幅回路の出力に応じて、第２バイアス供給端子よ
り供給するバイアスレベルを制御する半導体増幅回路。17. A plurality of semiconductor amplifying elements having a first terminal, a second terminal, and a control terminal, an input terminal, an output terminal, a first power terminal, a second power terminal, and a first bias supply terminal. And a second bias supply terminal, wherein the plurality of semiconductor amplifying elements include a first semiconductor amplifying element and a second semiconductor amplifying element. The terminal is supplied with a signal responsive to the signal supplied to the input terminal, is supplied with a predetermined level of bias from the first bias supply terminal, is connected to the first terminal, the second terminal is connected to the first power supply terminal, The second semiconductor amplifying device is connected to the second power supply terminal, the control terminal is electrically connected to the first terminal of the first semiconductor amplifying device, the second semiconductor amplifying device is connected to the second bias supply terminal, and the first terminal is connected to the second semiconductor amplifying device. Connect to the first power supply terminal and output terminal The second terminal is connected to the second power supply terminal, and in the first output mode, the bias level supplied from the second bias supply terminal is controlled to be constant. A semiconductor amplifier circuit that controls a bias level supplied from a second bias supply terminal according to an output.
は、更に第３の半導体増幅素子を有し、第３の半導体増
幅素子は、上記第１の半導体増幅素子と入力端子の間に
接続され、制御端子が入力端子に接続されると共に、第
１バイアス供給端子より所定レベルのバイアスを供給さ
れ、第１端子が第１電源端子に接続されると共に上記第
１の半導体増幅素子の制御端子に電気的に接続され、第
２端子が第２電源端子に接続される半導体増幅回路。18. The semiconductor amplifying device according to claim 17, further comprising a third semiconductor amplifying device, wherein the third semiconductor amplifying device is connected between the first semiconductor amplifying device and an input terminal. The control terminal is connected to the input terminal, a predetermined level of bias is supplied from the first bias supply terminal, the first terminal is connected to the first power supply terminal, and the control terminal of the first semiconductor amplifying element is connected to the control terminal. A semiconductor amplifier circuit that is electrically connected and has a second terminal connected to a second power supply terminal.
１の出力モードでは、最大出力時に第２バイアス供給端
子より供給するバイアスレベルは、上記第１バイアス供
給端子より供給するバイアスレベルより低いものである
半導体増幅回路。19. The output control circuit according to claim 18, wherein in the first output mode, a bias level supplied from a second bias supply terminal at a maximum output is lower than a bias level supplied from the first bias supply terminal. Semiconductor amplifier circuit.
半導体基板上に形成される半導体増幅回路。20. The semiconductor amplifier according to claim 19, wherein the semiconductor amplifier is formed on one semiconductor substrate.
複数の半導体増幅素子を電界効果トランジスタを用いて
形成される半導体増幅回路。21. A semiconductor amplifier circuit according to claim 20, wherein said plurality of semiconductor amplifier elements are formed using a field effect transistor.
複数の半導体増幅素子をバイポーラ型トランジスタを用
いて形成される半導体増幅回路。22. A semiconductor amplifier circuit according to claim 20, wherein said plurality of semiconductor amplifier elements are formed using bipolar transistors.
複数の半導体増幅素子をヘテロ接合バイポーラトランジ
スタを用いて形成される半導体増幅回路。23. A semiconductor amplifier circuit according to claim 20, wherein said plurality of semiconductor amplifier elements are formed using heterojunction bipolar transistors.
御回路に出力レベルを指示するパワーレベル指示信号
と、上記自動電力制御回路が出力するモード信号により
出力レベルの制御を行う半導体増幅回路を有する無線通
信装置であって、上記半導体増幅回路は、第１端子と第
２端子と制御端子を有する、複数の半導体増幅素子と、
入力端子と、出力端子と、第１電源端子と、第２電源端
子と、バイアス供給端子と、出力制御回路と、出力モー
ド指定端子を有する半導体増幅回路であって、上記複数
の半導体増幅素子は、第１の半導体増幅素子と第２の半
導体増幅素子を有し、第１の半導体増幅素子は、 制御端子は入力端子に供給される信号に応答した信号を
供給されると共に、バイアス供給端子より所定レベルの
バイアスを供給され、 第１端子が第１電源端子に接続され、 第２端子が第２電源端子に接続され、第２の半導体増幅
素子は、 制御端子が第１の半導体増幅素子の第１端子に電気的に
接続されると共に、バイアス供給端子に接続され、 第１端子が第１電源端子と出力端子に接続され、 第２端子が第２電源端子に接続され、出力制御回路は、
第２の半導体増幅素子の制御端子とバイアス供給端子の
間に接続され、第１の出力モードでは、半導体増幅回路
の出力が所定のレベルに制限されるように、第２の半導
体増幅素子の制御端子に供給するバイアスレベルを制御
し、第２の出力モードでは、半導体増幅回路の出力に応
じて、第２の半導体増幅素子の制御端子に供給するバイ
アスレベルを制御する無線通信装置。24. An automatic power control circuit, a semiconductor amplifier circuit for controlling an output level by a power level instruction signal for instructing the automatic power control circuit on an output level, and a mode signal output by the automatic power control circuit. A wireless communication device, wherein the semiconductor amplifier circuit includes a plurality of semiconductor amplifier elements having a first terminal, a second terminal, and a control terminal;
A semiconductor amplification circuit having an input terminal, an output terminal, a first power supply terminal, a second power supply terminal, a bias supply terminal, an output control circuit, and an output mode designation terminal, wherein the plurality of semiconductor amplification elements are , A first semiconductor amplifying element and a second semiconductor amplifying element. The first semiconductor amplifying element has a control terminal supplied with a signal responsive to a signal supplied to an input terminal and a bias supply terminal. A bias of a predetermined level is supplied, the first terminal is connected to the first power supply terminal, the second terminal is connected to the second power supply terminal, and the control terminal of the second semiconductor amplifying element is the same as that of the first semiconductor amplifying element. The first terminal is electrically connected to the bias supply terminal, the first terminal is connected to the first power supply terminal and the output terminal, the second terminal is connected to the second power supply terminal, and the output control circuit is ,
The control circuit is connected between the control terminal of the second semiconductor amplifying element and the bias supply terminal, and controls the second semiconductor amplifying element so that the output of the semiconductor amplifying circuit is limited to a predetermined level in the first output mode. A wireless communication device that controls a bias level supplied to a terminal, and in a second output mode, controls a bias level supplied to a control terminal of a second semiconductor amplifier according to an output of the semiconductor amplifier circuit.
は、更に第３の半導体増幅素子を有し、第３の半導体増
幅素子は、上記第１の半導体増幅素子と入力端子の間に
接続され、制御端子が入力端子に接続されると共に、バ
イアス供給端子より所定レベルのバイアスを供給され、
第１端子が第１電源端子に接続されると共に上記第１の
半導体増幅素子の制御端子に電気的に接続され、第２端
子が第２電源端子に接続される無線通信装置。25. The plurality of semiconductor amplifying elements according to claim 24, further comprising a third semiconductor amplifying element, wherein the third semiconductor amplifying element is connected between the first semiconductor amplifying element and an input terminal. , The control terminal is connected to the input terminal, and a bias of a predetermined level is supplied from the bias supply terminal,
A wireless communication device having a first terminal connected to a first power supply terminal, electrically connected to a control terminal of the first semiconductor amplifying element, and a second terminal connected to a second power supply terminal.
１の出力モードでは、最大出力時に第２の半導体増幅素
子の制御端子へ供給するバイアスレベルを、他の半導体
増幅素子の制御端子へ供給するバイアスレベルより低い
ものとする無線通信装置。26. The output control circuit according to claim 25, wherein in the first output mode, the bias level supplied to the control terminal of the second semiconductor amplifying element at the maximum output is supplied to the control terminal of another semiconductor amplifying element. A wireless communication device that is lower than the supplied bias level.
半導体基板上に形成される無線通信装置。27. A wireless communication device wherein the semiconductor amplifier circuit according to claim 26 is formed on one semiconductor substrate.
複数の半導体増幅素子を電界効果トランジスタを用いて
形成される無線通信装置。28. A wireless communication apparatus according to claim 27, wherein said plurality of semiconductor amplifying elements are formed using a field effect transistor.
複数の半導体増幅素子をバイポーラ型トランジスタを用
いて形成される無線通信装置。29. A wireless communication apparatus according to claim 27, wherein said plurality of semiconductor amplifying elements are formed using bipolar transistors.
複数の半導体増幅素子をヘテロ接合バイポーラトランジ
スタを用いて形成される無線通信装置。30. A wireless communication apparatus according to claim 27, wherein said plurality of semiconductor amplifying elements are formed using heterojunction bipolar transistors.
と、上記自動電力制御回路に出力レベルを指示するパワ
ーレベル指示信号を有する無線通信装置であって、上記
半導体増幅回路は、第１端子と第２端子と制御端子を有
する、複数の半導体増幅素子と、入力端子と、出力端子
と、第１電源端子と、第２電源端子と、第１バイアス供
給端子と、第２バイアス供給端子よりなる半導体増幅回
路であって、上記複数の半導体増幅素子は、第１の半導
体増幅素子と第２の半導体増幅素子を有し、第１の半導
体増幅素子は、 制御端子は入力端子に供給される信号に応答した信号を
供給されると共に、第１バイアス供給端子より所定レベ
ルのバイアスを供給され、 第１端子が第１電源端子に接続され、 第２端子が第２電源端子に接続され、第２の半導体増幅
素子は、 制御端子が第１の半導体増幅素子の第１端子に電気的に
接続されると共に、第２バイアス供給端子に接続され、 第１端子が第１電源端子と出力端子に接続され、 第２端子が第２電源端子に接続され、第１の出力モード
では、第２バイアス供給端子より供給するバイアスレベ
ルを一定となるように制御し、第２の出力モードでは、
半導体増幅回路の出力に応じて、第２バイアス供給端子
より供給するバイアスレベルを制御する無線通信装置。31. A wireless communication device having a semiconductor amplifier circuit, an automatic power control circuit, and a power level instruction signal for instructing the automatic power control circuit on an output level, wherein the semiconductor amplifier circuit has a first terminal, A plurality of semiconductor amplifying elements having a second terminal and a control terminal, an input terminal, an output terminal, a first power supply terminal, a second power supply terminal, a first bias supply terminal, and a second bias supply terminal. A semiconductor amplifier circuit, wherein the plurality of semiconductor amplifiers include a first semiconductor amplifier and a second semiconductor amplifier, and the first semiconductor amplifier has a control terminal having a signal supplied to an input terminal. , A predetermined level of bias is supplied from the first bias supply terminal, the first terminal is connected to the first power supply terminal, the second terminal is connected to the second power supply terminal, and the second Semiconduct The body amplifying element has a control terminal electrically connected to a first terminal of the first semiconductor amplifying element, connected to a second bias supply terminal, and a first terminal connected to a first power supply terminal and an output terminal. The second terminal is connected to the second power supply terminal, and in the first output mode, the bias level supplied from the second bias supply terminal is controlled to be constant. In the second output mode,
A wireless communication device that controls a bias level supplied from a second bias supply terminal according to an output of a semiconductor amplifier circuit.
は、更に第３の半導体増幅素子を有し、第３の半導体増
幅素子は、上記第１の半導体増幅素子と入力端子の間に
接続され、制御端子が入力端子に接続されると共に、第
１バイアス供給端子より所定レベルのバイアスを供給さ
れ、第１端子が第１電源端子に接続されると共に上記第
１の半導体増幅素子の制御端子に電気的に接続され、第
２端子が第２電源端子に接続される無線通信装置。32. The plurality of semiconductor amplifying elements according to claim 31, further comprising a third semiconductor amplifying element, wherein the third semiconductor amplifying element is connected between the first semiconductor amplifying element and an input terminal. The control terminal is connected to the input terminal, a predetermined level of bias is supplied from the first bias supply terminal, the first terminal is connected to the first power supply terminal, and the control terminal of the first semiconductor amplifying element is connected to the control terminal. A wireless communication device that is electrically connected and has a second terminal connected to a second power supply terminal.
１の出力モードでは、最大出力時に第２バイアス供給端
子より供給するバイアスレベルは、上記第１バイアス供
給端子より供給するバイアスレベルより低いものである
無線通信装置。33. The output control circuit according to claim 32, wherein in the first output mode, a bias level supplied from the second bias supply terminal at the time of maximum output is lower than a bias level supplied from the first bias supply terminal. Wireless communication device.
半導体基板上に形成される無線通信装置。34. A wireless communication device according to claim 33, wherein the semiconductor amplifier circuit is formed on one semiconductor substrate.
複数の半導体増幅素子を電界効果トランジスタを用いて
形成される無線通信装置。35. A wireless communication apparatus according to claim 34, wherein said plurality of semiconductor amplifying elements are formed using a field effect transistor.
複数の半導体増幅素子をバイポーラ型トランジスタを用
いて形成される無線通信装置。36. A wireless communication apparatus according to claim 34, wherein said plurality of semiconductor amplifying elements are formed using bipolar transistors.
複数の半導体増幅素子をヘテロ接合バイポーラトランジ
スタを用いて形成される無線通信装置。37. The wireless communication apparatus according to claim 34, wherein said plurality of semiconductor amplifying elements are formed using heterojunction bipolar transistors.
有する複数の半導体増幅素子と、入力端子と、出力端子
と、第１電源端子と、第２電源端子と、バイアス供給端
子と、出力制御回路と、出力モード指定端子とを有し、
上記複数の半導体増幅素子は、第１段の半導体増幅素子
と出力段の半導体増幅素子を有し、上記第１段の半導体
増幅素子は、 制御端子は入力端子に供給される信号に応答した信号を
供給されると共に、バイアス供給端子より所定レベルの
バイアスを供給され、 第１端子が第１電源端子に接続され、 第２端子が第２電源端子に接続され、上記出力段の半導
体増幅素子は、 制御端子が第１段の半導体増幅素子の第１端子に電気的
に接続されると共に、バイアス供給端子に接続され、 第１端子が第１電源端子と出力端子に接続され、 第２端子が第２電源端子に接続され、上記第１段の半導
体増幅素子の第１端子と第２端子の間を流れる電流が、
上記出力段の半導体増幅素子の第１端子と第２端子の間
を流れる電流より小さくなるよう半導体増幅素子を構成
し、出力制御回路は、上記出力段の半導体増幅素子の制
御端子とバイアス供給端子の間に接続され、第１の出力
モードでは、半導体増幅回路の出力が所定のレベルに制
限されるように、上記出力段の半導体増幅素子の制御端
子に供給するバイアスレベルを制御し、第２の出力モー
ドでは、半導体増幅回路の出力に応じて、上記出力段の
半導体増幅素子の制御端子に供給するバイアスレベルを
制御する半導体増幅回路。38. A plurality of semiconductor amplifying elements each having a first terminal, a second terminal, and a control terminal, an input terminal, an output terminal, a first power terminal, a second power terminal, a bias supply terminal, An output control circuit, and an output mode designation terminal,
The plurality of semiconductor amplifying elements include a first-stage semiconductor amplifying element and an output-stage semiconductor amplifying element, wherein the first-stage semiconductor amplifying element has a control terminal having a signal responsive to a signal supplied to an input terminal. And a bias of a predetermined level is supplied from a bias supply terminal, a first terminal is connected to a first power supply terminal, a second terminal is connected to a second power supply terminal, and the semiconductor amplifying element in the output stage is A control terminal is electrically connected to a first terminal of the first-stage semiconductor amplifying element, connected to a bias supply terminal, a first terminal is connected to a first power supply terminal and an output terminal, and a second terminal is A current connected to the second power supply terminal and flowing between the first terminal and the second terminal of the first-stage semiconductor amplifying element is:
The semiconductor amplifying element is configured to be smaller than a current flowing between the first terminal and the second terminal of the semiconductor amplifying element in the output stage, and the output control circuit includes a control terminal and a bias supply terminal of the semiconductor amplifying element in the output stage. In the first output mode, the bias level supplied to the control terminal of the semiconductor amplifying element at the output stage is controlled so that the output of the semiconductor amplifying circuit is limited to a predetermined level. In the output mode, the semiconductor amplifier controls the bias level supplied to the control terminal of the semiconductor amplifier in the output stage according to the output of the semiconductor amplifier.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24246699A JP3766239B2 (en) | 1998-08-31 | 1999-08-30 | Semiconductor amplifier circuit and wireless communication device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10-244709 | 1998-08-31 | ||
| JP24470998 | 1998-08-31 | ||
| JP24246699A JP3766239B2 (en) | 1998-08-31 | 1999-08-30 | Semiconductor amplifier circuit and wireless communication device |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003362053A Division JP2004088804A (en) | 1998-08-31 | 2003-10-22 | Semiconductor amplifier circuit and radio communication device |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2000151310A true JP2000151310A (en) | 2000-05-30 |
| JP2000151310A5 JP2000151310A5 (en) | 2004-10-28 |
| JP3766239B2 JP3766239B2 (en) | 2006-04-12 |
Family
ID=26535770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24246699A Expired - Fee Related JP3766239B2 (en) | 1998-08-31 | 1999-08-30 | Semiconductor amplifier circuit and wireless communication device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3766239B2 (en) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002052589A1 (en) * | 2000-12-25 | 2002-07-04 | Hitachi, Ltd | Semiconductor device, and method and apparatus for manufacturing semiconductor device |
| KR20040022254A (en) * | 2002-09-03 | 2004-03-12 | (주)나리지 온 | Power amplifier device for including power control device |
| US6753735B2 (en) | 2001-12-12 | 2004-06-22 | Renesas Technology Corp. | High frequency power amplifier and wireless communication module |
| US6774725B2 (en) | 2001-12-11 | 2004-08-10 | Renesas Technology Corp. | Power supply system for a high frequency power amplifier |
| US6958649B2 (en) | 2002-11-07 | 2005-10-25 | Renesas Technology Corp | High-frequency power amplification electronic part and wireless communication system |
| US6972626B2 (en) | 2002-10-16 | 2005-12-06 | Renesas Technology Corp. | High frequency power amplification electric part and wireless communication system |
| US7034617B2 (en) | 2003-04-22 | 2006-04-25 | Renesas Technology Corp. | Semiconductor integrated circuit for high frequency power amplifier, electronic component for high frequency power amplifier, and radio communication system |
| US7053708B2 (en) | 2003-04-28 | 2006-05-30 | Renesas Technology Corp. | Electronic component for high frequency power amplifier and radio communication system |
| US7064612B2 (en) | 2002-10-18 | 2006-06-20 | Hitachi, Ltd. | High frequency power amplification electric part and wireless communication system |
| US7119004B2 (en) | 2001-09-05 | 2006-10-10 | Renesas Technology Corp. | Semiconductor device, its manufacturing method, and ratio communication device |
| US7123094B2 (en) | 2003-06-27 | 2006-10-17 | Renesas Technology Corp. | High frequency power amplifier circuit and radio communication system |
| US7123095B2 (en) | 2004-02-12 | 2006-10-17 | Renesas Technology Corp. | High frequency power amplifier circuit and radio communication system |
| US7139538B2 (en) | 2002-09-05 | 2006-11-21 | Renesas Technology Corp. | Electronic component for amplifying high frequency power and radio communication system |
| US7271662B2 (en) | 2004-09-24 | 2007-09-18 | Renesas Technology Corporation | High frequency power amplifier circuit and electric component for high frequency power amplifier |
| US7271658B2 (en) | 2004-06-22 | 2007-09-18 | Renesas Technology Corp. | Electric component for high frequency power amplifier |
| US7332966B2 (en) | 2005-03-22 | 2008-02-19 | Renesas Technology Corp. | High frequency power amplifier circuit |
| US7333564B2 (en) | 2004-01-05 | 2008-02-19 | Renesas Technology Corp. | High frequency power amplifier circuit |
| US7340227B2 (en) | 2004-06-24 | 2008-03-04 | Renesas Technology Corp. | Wireless communication system and semiconductor integrated circuit |
| US7346318B2 (en) | 2003-05-15 | 2008-03-18 | Renesas Technology Corp. | High frequency power amplifier component and radio communication system |
| US7352244B2 (en) | 2005-02-28 | 2008-04-01 | Renesas Technology Corp. | Electronics parts for high frequency power amplifier |
| US7395036B2 (en) | 2004-09-24 | 2008-07-01 | Renesas Technology Corp. | Semiconductor integrated circuit for high frequency power amplifier and electric components with the semiconductor integrated circuit |
| WO2009063535A1 (en) * | 2007-11-16 | 2009-05-22 | Fujitsu Limited | Bias circuit and method for controlling bias circuit |
| JP2011124679A (en) * | 2009-12-09 | 2011-06-23 | Tdk Corp | Power amplifier |
| US9564875B2 (en) | 2014-07-18 | 2017-02-07 | Seiko Epson Corporation | Circuit device, electronic apparatus, and moving object |
-
1999
- 1999-08-30 JP JP24246699A patent/JP3766239B2/en not_active Expired - Fee Related
Cited By (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002052588A1 (en) * | 2000-12-25 | 2002-07-04 | Hitachi, Ltd. | Semiconductor device, and method and apparatus for manufacturing semiconductor device |
| US7262480B2 (en) | 2000-12-25 | 2007-08-28 | Hitachi, Ltd. | Semiconductor device, and method and apparatus for manufacturing semiconductor device |
| JPWO2002052589A1 (en) * | 2000-12-25 | 2004-04-30 | 株式会社日立製作所 | Semiconductor device, method of manufacturing the same, and semiconductor manufacturing apparatus |
| WO2002052589A1 (en) * | 2000-12-25 | 2002-07-04 | Hitachi, Ltd | Semiconductor device, and method and apparatus for manufacturing semiconductor device |
| US7119004B2 (en) | 2001-09-05 | 2006-10-10 | Renesas Technology Corp. | Semiconductor device, its manufacturing method, and ratio communication device |
| US7453147B2 (en) | 2001-09-05 | 2008-11-18 | Renesas Technology Corp. | Semiconductor device, its manufacturing method, and radio communication device |
| US6774725B2 (en) | 2001-12-11 | 2004-08-10 | Renesas Technology Corp. | Power supply system for a high frequency power amplifier |
| US7113034B2 (en) | 2001-12-12 | 2006-09-26 | Renesas Technology Corp. | High frequency power amplifier and wireless communication module |
| US6914480B2 (en) | 2001-12-12 | 2005-07-05 | Renesas Technology Corp. | High frequency power amplifier and wireless communication module |
| US6753735B2 (en) | 2001-12-12 | 2004-06-22 | Renesas Technology Corp. | High frequency power amplifier and wireless communication module |
| KR20040022254A (en) * | 2002-09-03 | 2004-03-12 | (주)나리지 온 | Power amplifier device for including power control device |
| US7139538B2 (en) | 2002-09-05 | 2006-11-21 | Renesas Technology Corp. | Electronic component for amplifying high frequency power and radio communication system |
| US6972626B2 (en) | 2002-10-16 | 2005-12-06 | Renesas Technology Corp. | High frequency power amplification electric part and wireless communication system |
| US7173492B2 (en) | 2002-10-16 | 2007-02-06 | Renesas Technology Corp. | High frequency power amplification electric part and wireless communication system |
| US7064612B2 (en) | 2002-10-18 | 2006-06-20 | Hitachi, Ltd. | High frequency power amplification electric part and wireless communication system |
| US6958649B2 (en) | 2002-11-07 | 2005-10-25 | Renesas Technology Corp | High-frequency power amplification electronic part and wireless communication system |
| US7034617B2 (en) | 2003-04-22 | 2006-04-25 | Renesas Technology Corp. | Semiconductor integrated circuit for high frequency power amplifier, electronic component for high frequency power amplifier, and radio communication system |
| US7224228B2 (en) | 2003-04-22 | 2007-05-29 | Renesas Technology Corp. | Semiconductor integrated circuit for high frequency power amplifier, electronic component for high frequency power amplifier, and radio communication system |
| US7053708B2 (en) | 2003-04-28 | 2006-05-30 | Renesas Technology Corp. | Electronic component for high frequency power amplifier and radio communication system |
| US7346318B2 (en) | 2003-05-15 | 2008-03-18 | Renesas Technology Corp. | High frequency power amplifier component and radio communication system |
| US7227415B2 (en) | 2003-06-27 | 2007-06-05 | Renesas Technology Corp. | High frequency power amplifier circuit and radio communication system |
| US7123094B2 (en) | 2003-06-27 | 2006-10-17 | Renesas Technology Corp. | High frequency power amplifier circuit and radio communication system |
| US7333564B2 (en) | 2004-01-05 | 2008-02-19 | Renesas Technology Corp. | High frequency power amplifier circuit |
| US7193471B2 (en) | 2004-02-12 | 2007-03-20 | Renesas Technology Corp. | High frequency power amplifier circuit and radio communication system |
| US7123095B2 (en) | 2004-02-12 | 2006-10-17 | Renesas Technology Corp. | High frequency power amplifier circuit and radio communication system |
| US7271658B2 (en) | 2004-06-22 | 2007-09-18 | Renesas Technology Corp. | Electric component for high frequency power amplifier |
| US7340227B2 (en) | 2004-06-24 | 2008-03-04 | Renesas Technology Corp. | Wireless communication system and semiconductor integrated circuit |
| US7395036B2 (en) | 2004-09-24 | 2008-07-01 | Renesas Technology Corp. | Semiconductor integrated circuit for high frequency power amplifier and electric components with the semiconductor integrated circuit |
| US7271662B2 (en) | 2004-09-24 | 2007-09-18 | Renesas Technology Corporation | High frequency power amplifier circuit and electric component for high frequency power amplifier |
| US7595694B2 (en) | 2005-02-28 | 2009-09-29 | Renesas Technology Corp. | Electronics parts for high frequency power amplifier |
| US7352244B2 (en) | 2005-02-28 | 2008-04-01 | Renesas Technology Corp. | Electronics parts for high frequency power amplifier |
| US7332966B2 (en) | 2005-03-22 | 2008-02-19 | Renesas Technology Corp. | High frequency power amplifier circuit |
| CN1838530B (en) * | 2005-03-22 | 2010-05-12 | 株式会社瑞萨科技 | High frequency power amplifier circuit |
| WO2009063535A1 (en) * | 2007-11-16 | 2009-05-22 | Fujitsu Limited | Bias circuit and method for controlling bias circuit |
| US7920028B2 (en) | 2007-11-16 | 2011-04-05 | Fujitsu Limited | Bias circuit and control method for bias circuit |
| JP5146460B2 (en) * | 2007-11-16 | 2013-02-20 | 富士通株式会社 | Bias circuit and control method for bias circuit |
| JP2011124679A (en) * | 2009-12-09 | 2011-06-23 | Tdk Corp | Power amplifier |
| US9564875B2 (en) | 2014-07-18 | 2017-02-07 | Seiko Epson Corporation | Circuit device, electronic apparatus, and moving object |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3766239B2 (en) | 2006-04-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6172567B1 (en) | Radio communication apparatus and radio frequency power amplifier | |
| JP2000151310A (en) | Semiconductor amplifying circuit and radio communications equipment | |
| US7227415B2 (en) | High frequency power amplifier circuit and radio communication system | |
| US7078974B2 (en) | High frequency power amplifier circuit | |
| US6759906B2 (en) | High frequency power amplifier circuit device | |
| US7876157B1 (en) | Power amplifier bias circuit having controllable current profile | |
| KR20020038498A (en) | High frequency power amplifier, wireless communication apparatus and wireless communication system | |
| US6744321B2 (en) | Bias control circuit for power amplifier | |
| JP2001102881A (en) | High frequency power amplifier module and radio communication equipment | |
| US11031910B2 (en) | Power amplifier module | |
| JPH0993048A (en) | Gain control circuit and variable gain power amplifier | |
| US6658243B2 (en) | High frequency power amplifying apparatus having amplifying stages with gain control signals of lower amplitudes applied to earlier preceding stages | |
| JP2012019500A (en) | Bias circuit and radio communication device | |
| JP2005020383A (en) | High frequency power amplifier circuit and radio communication system | |
| US11652451B2 (en) | Power amplifier device | |
| JP2000209038A (en) | High frequency power amplifier and radio communication equipment | |
| JP2000244264A (en) | High frequency power amplifier | |
| JP2004088804A (en) | Semiconductor amplifier circuit and radio communication device | |
| JP2003188653A (en) | Electronic components for radio communication and semiconductor integrated circuit for communication | |
| KR100654644B1 (en) | Power amplifier having optimized power added efficiencyPAE | |
| JP2002271146A (en) | High-frequency power amplifier and high-frequency power output method | |
| JPH0575356A (en) | Power amplifier circuit | |
| JP2006262518A (en) | High frequency power amplifier module and wireless communication apparatus |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050316 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050906 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060126 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |