JP2000150892A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000150892A JP2000150892A JP10322298A JP32229898A JP2000150892A JP 2000150892 A JP2000150892 A JP 2000150892A JP 10322298 A JP10322298 A JP 10322298A JP 32229898 A JP32229898 A JP 32229898A JP 2000150892 A JP2000150892 A JP 2000150892A
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Abstract
(57)【要約】
【課題】 特性の良好なＳＯＩ ＭＯＳＦＥＴなどのＳ
ＯＩ構造の半導体装置およびその製造方法を提供する。 【解決手段】 ＳＯＩ構造を有する半導体装置におい
て、ＳＯＩ構造における絶縁体を半導体層側に張り出さ
せ、この部分の半導体層の厚さをその周辺部分の半導体
層の厚さよりも小さくする。ＳＯＩ ＭＯＳＦＥＴにお
いては、ゲート電極５の直下の部分の素子間分離酸化膜
２をＳｉ活性層３側に張り出させ、ゲート電極５の直下
の部分のＳｉ活性層３の厚さをソース領域７およびドレ
イン領域８の部分のＳｉ活性層３の厚さよりも小さくす
る。
ＯＩ構造の半導体装置およびその製造方法を提供する。 【解決手段】 ＳＯＩ構造を有する半導体装置におい
て、ＳＯＩ構造における絶縁体を半導体層側に張り出さ
せ、この部分の半導体層の厚さをその周辺部分の半導体
層の厚さよりも小さくする。ＳＯＩ ＭＯＳＦＥＴにお
いては、ゲート電極５の直下の部分の素子間分離酸化膜
２をＳｉ活性層３側に張り出させ、ゲート電極５の直下
の部分のＳｉ活性層３の厚さをソース領域７およびドレ
イン領域８の部分のＳｉ活性層３の厚さよりも小さくす
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、特に、ＳＯＩ（Siliconon Insu
lator）構造の半導体装置に適用して好適なものであ
る。
びその製造方法に関し、特に、ＳＯＩ（Siliconon Insu
lator）構造の半導体装置に適用して好適なものであ
る。
【０００２】
【従来の技術】ＳＯＩ構造を有するＭＯＳＦＥＴ（以下
「ＳＯＩ ＭＯＳＦＥＴ」という。）においては、ゲー
ト電極直下のＳｉ活性層の厚さはしきい値電圧などの素
子特性に影響するパラメータとして薄く、また、ソース
領域およびドレイン領域の部分のＳｉ活性層の厚さはそ
れらの寄生抵抗に影響するパラメータとして厚くするこ
とが望ましい。
「ＳＯＩ ＭＯＳＦＥＴ」という。）においては、ゲー
ト電極直下のＳｉ活性層の厚さはしきい値電圧などの素
子特性に影響するパラメータとして薄く、また、ソース
領域およびドレイン領域の部分のＳｉ活性層の厚さはそ
れらの寄生抵抗に影響するパラメータとして厚くするこ
とが望ましい。
【０００３】このようにＳＯＩ ＭＯＳＦＥＴにおいて
局所的にＳｉ活性層の厚さを変化させた構造として溝ゲ
ートと呼ばれるものがあり、その形成方法として、いわ
ゆるＬＯＣＯＳ（Local Oxidation of Silicon）法を用
いた次のようなプロセスが知られている（例えば、IEEE
Electron Device Lett.,vol.15,pp.22-24）。すなわ
ち、この方法では、まず、ＳＯＩ基板上にゲート電極形
成部位が開口した酸化マスクを形成した後、この酸化マ
スクを用いてＳｉ活性層を熱酸化することによりゲート
電極形成部位に選択的に酸化膜を形成する。次に、この
酸化膜をエッチング除去する。これによって、ゲート電
極形成部位のＳｉ活性層が除去される。このようにして
形成された溝の底部にゲート絶縁膜を介してゲート電極
が形成される。
局所的にＳｉ活性層の厚さを変化させた構造として溝ゲ
ートと呼ばれるものがあり、その形成方法として、いわ
ゆるＬＯＣＯＳ（Local Oxidation of Silicon）法を用
いた次のようなプロセスが知られている（例えば、IEEE
Electron Device Lett.,vol.15,pp.22-24）。すなわ
ち、この方法では、まず、ＳＯＩ基板上にゲート電極形
成部位が開口した酸化マスクを形成した後、この酸化マ
スクを用いてＳｉ活性層を熱酸化することによりゲート
電極形成部位に選択的に酸化膜を形成する。次に、この
酸化膜をエッチング除去する。これによって、ゲート電
極形成部位のＳｉ活性層が除去される。このようにして
形成された溝の底部にゲート絶縁膜を介してゲート電極
が形成される。
【０００４】この方法により形成されたＳＯＩ ＭＯＳ
ＦＥＴの一例の構造を図１３、図１４および図１５に示
す。ここで、図１３はこのＳＯＩ ＭＯＳＦＥＴのチャ
ネル長方向に平行な断面図、図１４はこのＳＯＩ ＭＯ
ＳＦＥＴの平面図、図１５は図１４のＸＶ−ＸＶ線に沿
っての断面図である。図１３は図１４のＸＩＩＩ−ＸＩ
ＩＩ線に沿っての拡大断面図である。
ＦＥＴの一例の構造を図１３、図１４および図１５に示
す。ここで、図１３はこのＳＯＩ ＭＯＳＦＥＴのチャ
ネル長方向に平行な断面図、図１４はこのＳＯＩ ＭＯ
ＳＦＥＴの平面図、図１５は図１４のＸＶ−ＸＶ線に沿
っての断面図である。図１３は図１４のＸＩＩＩ−ＸＩ
ＩＩ線に沿っての拡大断面図である。
【０００５】図１３、図１４および図１５に示すよう
に、この従来のＳＯＩ ＭＯＳＦＥＴにおいては、Ｓｉ
基板１０１上に、素子分離酸化膜１０２により囲まれて
Ｓｉ活性層１０３が形成されている。ゲート電極部位に
おけるこのＳｉ活性層１０３の表面には、このＳｉ活性
層１０３をＬＯＣＯＳ法により選択的に酸化することに
より形成された酸化膜を除去することにより溝１０３ａ
が形成されている。そして、この溝１０３ａの底部にゲ
ート絶縁膜１０４を介してゲート電極１０５が形成され
ている。このゲート電極１０５の側壁にはサイドウォー
ル１０６が形成されている。Ｓｉ活性層１０３中には、
ゲート電極１０５に対して自己整合的にソース領域１０
７およびドレイン領域１０８が形成されている。これら
のソース領域１０８およびドレイン領域１０９は、サイ
ドウォール１０６の下側の部分に低不純物濃度部１０７
ａ、１０８ａを有し、いわゆるＬＤＤ（Lightly Doped
Drain)構造となっている。さらに、これらのソース領域
１０７およびドレイン領域１０８の上部には金属シリサ
イド膜１０９、１１０がそれぞれ形成されている。
に、この従来のＳＯＩ ＭＯＳＦＥＴにおいては、Ｓｉ
基板１０１上に、素子分離酸化膜１０２により囲まれて
Ｓｉ活性層１０３が形成されている。ゲート電極部位に
おけるこのＳｉ活性層１０３の表面には、このＳｉ活性
層１０３をＬＯＣＯＳ法により選択的に酸化することに
より形成された酸化膜を除去することにより溝１０３ａ
が形成されている。そして、この溝１０３ａの底部にゲ
ート絶縁膜１０４を介してゲート電極１０５が形成され
ている。このゲート電極１０５の側壁にはサイドウォー
ル１０６が形成されている。Ｓｉ活性層１０３中には、
ゲート電極１０５に対して自己整合的にソース領域１０
７およびドレイン領域１０８が形成されている。これら
のソース領域１０８およびドレイン領域１０９は、サイ
ドウォール１０６の下側の部分に低不純物濃度部１０７
ａ、１０８ａを有し、いわゆるＬＤＤ（Lightly Doped
Drain)構造となっている。さらに、これらのソース領域
１０７およびドレイン領域１０８の上部には金属シリサ
イド膜１０９、１１０がそれぞれ形成されている。
【０００６】このＳＯＩ ＭＯＳＦＥＴによれば、図１
３に示すように、ＬＯＣＯＳ法により形成された酸化膜
を除去することによりＳｉ活性層１０３に溝１０３ａが
形成されていることにより、ゲート電極１０５の直下の
部分のみＳｉ活性層１０３が薄くなっており、この意味
では所望の構造が得られている。
３に示すように、ＬＯＣＯＳ法により形成された酸化膜
を除去することによりＳｉ活性層１０３に溝１０３ａが
形成されていることにより、ゲート電極１０５の直下の
部分のみＳｉ活性層１０３が薄くなっており、この意味
では所望の構造が得られている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
ＳＯＩ ＭＯＳＦＥＴにおいては、ＬＯＣＯＳ法により
形成された酸化膜をエッチングにより除去する際に、Ｓ
ｉ活性層１０３や素子間分離酸化膜１０２の表面もオー
バーエッチングによりエッチングされる。特に、図１４
において円で囲んだ部分はＬＯＣＯＳ法による酸化時に
酸化膜が形成されやすく、さらに、まずオーバーエッチ
ングが進む素子間分離酸化膜１０２の側面からもＳｉ活
性層１０３がエッチングされるため、図１５に示すよう
に、Ｓｉ活性層１０３の端部の厚さが特に薄くなること
になる。
ＳＯＩ ＭＯＳＦＥＴにおいては、ＬＯＣＯＳ法により
形成された酸化膜をエッチングにより除去する際に、Ｓ
ｉ活性層１０３や素子間分離酸化膜１０２の表面もオー
バーエッチングによりエッチングされる。特に、図１４
において円で囲んだ部分はＬＯＣＯＳ法による酸化時に
酸化膜が形成されやすく、さらに、まずオーバーエッチ
ングが進む素子間分離酸化膜１０２の側面からもＳｉ活
性層１０３がエッチングされるため、図１５に示すよう
に、Ｓｉ活性層１０３の端部の厚さが特に薄くなること
になる。
【０００８】これにより、このＳＯＩ ＭＯＳＦＥＴを
動作させた場合、図１５において点線の円で示した部分
に図中矢印で示す方向から過大に電界が集中し、この部
分のしきい値電圧の低下やキンク現象などの素子特性に
とって悪影響を引き起こす可能性が高い。
動作させた場合、図１５において点線の円で示した部分
に図中矢印で示す方向から過大に電界が集中し、この部
分のしきい値電圧の低下やキンク現象などの素子特性に
とって悪影響を引き起こす可能性が高い。
【０００９】この発明の目的は、以上のような従来技術
の課題を解決し、特性の良好なＳＯＩ ＭＯＳＦＥＴな
どのＳＯＩ構造による半導体装置およびその製造方法を
提供することにある。
の課題を解決し、特性の良好なＳＯＩ ＭＯＳＦＥＴな
どのＳＯＩ構造による半導体装置およびその製造方法を
提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、ＳＯＩ構造を有する半導
体装置において、ＳＯＩ構造において、絶縁体が半導体
層側に部分的に張り出しており、かつ、絶縁体が張り出
した部分の半導体層の厚さがその周辺部分の半導体層の
厚さよりも小さいことを特徴とするものである。
に、この発明の第１の発明は、ＳＯＩ構造を有する半導
体装置において、ＳＯＩ構造において、絶縁体が半導体
層側に部分的に張り出しており、かつ、絶縁体が張り出
した部分の半導体層の厚さがその周辺部分の半導体層の
厚さよりも小さいことを特徴とするものである。
【００１１】ここでは、「ＳＯＩ」という用語は、絶縁
体上のＳｉ層（Silicon on Insulator）を含む、絶縁体
上の半導体層（Semiconductor on Insulator）を意味す
るものとする（以下同様）。
体上のＳｉ層（Silicon on Insulator）を含む、絶縁体
上の半導体層（Semiconductor on Insulator）を意味す
るものとする（以下同様）。
【００１２】第１の発明において、典型的には、ＳＯＩ
構造を構成する半導体層は絶縁体によって囲まれてお
り、外部と電気的に絶縁されている。また、典型的に
は、このＳＯＩ構造を構成する半導体層が互いに分離し
て複数設けられており、これらの半導体層のうちの少な
くとも一つの半導体層側に絶縁体が張り出している。
構造を構成する半導体層は絶縁体によって囲まれてお
り、外部と電気的に絶縁されている。また、典型的に
は、このＳＯＩ構造を構成する半導体層が互いに分離し
て複数設けられており、これらの半導体層のうちの少な
くとも一つの半導体層側に絶縁体が張り出している。
【００１３】第１の発明においては、典型的には、半導
体層にＭＩＳトランジスタが設けられている。そして、
このＭＩＳトランジスタのゲート電極の直下の部分の絶
縁体が半導体層側に張り出しており、絶縁体が張り出し
た部分の半導体層の厚さがＭＩＳトランジスタのソース
領域およびドレイン領域の部分の半導体層の厚さよりも
小さい。
体層にＭＩＳトランジスタが設けられている。そして、
このＭＩＳトランジスタのゲート電極の直下の部分の絶
縁体が半導体層側に張り出しており、絶縁体が張り出し
た部分の半導体層の厚さがＭＩＳトランジスタのソース
領域およびドレイン領域の部分の半導体層の厚さよりも
小さい。
【００１４】第１の発明の一つの典型的な例では、絶縁
体が張り出した半導体層にフルディプリーション（Full
Depletion) 型ＭＩＳトランジスタが設けられ、絶縁体
が張り出していない半導体層にパーシャルディプリーシ
ョン（Partial Depletion)型ＭＩＳトランジスタが設け
られる。ここで、フルディプリーション型ＭＩＳトラン
ジスタとは、動作時に空乏層が半導体層の下の絶縁体付
近まで到達しているＭＩＳトランジスタを意味し、急峻
なサブスレショルド特性を持つと言われている。また、
パーシャルディプリーション型ＭＩＳトランジスタと
は、動作時に空乏層が半導体層の下の絶縁体付近まで到
達していないＭＩＳトランジスタを意味し、活性層であ
る半導体層の厚さのばらつきに比較的強いと言われてい
る。
体が張り出した半導体層にフルディプリーション（Full
Depletion) 型ＭＩＳトランジスタが設けられ、絶縁体
が張り出していない半導体層にパーシャルディプリーシ
ョン（Partial Depletion)型ＭＩＳトランジスタが設け
られる。ここで、フルディプリーション型ＭＩＳトラン
ジスタとは、動作時に空乏層が半導体層の下の絶縁体付
近まで到達しているＭＩＳトランジスタを意味し、急峻
なサブスレショルド特性を持つと言われている。また、
パーシャルディプリーション型ＭＩＳトランジスタと
は、動作時に空乏層が半導体層の下の絶縁体付近まで到
達していないＭＩＳトランジスタを意味し、活性層であ
る半導体層の厚さのばらつきに比較的強いと言われてい
る。
【００１５】第１の発明の他の一つの例では、絶縁体が
張り出した部分の半導体層の厚さがＭＩＳトランジスタ
のチャネル幅方向に変化している。そして、ＭＩＳトラ
ンジスタがフルディプリーション型ＭＩＳトランジスタ
部とパーシャルディプリーション型ＭＩＳトランジスタ
部とを有する。すなわち、半導体層の厚さがＭＩＳトラ
ンジスタのチャネル幅方向に変化していることにより、
厚さが小さい部分をフルディプリーション型ＭＩＳトラ
ンジスタ部とし、厚さが大きい部分をパーシャルディプ
リーション型ＭＩＳトランジスタ部とすることができ
る。
張り出した部分の半導体層の厚さがＭＩＳトランジスタ
のチャネル幅方向に変化している。そして、ＭＩＳトラ
ンジスタがフルディプリーション型ＭＩＳトランジスタ
部とパーシャルディプリーション型ＭＩＳトランジスタ
部とを有する。すなわち、半導体層の厚さがＭＩＳトラ
ンジスタのチャネル幅方向に変化していることにより、
厚さが小さい部分をフルディプリーション型ＭＩＳトラ
ンジスタ部とし、厚さが大きい部分をパーシャルディプ
リーション型ＭＩＳトランジスタ部とすることができ
る。
【００１６】この発明の第２の発明は、ＳＯＩ構造を有
し、このＳＯＩ構造において、絶縁体が半導体層側に部
分的に張り出しており、かつ、絶縁体が張り出した部分
の半導体層の厚さがその周辺部分の半導体層の厚さより
も小さい半導体装置の製造方法において、ＳＯＩ基板を
形成する工程と、ＳＯＩ基板における絶縁体と半導体層
との界面の近傍の半導体層を部分的に絶縁体化する工程
とを有することを特徴とするものである。
し、このＳＯＩ構造において、絶縁体が半導体層側に部
分的に張り出しており、かつ、絶縁体が張り出した部分
の半導体層の厚さがその周辺部分の半導体層の厚さより
も小さい半導体装置の製造方法において、ＳＯＩ基板を
形成する工程と、ＳＯＩ基板における絶縁体と半導体層
との界面の近傍の半導体層を部分的に絶縁体化する工程
とを有することを特徴とするものである。
【００１７】第２の発明においては、典型的には、ＳＯ
Ｉ基板における絶縁体と半導体層との界面の近傍の半導
体層に部分的に酸素をイオン注入した後、熱処理を行う
ことにより酸素がイオン注入された部分の半導体層を酸
化して半導体層を部分的に絶縁体化する。より具体的に
は、例えば、ＳＯＩ基板上にゲート電極形成部位が開口
したマスクを形成し、このマスクを用いて酸素をイオン
注入し、マスクを除去した後、半導体層上にゲート絶縁
膜を介してゲート電極を形成する。あるいは、ＳＯＩ基
板上にゲート電極形成部位が開口したマスクを形成し、
このマスクを用いて酸素をイオン注入し、マスクの開口
部にゲート絶縁膜を介してゲート電極を形成した後、マ
スクを除去する。後者の方法では、半導体層のうち絶縁
体化する部分、したがってＳＯＩ構造において絶縁体が
半導体層側に張り出した部分とゲート電極とを自己整合
的に形成することができる。
Ｉ基板における絶縁体と半導体層との界面の近傍の半導
体層に部分的に酸素をイオン注入した後、熱処理を行う
ことにより酸素がイオン注入された部分の半導体層を酸
化して半導体層を部分的に絶縁体化する。より具体的に
は、例えば、ＳＯＩ基板上にゲート電極形成部位が開口
したマスクを形成し、このマスクを用いて酸素をイオン
注入し、マスクを除去した後、半導体層上にゲート絶縁
膜を介してゲート電極を形成する。あるいは、ＳＯＩ基
板上にゲート電極形成部位が開口したマスクを形成し、
このマスクを用いて酸素をイオン注入し、マスクの開口
部にゲート絶縁膜を介してゲート電極を形成した後、マ
スクを除去する。後者の方法では、半導体層のうち絶縁
体化する部分、したがってＳＯＩ構造において絶縁体が
半導体層側に張り出した部分とゲート電極とを自己整合
的に形成することができる。
【００１８】上述のように構成されたこの発明の第１の
発明によれば、絶縁体が半導体層側に部分的に張り出し
ており、かつ、絶縁体が張り出した部分の半導体層の厚
さがその周辺部分の半導体層の厚さよりも小さいことに
より、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴを
形成する場合、良好なサブスレショルド特性の確保およ
び電流駆動能力の向上を図ることができる。しかも、半
導体層側への絶縁体の張り出しにより半導体層を局所的
に薄くしていることにより、ＬＯＣＯＳ法により半導体
層に形成した酸化膜を除去することにより半導体層を局
所的に薄くする従来の技術における問題、すなわち半導
体層の端部が薄くなり、その部分で電界集中が生じるこ
とによる特性の劣化の問題を回避することができる。
発明によれば、絶縁体が半導体層側に部分的に張り出し
ており、かつ、絶縁体が張り出した部分の半導体層の厚
さがその周辺部分の半導体層の厚さよりも小さいことに
より、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴを
形成する場合、良好なサブスレショルド特性の確保およ
び電流駆動能力の向上を図ることができる。しかも、半
導体層側への絶縁体の張り出しにより半導体層を局所的
に薄くしていることにより、ＬＯＣＯＳ法により半導体
層に形成した酸化膜を除去することにより半導体層を局
所的に薄くする従来の技術における問題、すなわち半導
体層の端部が薄くなり、その部分で電界集中が生じるこ
とによる特性の劣化の問題を回避することができる。
【００１９】また、この発明の第２の発明によれば、Ｓ
ＯＩ基板における絶縁体と半導体層との界面の近傍の半
導体層を部分的に絶縁体化することにより、絶縁体が半
導体層側に部分的に張り出しており、かつ、絶縁体が張
り出した部分の半導体層の厚さがその周辺部分の半導体
層の厚さよりも小さい構造を容易に形成することができ
る。
ＯＩ基板における絶縁体と半導体層との界面の近傍の半
導体層を部分的に絶縁体化することにより、絶縁体が半
導体層側に部分的に張り出しており、かつ、絶縁体が張
り出した部分の半導体層の厚さがその周辺部分の半導体
層の厚さよりも小さい構造を容易に形成することができ
る。
【００２０】
【発明の実施の形態】以下、この発明の一実施形態につ
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
いて図面を参照しながら説明する。なお、実施形態の全
図において、同一または対応する部分には同一の符号を
付す。
【００２１】図１〜図３はこの発明の一実施形態による
ＳＯＩ ＭＯＳＦＥＴを示す。ここで、図１はこのＳＯ
Ｉ ＭＯＳＦＥＴのチャネル長方向に平行な断面図、図
２はこのＳＯＩ ＭＯＳＦＥＴの平面図、図３は図２の
ＩＩＩ−ＩＩＩ線に沿っての断面図である。図１は図２
のＩ−Ｉ線に沿っての拡大断面図である。
ＳＯＩ ＭＯＳＦＥＴを示す。ここで、図１はこのＳＯ
Ｉ ＭＯＳＦＥＴのチャネル長方向に平行な断面図、図
２はこのＳＯＩ ＭＯＳＦＥＴの平面図、図３は図２の
ＩＩＩ−ＩＩＩ線に沿っての断面図である。図１は図２
のＩ−Ｉ線に沿っての拡大断面図である。
【００２２】図１、図２および図３に示すように、この
一実施形態によるＳＯＩ ＭＯＳＦＥＴにおいては、Ｓ
ｉ基板１上に、例えばＳｉＯ2 膜からなる素子間分離酸
化膜２により囲まれて、表面が平坦な島状のＳｉ活性層
３が形成されている。このＳｉ活性層３上にはゲート絶
縁膜４を介してゲート電極５が形成されている。ゲート
絶縁膜４としては例えばＳｉＯ2 膜が用いられる。ま
た、ゲート電極５は、不純物がドープされた多結晶Ｓｉ
膜や、その上に高融点金属シリサイド膜が積層されたポ
リサイド膜などからなる。このゲート電極５の側壁には
例えばＳｉＯ2 のような絶縁体からなるサイドウォール
６が設けられている。Ｓｉ活性層３中には、ゲート電極
５に対して自己整合的にソース領域７およびドレイン領
域８が形成されている。これらのソース領域７およびド
レイン領域８は、このＳＯＩ ＭＯＳＦＥＴがｎチャネ
ルの場合にはｎ型であり、このＳＯＩ ＭＯＳＦＥＴが
ｐチャネルの場合にはｐ型である。これらのソース領域
７およびドレイン領域８は、サイドウォール６の下側の
部分に低不純物濃度部７ａ、８ａを有し、ＬＤＤ構造と
なっている。さらに、これらのソース領域７およびドレ
イン領域８の上部には例えばＴｉシリサイド膜やＣｏシ
リサイド膜などの金属シリサイド膜９、１０がそれぞれ
形成されている。
一実施形態によるＳＯＩ ＭＯＳＦＥＴにおいては、Ｓ
ｉ基板１上に、例えばＳｉＯ2 膜からなる素子間分離酸
化膜２により囲まれて、表面が平坦な島状のＳｉ活性層
３が形成されている。このＳｉ活性層３上にはゲート絶
縁膜４を介してゲート電極５が形成されている。ゲート
絶縁膜４としては例えばＳｉＯ2 膜が用いられる。ま
た、ゲート電極５は、不純物がドープされた多結晶Ｓｉ
膜や、その上に高融点金属シリサイド膜が積層されたポ
リサイド膜などからなる。このゲート電極５の側壁には
例えばＳｉＯ2 のような絶縁体からなるサイドウォール
６が設けられている。Ｓｉ活性層３中には、ゲート電極
５に対して自己整合的にソース領域７およびドレイン領
域８が形成されている。これらのソース領域７およびド
レイン領域８は、このＳＯＩ ＭＯＳＦＥＴがｎチャネ
ルの場合にはｎ型であり、このＳＯＩ ＭＯＳＦＥＴが
ｐチャネルの場合にはｐ型である。これらのソース領域
７およびドレイン領域８は、サイドウォール６の下側の
部分に低不純物濃度部７ａ、８ａを有し、ＬＤＤ構造と
なっている。さらに、これらのソース領域７およびドレ
イン領域８の上部には例えばＴｉシリサイド膜やＣｏシ
リサイド膜などの金属シリサイド膜９、１０がそれぞれ
形成されている。
【００２３】この一実施形態においては、ゲート電極５
の直下の部分における素子間分離酸化膜２にＳｉ活性層
３側に張り出した張り出し部２ａが形成されており、こ
れによってゲート電極５の直下の部分のＳｉ活性層３の
厚さがその他の部分のＳｉ活性層３の厚さよりも小さく
なっている。この場合、ゲート電極５の直下の部分のＳ
ｉ活性層３の厚さはしきい値電圧などの素子特性を考慮
して、動作時の空乏層幅などのパラメータに対して、十
分な薄さになるように設計されている。また、ソース領
域７およびドレイン領域８の直下の部分のＳｉ活性層３
の厚さは、これらのソース領域７およびドレイン領域８
の寄生抵抗が小さくなるように十分な厚さに設定されて
いる。
の直下の部分における素子間分離酸化膜２にＳｉ活性層
３側に張り出した張り出し部２ａが形成されており、こ
れによってゲート電極５の直下の部分のＳｉ活性層３の
厚さがその他の部分のＳｉ活性層３の厚さよりも小さく
なっている。この場合、ゲート電極５の直下の部分のＳ
ｉ活性層３の厚さはしきい値電圧などの素子特性を考慮
して、動作時の空乏層幅などのパラメータに対して、十
分な薄さになるように設計されている。また、ソース領
域７およびドレイン領域８の直下の部分のＳｉ活性層３
の厚さは、これらのソース領域７およびドレイン領域８
の寄生抵抗が小さくなるように十分な厚さに設定されて
いる。
【００２４】なお、図示は省略するが、実際にはこのＳ
ＯＩ ＭＯＳＦＥＴを覆うように層間絶縁膜が形成さ
れ、この層間絶縁膜に所定のコンタクトホールが形成さ
れ、さらに上層の配線が形成される。
ＯＩ ＭＯＳＦＥＴを覆うように層間絶縁膜が形成さ
れ、この層間絶縁膜に所定のコンタクトホールが形成さ
れ、さらに上層の配線が形成される。
【００２５】次に、上述のように構成されたこの一実施
形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例
について説明する。
形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第１の例
について説明する。
【００２６】この第１の例においては、まず、図４に示
すように、通常のＳＯＩ基板製造プロセスを用いて、Ｓ
ｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活
性層３を形成する。このＳＯＩ基板製造プロセスとして
は様々なものが知られているが、その一例を挙げると、
いわゆるＳＩＭＯＸ（Separation by Implanted Oxyge
n）法と呼ばれるものである。この方法では、Ｓｉ基板
１中に酸素をイオン注入し、この酸素注入層に酸化によ
って層状の酸化膜を形成することによって得られるＳＯ
Ｉ基板、すなわちＳＩＭＯＸ基板上に、ＬＯＣＯＳ法に
より横方向の素子分離酸化膜を形成することにより、Ｓ
ｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活
性層３を形成する。
すように、通常のＳＯＩ基板製造プロセスを用いて、Ｓ
ｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活
性層３を形成する。このＳＯＩ基板製造プロセスとして
は様々なものが知られているが、その一例を挙げると、
いわゆるＳＩＭＯＸ（Separation by Implanted Oxyge
n）法と呼ばれるものである。この方法では、Ｓｉ基板
１中に酸素をイオン注入し、この酸素注入層に酸化によ
って層状の酸化膜を形成することによって得られるＳＯ
Ｉ基板、すなわちＳＩＭＯＸ基板上に、ＬＯＣＯＳ法に
より横方向の素子分離酸化膜を形成することにより、Ｓ
ｉ基板１上に素子間分離酸化膜２により囲まれたＳｉ活
性層３を形成する。
【００２７】次に、このＳＯＩ基板上にゲート電極形成
部位が開口した例えばフォトレジストからなるマスク１
１をリソグラフィーにより形成した後、このマスク１１
を用いてＳｉ活性層３中に酸素をイオン注入する。この
イオン注入においては、加速エネルギーは注入された酸
素がＳｉ活性層３と素子分離酸化膜２との界面付近に到
達するように設定し、ドーズ量は最終的に形成される素
子分離酸化膜２の張り出し部２ａの部分のＳｉ活性層３
の厚さが適切な値になるように設定される。この酸素の
イオン注入により、Ｓｉ活性層３の底部に酸素注入層１
２が形成される（図４において、注入された酸素を＋で
示す）。なお、この酸素のイオン注入によるＳｉ活性層
３の表面の荒れを防止する目的で、この酸素のイオン注
入を行う前に、あらかじめＳｉ活性層３の表面に酸化膜
を形成しておき、この酸化膜を介して酸素のイオン注入
を行うようにしてもよい。
部位が開口した例えばフォトレジストからなるマスク１
１をリソグラフィーにより形成した後、このマスク１１
を用いてＳｉ活性層３中に酸素をイオン注入する。この
イオン注入においては、加速エネルギーは注入された酸
素がＳｉ活性層３と素子分離酸化膜２との界面付近に到
達するように設定し、ドーズ量は最終的に形成される素
子分離酸化膜２の張り出し部２ａの部分のＳｉ活性層３
の厚さが適切な値になるように設定される。この酸素の
イオン注入により、Ｓｉ活性層３の底部に酸素注入層１
２が形成される（図４において、注入された酸素を＋で
示す）。なお、この酸素のイオン注入によるＳｉ活性層
３の表面の荒れを防止する目的で、この酸素のイオン注
入を行う前に、あらかじめＳｉ活性層３の表面に酸化膜
を形成しておき、この酸化膜を介して酸素のイオン注入
を行うようにしてもよい。
【００２８】次に、プラズマアッシングなどによりマス
ク１１を除去した後、熱処理を行うことにより、Ｓｉ活
性層３中に形成された酸素注入層１２を酸化する。この
熱処理の温度は、ＳＩＭＯＸ基板作製時と同様に例えば
１３００℃程度である。これによって、図５に示すよう
に、ゲート電極形成部位の直下の部分の素子間分離酸化
膜２に張り出し部２ａが形成される。
ク１１を除去した後、熱処理を行うことにより、Ｓｉ活
性層３中に形成された酸素注入層１２を酸化する。この
熱処理の温度は、ＳＩＭＯＸ基板作製時と同様に例えば
１３００℃程度である。これによって、図５に示すよう
に、ゲート電極形成部位の直下の部分の素子間分離酸化
膜２に張り出し部２ａが形成される。
【００２９】次に、図６に示すように、Ｓｉ活性層３の
表面を例えば熱酸化法により酸化してゲート絶縁膜４を
形成し、さらにこのゲート絶縁膜４上に例えばＣＶＤ法
などによりゲート電極形成用の材料からなる膜を形成し
た後、これらの膜を例えば反応性イオンエッチング（Ｒ
ＩＥ）法によりパターニングすることによりゲート電極
５を形成する。なお、酸素のイオン注入を行う前にＳｉ
活性層３の表面に酸化膜を形成しておく場合には、ゲー
ト絶縁膜４を形成する前にこの酸化膜を除去する。
表面を例えば熱酸化法により酸化してゲート絶縁膜４を
形成し、さらにこのゲート絶縁膜４上に例えばＣＶＤ法
などによりゲート電極形成用の材料からなる膜を形成し
た後、これらの膜を例えば反応性イオンエッチング（Ｒ
ＩＥ）法によりパターニングすることによりゲート電極
５を形成する。なお、酸素のイオン注入を行う前にＳｉ
活性層３の表面に酸化膜を形成しておく場合には、ゲー
ト絶縁膜４を形成する前にこの酸化膜を除去する。
【００３０】次に、このゲート電極５をマスクとして、
チャネル導電型と同一導電型の不純物をＳｉ活性層３中
に低濃度にイオン注入する。次に、基板全面に例えばＣ
ＶＤ法によりＳｉＯ2 膜を形成した後、このＳｉＯ2 膜
をＲＩＥ法によりエッチバックすることにより、図１に
示すように、ゲート電極５の側壁にサイドウォール６を
形成する。次に、このサイドウォール６およびゲート電
極５をマスクとして、チャネル導電型と同一導電型の不
純物をＳｉ活性層３中に高濃度にイオン注入する。この
後、必要に応じて、注入不純物の電気的活性化のための
熱処理を行う。これによって、Ｓｉ活性層３中にソース
領域７およびドレイン領域８が、ゲート電極５に対して
自己整合的に形成される。
チャネル導電型と同一導電型の不純物をＳｉ活性層３中
に低濃度にイオン注入する。次に、基板全面に例えばＣ
ＶＤ法によりＳｉＯ2 膜を形成した後、このＳｉＯ2 膜
をＲＩＥ法によりエッチバックすることにより、図１に
示すように、ゲート電極５の側壁にサイドウォール６を
形成する。次に、このサイドウォール６およびゲート電
極５をマスクとして、チャネル導電型と同一導電型の不
純物をＳｉ活性層３中に高濃度にイオン注入する。この
後、必要に応じて、注入不純物の電気的活性化のための
熱処理を行う。これによって、Ｓｉ活性層３中にソース
領域７およびドレイン領域８が、ゲート電極５に対して
自己整合的に形成される。
【００３１】次に、通常のシリサイド化法により、ソー
ス領域７およびドレイン領域８の上部をシリサイド化し
て金属シリサイド膜９、１０をそれぞれ形成する。
ス領域７およびドレイン領域８の上部をシリサイド化し
て金属シリサイド膜９、１０をそれぞれ形成する。
【００３２】この後、層間絶縁膜の形成、コンタクトホ
ールの形成、上層配線の形成などの必要な工程を経て、
目的とするＳＯＩ ＭＯＳＦＥＴを完成させる。
ールの形成、上層配線の形成などの必要な工程を経て、
目的とするＳＯＩ ＭＯＳＦＥＴを完成させる。
【００３３】次に、上述のように構成されたこの一実施
形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例
について説明する。
形態によるＳＯＩ ＭＯＳＦＥＴの製造方法の第２の例
について説明する。
【００３４】この第２の例においては、まず、図７に示
すように、第１の例と同様な方法により、Ｓｉ基板１上
に素子間分離酸化膜２により囲まれたＳｉ活性層３を形
成する。
すように、第１の例と同様な方法により、Ｓｉ基板１上
に素子間分離酸化膜２により囲まれたＳｉ活性層３を形
成する。
【００３５】次に、このＳＯＩ基板上にゲート電極形成
部位が開口した例えば無機材料からなるマスク１１を形
成した後、このマスク１１を用いてＳｉ活性層３中に第
１の例で述べたと同様な条件で酸素をイオン注入するこ
とにより、Ｓｉ活性層３の底部に酸素注入層１２を形成
する。このマスク１１の材料としては、具体的には、酸
化膜、例えば窒素シリケートガラス（ＮＳＧ）膜が用い
られる。なお、第１の例の場合と同様に、この酸素のイ
オン注入を行う前に、あらかじめマスク１１の開口部に
おけるＳｉ活性層３の表面に酸化膜を形成しておき、こ
の酸化膜を介して酸素のイオン注入を行うようにしても
よい。
部位が開口した例えば無機材料からなるマスク１１を形
成した後、このマスク１１を用いてＳｉ活性層３中に第
１の例で述べたと同様な条件で酸素をイオン注入するこ
とにより、Ｓｉ活性層３の底部に酸素注入層１２を形成
する。このマスク１１の材料としては、具体的には、酸
化膜、例えば窒素シリケートガラス（ＮＳＧ）膜が用い
られる。なお、第１の例の場合と同様に、この酸素のイ
オン注入を行う前に、あらかじめマスク１１の開口部に
おけるＳｉ活性層３の表面に酸化膜を形成しておき、こ
の酸化膜を介して酸素のイオン注入を行うようにしても
よい。
【００３６】次に、Ｓｉ活性層３中に形成された酸素注
入層１２を酸化する。この熱処理の温度は第１の例と同
様に例えば１３００℃程度である。これによって、図８
に示すように、ゲート電極形成部位の直下の部分の素子
間分離酸化膜２に張り出し部２ａが形成される。
入層１２を酸化する。この熱処理の温度は第１の例と同
様に例えば１３００℃程度である。これによって、図８
に示すように、ゲート電極形成部位の直下の部分の素子
間分離酸化膜２に張り出し部２ａが形成される。
【００３７】次に、マスク１１の開口部におけるＳｉ活
性層３の表面を例えば熱酸化法により酸化してゲート絶
縁膜４を形成する。なお、このゲート絶縁膜４を形成す
るための熱処理により、酸素注入層１２を酸化して素子
間分離酸化膜２の張り出し部２ａを形成するための熱処
理を兼用してもよい。
性層３の表面を例えば熱酸化法により酸化してゲート絶
縁膜４を形成する。なお、このゲート絶縁膜４を形成す
るための熱処理により、酸素注入層１２を酸化して素子
間分離酸化膜２の張り出し部２ａを形成するための熱処
理を兼用してもよい。
【００３８】次に、例えばＣＶＤ法などにより基板全面
にゲート電極形成用の膜を形成した後、この膜をマスク
１１が露出するまでＲＩＥ法によりエッチバックした
り、ＣＭＰ（Chemical Mechanical Polishing)法により
研磨したりすることによって、マスク１１の開口部以外
の部分を除去する。これによって、図９に示すように、
マスク１１の開口部にゲート電極５が形成される。この
場合、このゲート電極５はマスク１１の開口部に対して
自己整合的に形成され、また、素子間分離酸化膜２の張
り出し部２ａもマスク１１の開口部に対して自己整合的
に形成されることから、このゲート電極５は、素子間分
離酸化膜２の張り出し部２ａに対して自己整合的に形成
される。
にゲート電極形成用の膜を形成した後、この膜をマスク
１１が露出するまでＲＩＥ法によりエッチバックした
り、ＣＭＰ（Chemical Mechanical Polishing)法により
研磨したりすることによって、マスク１１の開口部以外
の部分を除去する。これによって、図９に示すように、
マスク１１の開口部にゲート電極５が形成される。この
場合、このゲート電極５はマスク１１の開口部に対して
自己整合的に形成され、また、素子間分離酸化膜２の張
り出し部２ａもマスク１１の開口部に対して自己整合的
に形成されることから、このゲート電極５は、素子間分
離酸化膜２の張り出し部２ａに対して自己整合的に形成
される。
【００３９】次に、ＲＩＥ法などによりマスク１１をエ
ッチング除去した後、第１の例と同様にしてサイドウォ
ール６の形成以降の工程を進めて、図１に示すＳＯＩ
ＭＯＳＦＥＴを完成させる。
ッチング除去した後、第１の例と同様にしてサイドウォ
ール６の形成以降の工程を進めて、図１に示すＳＯＩ
ＭＯＳＦＥＴを完成させる。
【００４０】以上の第１の例および第２の例による製造
方法によれば、ゲート電極５の直下の部分の素子間分離
酸化膜２に張り出し部２ａを容易に形成することがで
き、それによってゲート電極５の直下の部分のＳｉ活性
層３の厚さを局所的に薄くすることができる。また、特
に、第２の例によれば、ゲート電極５を素子間分離酸化
膜２の張り出し部２ａに対して自己整合的に形成するこ
とができるので、ＦＥＴ特性の制御性の向上を図ること
ができるとともに、素子の微細化を図る上で有利であ
る。
方法によれば、ゲート電極５の直下の部分の素子間分離
酸化膜２に張り出し部２ａを容易に形成することがで
き、それによってゲート電極５の直下の部分のＳｉ活性
層３の厚さを局所的に薄くすることができる。また、特
に、第２の例によれば、ゲート電極５を素子間分離酸化
膜２の張り出し部２ａに対して自己整合的に形成するこ
とができるので、ＦＥＴ特性の制御性の向上を図ること
ができるとともに、素子の微細化を図る上で有利であ
る。
【００４１】以上のように、この一実施形態によれば、
次のような種々の利点を得ることができる。すなわち、
ゲート電極５の直下の部分の素子間分離酸化膜２がＳｉ
活性層３側に張り出していることにより、ゲート電極５
の直下の部分のＳｉ活性層３の厚さを局所的に十分に薄
くすることができ、サブスレショルド特性などのＦＥＴ
特性の制御性の向上を図ることができる。また、ソース
領域７およびドレイン領域８の部分のＳｉ活性層３の厚
さを局所的に十分に厚くすることができるため、ソース
領域７およびドレイン領域８の寄生抵抗を十分に小さく
することができ、電流駆動能力などのＦＥＴ特性の向上
を図ることができる。すなわち、Ｓｉ活性層３の厚さを
一様に設計する場合にはトレードオフの関係にある両者
の改善を、Ｓｉ活性層３の局所的な膜厚制御技術により
同時に達成することができる。
次のような種々の利点を得ることができる。すなわち、
ゲート電極５の直下の部分の素子間分離酸化膜２がＳｉ
活性層３側に張り出していることにより、ゲート電極５
の直下の部分のＳｉ活性層３の厚さを局所的に十分に薄
くすることができ、サブスレショルド特性などのＦＥＴ
特性の制御性の向上を図ることができる。また、ソース
領域７およびドレイン領域８の部分のＳｉ活性層３の厚
さを局所的に十分に厚くすることができるため、ソース
領域７およびドレイン領域８の寄生抵抗を十分に小さく
することができ、電流駆動能力などのＦＥＴ特性の向上
を図ることができる。すなわち、Ｓｉ活性層３の厚さを
一様に設計する場合にはトレードオフの関係にある両者
の改善を、Ｓｉ活性層３の局所的な膜厚制御技術により
同時に達成することができる。
【００４２】また、この一実施形態においては、素子間
分離酸化膜２に張り出し部２ａを設けることによって、
ゲート電極５の直下の部分のＳｉ活性層３の厚さを小さ
くしていることにより、すでに述べた従来のＳＯＩ Ｍ
ＯＳＦＥＴにおけるように、Ｓｉ活性層にＬＯＣＯＳ法
により形成された酸化膜をエッチングすることによりゲ
ート電極の直下の部分のＳｉ活性層の厚さを小さくする
場合に生じる問題、すなわちそのエッチング時にＳｉ活
性層の端部が薄くなってその部分で電界集中が生じ、特
性の悪化を招く問題を回避することができる。
分離酸化膜２に張り出し部２ａを設けることによって、
ゲート電極５の直下の部分のＳｉ活性層３の厚さを小さ
くしていることにより、すでに述べた従来のＳＯＩ Ｍ
ＯＳＦＥＴにおけるように、Ｓｉ活性層にＬＯＣＯＳ法
により形成された酸化膜をエッチングすることによりゲ
ート電極の直下の部分のＳｉ活性層の厚さを小さくする
場合に生じる問題、すなわちそのエッチング時にＳｉ活
性層の端部が薄くなってその部分で電界集中が生じ、特
性の悪化を招く問題を回避することができる。
【００４３】さらに、例えば、ＳＯＩ ＭＯＳＬＳＩに
おいて、その一部のＳＯＩ ＭＯＳＦＥＴに、ゲート電
極５の直下の部分のＳｉ活性層３の厚さを小さくしたこ
の一実施形態によるＳＯＩ ＭＯＳＦＥＴを用い、他の
ＳＯＩ ＭＯＳＦＥＴにＳｉ活性層３の厚さが一様なＳ
ＯＩ ＭＯＳＦＥＴを用いることにより、素子ごとにゲ
ート電極５の直下の部分のＳｉ活性層３の厚さを制御す
ることができる。そして、例えば、この一実施形態によ
るＳＯＩ ＭＯＳＦＥＴをフルディプリーション型のＳ
ＯＩ ＭＯＳＦＥＴとして用い、Ｓｉ活性層３の厚さが
一様なＳＯＩＭＯＳＦＥＴをパーシャルディプリーショ
ン型のＳＯＩ ＭＯＳＦＥＴとして用いることができる
ことにより、これらのフルディプリーション型のＳＯＩ
ＭＯＳＦＥＴおよびパーシャルディプリーション型の
ＳＯＩ ＭＯＳＦＥＴの特徴を活かした回路を構成する
ことができ、ＬＳＩの設計の幅が広がる。
おいて、その一部のＳＯＩ ＭＯＳＦＥＴに、ゲート電
極５の直下の部分のＳｉ活性層３の厚さを小さくしたこ
の一実施形態によるＳＯＩ ＭＯＳＦＥＴを用い、他の
ＳＯＩ ＭＯＳＦＥＴにＳｉ活性層３の厚さが一様なＳ
ＯＩ ＭＯＳＦＥＴを用いることにより、素子ごとにゲ
ート電極５の直下の部分のＳｉ活性層３の厚さを制御す
ることができる。そして、例えば、この一実施形態によ
るＳＯＩ ＭＯＳＦＥＴをフルディプリーション型のＳ
ＯＩ ＭＯＳＦＥＴとして用い、Ｓｉ活性層３の厚さが
一様なＳＯＩＭＯＳＦＥＴをパーシャルディプリーショ
ン型のＳＯＩ ＭＯＳＦＥＴとして用いることができる
ことにより、これらのフルディプリーション型のＳＯＩ
ＭＯＳＦＥＴおよびパーシャルディプリーション型の
ＳＯＩ ＭＯＳＦＥＴの特徴を活かした回路を構成する
ことができ、ＬＳＩの設計の幅が広がる。
【００４４】より具体的には、例えば、サブスレショル
ド特性に優れたフルディプリーション型のＳＯＩ ＭＯ
ＳＦＥＴを基本とし、高負荷を駆動する一部のＳＯＩ
ＭＯＳＦＥＴをＤＴＭＯＳ（Dynamic Threshold ＭＯＳ
ＦＥＴ）とすることにより、高速化および低消費電力化
を図ることができるＬＳＩ設計が可能となる。ここで、
ＤＴＭＯＳとは、パーシャルディプリーション型のＳＯ
Ｉ ＭＯＳＦＥＴのボディ端子とゲート端子とを短絡結
線したものである。図１０にＤＴＭＯＳの等価回路を示
す。また、図１１および図１２にＤＴＭＯＳの構造の一
例を示す。ここで、図１１は平面図、図１２は図１１の
ＸＩＩ−ＸＩＩ線に沿っての断面図である。図１１およ
び図１２において、符号１３はＳｉ活性層３にコンタク
トした配線を示し、ゲート電極５と電気的に接続されて
いる。
ド特性に優れたフルディプリーション型のＳＯＩ ＭＯ
ＳＦＥＴを基本とし、高負荷を駆動する一部のＳＯＩ
ＭＯＳＦＥＴをＤＴＭＯＳ（Dynamic Threshold ＭＯＳ
ＦＥＴ）とすることにより、高速化および低消費電力化
を図ることができるＬＳＩ設計が可能となる。ここで、
ＤＴＭＯＳとは、パーシャルディプリーション型のＳＯ
Ｉ ＭＯＳＦＥＴのボディ端子とゲート端子とを短絡結
線したものである。図１０にＤＴＭＯＳの等価回路を示
す。また、図１１および図１２にＤＴＭＯＳの構造の一
例を示す。ここで、図１１は平面図、図１２は図１１の
ＸＩＩ−ＸＩＩ線に沿っての断面図である。図１１およ
び図１２において、符号１３はＳｉ活性層３にコンタク
トした配線を示し、ゲート電極５と電気的に接続されて
いる。
【００４５】さらにまた、この一実施形態によるＳＯＩ
ＭＯＳＦＥＴにおいて、素子間分離酸化膜２の張り出
し部２ａの高さをチャネル幅方向に変化させて、ゲート
電極５の直下の部分のＳｉ活性層３の厚さをチャネル幅
方向に変化させることにより、一つのＳＯＩ ＭＯＳＦ
ＥＴ内に部分的にフルディプリーション型のＳＯＩＭＯ
ＳＦＥＴおよびパーシャルディプリーション型のＳＯＩ
ＭＯＳＦＥＴを作り込むことができる。
ＭＯＳＦＥＴにおいて、素子間分離酸化膜２の張り出
し部２ａの高さをチャネル幅方向に変化させて、ゲート
電極５の直下の部分のＳｉ活性層３の厚さをチャネル幅
方向に変化させることにより、一つのＳＯＩ ＭＯＳＦ
ＥＴ内に部分的にフルディプリーション型のＳＯＩＭＯ
ＳＦＥＴおよびパーシャルディプリーション型のＳＯＩ
ＭＯＳＦＥＴを作り込むことができる。
【００４６】以上、この発明の一実施形態について具体
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
的に説明したが、この発明は、上述の実施形態に限定さ
れるものではなく、この発明の技術的思想に基づく各種
の変形が可能である。
【００４７】例えば、上述の一実施形態において挙げた
構造、材料、プロセスなどはあくまでも例にすぎず、必
要に応じて、これらと異なる構造、材料、プロセスなど
を用いてもよい。
構造、材料、プロセスなどはあくまでも例にすぎず、必
要に応じて、これらと異なる構造、材料、プロセスなど
を用いてもよい。
【００４８】具体的には、上述の一実施形態において
は、ＬＤＤ構造を有するＳＯＩ ＭＯＳＦＥＴにこの発
明を適用した場合について説明したが、この発明は、Ｌ
ＤＤ構造を有しないＳＯＩ ＭＯＳＦＥＴに適用するこ
とができることは言うまでもない。この場合、サイドウ
ォール６も、他の目的で使用する必要がない限り、形成
する必要がない。
は、ＬＤＤ構造を有するＳＯＩ ＭＯＳＦＥＴにこの発
明を適用した場合について説明したが、この発明は、Ｌ
ＤＤ構造を有しないＳＯＩ ＭＯＳＦＥＴに適用するこ
とができることは言うまでもない。この場合、サイドウ
ォール６も、他の目的で使用する必要がない限り、形成
する必要がない。
【００４９】また、上述の一実施形態においては、Ｓｉ
活性層３にＳＯＩ ＭＯＳＦＥＴを形成する場合につい
て説明したが、場合によっては、Ｓｉ活性層３にＳＯＩ
ＭＥＳＦＥＴを形成してもよい。さらには、Ｓｉ活性
層３の代わりにＧａＡｓなどの化合物半導体からなる活
性層を用い、この活性層にＳＯＩ ＧａＡｓＭＥＳＦＥ
Ｔなどを形成してもよい。
活性層３にＳＯＩ ＭＯＳＦＥＴを形成する場合につい
て説明したが、場合によっては、Ｓｉ活性層３にＳＯＩ
ＭＥＳＦＥＴを形成してもよい。さらには、Ｓｉ活性
層３の代わりにＧａＡｓなどの化合物半導体からなる活
性層を用い、この活性層にＳＯＩ ＧａＡｓＭＥＳＦＥ
Ｔなどを形成してもよい。
【００５０】
【発明の効果】以上述べたように、この発明による半導
体装置によれば、絶縁体が半導体層側に部分的に張り出
しており、かつ、絶縁体が張り出した部分の半導体層の
厚さがその周辺部分の半導体層の厚さよりも小さいこと
により、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴ
を形成する場合、良好なサブスレショルド特性の確保お
よび電流駆動能力の向上を図ることができるとともに、
半導体層の端部が薄くなることに起因する電界集中によ
る特性劣化の問題を解消することができる。
体装置によれば、絶縁体が半導体層側に部分的に張り出
しており、かつ、絶縁体が張り出した部分の半導体層の
厚さがその周辺部分の半導体層の厚さよりも小さいこと
により、例えば、この半導体層にＳＯＩ ＭＯＳＦＥＴ
を形成する場合、良好なサブスレショルド特性の確保お
よび電流駆動能力の向上を図ることができるとともに、
半導体層の端部が薄くなることに起因する電界集中によ
る特性劣化の問題を解消することができる。
【００５１】また、この発明による半導体装置の製造方
法によれば、ＳＯＩ基板における絶縁体と半導体層との
界面の近傍の半導体層を部分的に絶縁体化することによ
り、絶縁体が半導体層側に部分的に張り出しており、か
つ、絶縁体が張り出した部分の半導体層の厚さがその周
辺部分の半導体層の厚さよりも小さい構造を容易に形成
することができ、これによって上記の半導体装置を容易
に製造することができる。
法によれば、ＳＯＩ基板における絶縁体と半導体層との
界面の近傍の半導体層を部分的に絶縁体化することによ
り、絶縁体が半導体層側に部分的に張り出しており、か
つ、絶縁体が張り出した部分の半導体層の厚さがその周
辺部分の半導体層の厚さよりも小さい構造を容易に形成
することができ、これによって上記の半導体装置を容易
に製造することができる。
【図１】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴを示す断面図である。
ＥＴを示す断面図である。
【図２】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴを示す平面図である。
ＥＴを示す平面図である。
【図３】図２のＩＩＩ−ＩＩＩ線に沿っての断面図であ
る。
る。
【図４】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴの製造方法の第１の例を説明するための断面図であ
る。
ＥＴの製造方法の第１の例を説明するための断面図であ
る。
【図５】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴの製造方法の第１の例を説明するための断面図であ
る。
ＥＴの製造方法の第１の例を説明するための断面図であ
る。
【図６】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴの製造方法の第１の例を説明するための断面図であ
る。
ＥＴの製造方法の第１の例を説明するための断面図であ
る。
【図７】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴの製造方法の第２の例を説明するための断面図であ
る。
ＥＴの製造方法の第２の例を説明するための断面図であ
る。
【図８】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴの製造方法の第２の例を説明するための断面図であ
る。
ＥＴの製造方法の第２の例を説明するための断面図であ
る。
【図９】この発明の一実施形態によるＳＯＩ ＭＯＳＦ
ＥＴの製造方法の第２の例を説明するための断面図であ
る。
ＥＴの製造方法の第２の例を説明するための断面図であ
る。
【図１０】ＤＴＭＯＳの等価回路図である。
【図１１】ＤＴＭＯＳの平面図である。
【図１２】図１１のＸＩＩ−ＸＩＩ線に沿っての断面図
である。
である。
【図１３】従来のＳＯＩ ＭＯＳＦＥＴを示す断面図で
ある。
ある。
【図１４】従来のＳＯＩ ＭＯＳＦＥＴを示す平面図で
ある。
ある。
【図１５】図１４のＸＶ−ＸＶ線に沿っての断面図であ
る。
る。
１・・・Ｓｉ基板、２・・・素子分離酸化膜、２ａ・・
・張り出し部、３・・・Ｓｉ活性層、４・・・ゲート絶
縁膜、５・・・ゲート電極、７・・・ソース領域、８・
・・ドレイン領域、１１・・・マスク、１２・・・酸素
注入層
・張り出し部、３・・・Ｓｉ活性層、４・・・ゲート絶
縁膜、５・・・ゲート電極、７・・・ソース領域、８・
・・ドレイン領域、１１・・・マスク、１２・・・酸素
注入層
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA07 BA01 BA03 BA06 CA17 DA02 DA33 DA34 DA43 DA53 DA60 5F048 AC02 BA16 BD01 BD09 BG01 5F110 AA06 AA08 AA15 BB20 CC02 DD05 DD13 EE05 EE09 EE14 EE31 EE45 GG02 GG12 GG22 GG33 GG39 GG52 GG60 HK05 HM02 HM15 NN02 QQ11
Claims (14)
- 【請求項１】 ＳＯＩ構造を有する半導体装置におい
て、 上記ＳＯＩ構造において、絶縁体が半導体層側に部分的
に張り出しており、かつ、上記絶縁体が張り出した部分
の上記半導体層の厚さがその周辺部分の上記半導体層の
厚さよりも小さいことを特徴とする半導体装置。 - 【請求項２】 上記ＳＯＩ構造を構成する半導体層が互
いに分離して複数設けられており、これらの半導体層の
うちの少なくとも一つの半導体層側に上記絶縁体が張り
出していることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 上記半導体層にＭＩＳトランジスタが設
けられており、上記ＭＩＳトランジスタのゲート電極の
直下の部分の上記絶縁体が上記半導体層側に張り出して
おり、上記絶縁体が張り出した部分の上記半導体層の厚
さが上記ＭＩＳトランジスタのソース領域およびドレイ
ン領域の部分の上記半導体層の厚さよりも小さいことを
特徴とする請求項１記載の半導体装置。 - 【請求項４】 上記半導体層にＭＩＳトランジスタが設
けられており、上記ＭＩＳトランジスタのゲート電極の
直下の部分の上記絶縁体が上記半導体層側に張り出して
おり、上記絶縁体が張り出した部分の上記半導体層の厚
さが上記ＭＩＳトランジスタのソース領域およびドレイ
ン領域の部分の上記半導体層の厚さよりも小さいことを
特徴とする請求項２記載の半導体装置。 - 【請求項５】 上記絶縁体が張り出した上記半導体層に
フルディプリーション型ＭＩＳトランジスタが設けら
れ、上記絶縁体が張り出していない上記半導体層にパー
シャルディプリーション型ＭＩＳトランジスタが設けら
れていることを特徴とする請求項２記載の半導体装置。 - 【請求項６】 上記絶縁体が張り出した部分の上記半導
体層の厚さが上記ＭＩＳトランジスタのチャネル幅方向
に変化していることを特徴とする請求項３記載の半導体
装置。 - 【請求項７】 上記ＭＩＳトランジスタがフルディプリ
ーション型ＭＩＳトランジスタ部とパーシャルディプリ
ーション型ＭＩＳトランジスタ部とを有することを特徴
とする請求項６記載の半導体装置。 - 【請求項８】 上記半導体層はＳｉ活性層であることを
特徴とする請求項１記載の半導体装置。 - 【請求項９】 上記ソース領域および上記ドレイン領域
の上部がシリサイド化されていることを特徴とする請求
項３記載の半導体装置。 - 【請求項１０】 ＳＯＩ構造を有し、このＳＯＩ構造に
おいて、絶縁体が半導体層側に部分的に張り出してお
り、かつ、上記絶縁体が張り出した部分の上記半導体層
の厚さがその周辺部分の上記半導体層の厚さよりも小さ
い半導体装置の製造方法において、 ＳＯＩ基板を形成する工程と、 上記ＳＯＩ基板における絶縁体と半導体層との界面の近
傍の上記半導体層を部分的に絶縁体化する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項１１】 上記ＳＯＩ基板における絶縁体と半導
体層との界面の近傍の上記半導体層に部分的に酸素をイ
オン注入した後、熱処理を行うことにより上記酸素がイ
オン注入された部分の上記半導体層を酸化して上記半導
体層を部分的に絶縁体化するようにしたことを特徴とす
る請求項１０記載の半導体装置の製造方法。 - 【請求項１２】 上記ＳＯＩ基板上に所定部分が開口し
たマスクを形成し、このマスクを用いて上記酸素をイオ
ン注入するようにしたことを特徴とする請求項１１記載
の半導体装置の製造方法。 - 【請求項１３】 上記ＳＯＩ基板上にゲート電極形成部
位が開口したマスクを形成し、上記マスクを用いて上記
酸素をイオン注入し、上記マスクを除去した後、上記半
導体層上にゲート絶縁膜を介してゲート電極を形成する
ようにしたことを特徴とする請求項１１記載の半導体装
置の製造方法。 - 【請求項１４】 上記ＳＯＩ基板上にゲート電極形成部
位が開口したマスクを形成し、上記マスクを用いて上記
酸素をイオン注入し、上記マスクの上記開口部にゲート
絶縁膜を介してゲート電極を形成した後、上記マスクを
除去するようにしたことを特徴とする請求項１１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP32229898A JP4348757B2 (ja) | 1998-11-12 | 1998-11-12 | 半導体装置 |
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| Application Number | Priority Date | Filing Date | Title |
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| Publication Number | Publication Date |
|---|---|
| JP2000150892A true JP2000150892A (ja) | 2000-05-30 |
| JP4348757B2 JP4348757B2 (ja) | 2009-10-21 |
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| Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4348757B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6437404B1 (en) * | 2000-08-10 | 2002-08-20 | Advanced Micro Devices, Inc. | Semiconductor-on-insulator transistor with recessed source and drain |
| JP2002334994A (ja) * | 2001-03-07 | 2002-11-22 | Seiko Epson Corp | 電気光学装置および電気光学装置の製造方法、電気光学装置用基板、投射型表示装置並びに電子機器 |
| JP2007142402A (ja) * | 2005-11-18 | 2007-06-07 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタ・デバイスと形成方法（電界効果トランジスタのミラー容量を低減させるための構造および方法） |
| TWI404145B (zh) * | 2004-03-31 | 2013-08-01 | Ibm | 拉緊的絕緣層上覆矽層結構及其製備方法 |
| US11435310B2 (en) * | 2017-03-31 | 2022-09-06 | Mitsumi Electric Co., Ltd. | Humidity sensor |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7241272B2 (en) | 2001-11-13 | 2007-07-10 | Baxter International Inc. | Method and composition for removing uremic toxins in dialysis processes |
| DE60336724D1 (de) | 2002-07-19 | 2011-05-26 | Baxter Healthcare Sa | System für die peritonealdialyse |
| ES2339239T3 (es) | 2002-07-19 | 2010-05-18 | Baxter International Inc. | Sistema para dialisis peritoneal. |
| AU2003274901A1 (en) | 2002-07-19 | 2004-02-09 | Baxter Healthcare S.A. | Systems and methods for performing peritoneal dialysis |
| US8057679B2 (en) | 2008-07-09 | 2011-11-15 | Baxter International Inc. | Dialysis system having trending and alert generation |
| US20100051552A1 (en) | 2008-08-28 | 2010-03-04 | Baxter International Inc. | In-line sensors for dialysis applications |
| CN116206744A (zh) | 2015-06-25 | 2023-06-02 | 甘布罗伦迪亚股份公司 | 具有分布式数据库的医疗装置系统和方法 |
| JP7153017B2 (ja) | 2016-12-21 | 2022-10-13 | ガンブロ・ルンディア・エービー | 外部ドメインをサポートするセキュアクラスタドメインを有する情報技術インフラストラクチャを含む医療機器システム |
-
1998
- 1998-11-12 JP JP32229898A patent/JP4348757B2/ja not_active Expired - Fee Related
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| US11435310B2 (en) * | 2017-03-31 | 2022-09-06 | Mitsumi Electric Co., Ltd. | Humidity sensor |
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|---|---|
| JP4348757B2 (ja) | 2009-10-21 |
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