JP2000036576A

JP2000036576A - 半導体装置

Info

Publication number: JP2000036576A
Application number: JP10203431A
Authority: JP
Inventors: Iwao Shirakawa; 巌白川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-07-17
Filing date: 1998-07-17
Publication date: 2000-02-02

Abstract

(57)【要約】【課題】層間絶縁膜を貫通するコンタクトホールのア
スペクト比を小さくできる構造の半導体装置を提供す
る。【解決手段】本半導体装置１０は、ＭＯＳＦＥＴと、
容量素子とを備えたＤＲＡＭメモリセルを有する半導体
装置である。ＭＯＳＦＥＴは、基板上１１に形成された
ゲート電極１２と、ゲート電極を覆うように成膜された
第１の層間絶縁膜１４と、第１の層間絶縁膜上に形成さ
れてビッド線１６と、ビッド線上及び第１の層間絶縁膜
上に成膜された第２の層間絶縁膜１８と、第２の層間絶
縁膜上に形成された容量素子２０とを備えている。ゲー
ト電極は、ポリシリコン層２４とポリシリコン層２４上
に積層されたＷＳｉ層２６の積層構造として形成され、
側面にＳｉＮ等の絶縁膜からなるサイドウォール２８を
備えている。ビッド線は、ポリシリコン層３２とポリシ
リコン層３２上に積層されたＣｏＳｉ層３４の積層構造
として形成され、側面にＳｉＮ等の絶縁膜からなるサイ
ドウォール３６を備えている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、更に詳細には、層間絶縁膜を薄くできる構造を備え
た半導体装置、特にいわゆるＤＲＡＭ−ロジック混載半
導体装置として好適な半導体装置に関するものである。

【０００２】

【従来の技術】近年、半導体装置のコンパクト化を図
り、また集積回路の動作高速性を追求するため、データ
を記憶するＤＲＡＭメモリＬＳＩと、ＤＲＡＭメモリに
記憶されたデータを演算処理するロジックＬＳＩとを同
一半導体基板上に形成するＤＲＡＭ−ロジック混載ＬＳ
Ｉ技術の開発が、盛んになっている。それは、ＤＲＡＭ
メモリＬＳＩとロジックＬＳＩを同一半導体基板上に形
成することにより、配線の長さを短くすることができ、
動作周波数を高くすることができるとともに、二つの半
導体装置を集積することにより全体としてコンパクトに
できるからである。このようなＤＲＡＭメモリ−ロジッ
ク混載ＬＳＩは、グラフィック処理性能が高いので、画
像処理用のグラフィックアクセラレータ等に適用分野が
広がっている。

【０００３】ところで、一般に、ＤＲＡＭメモリＬＳＩ
とロジックＬＳＩの製造工程は大きく異なっている。例
えば、ＤＲＡＭメモリＬＳＩ内のメモリセル同士を接続
する配線とロジックＬＳＩ内のロジック回路を構成する
トランジスタ同士を接続する配線とは、その構造が異な
っている。ロジックＬＳＩは、高速動作のために、第１
の配線（最下層の配線）から低抵抗のアルミニウム又は
アルミニウム合金を用いている。一方、ＤＲＡＭメモリ
ＬＳＩは、セル構造が、ビット線より上部に容量電荷蓄
積部を形成する構造、すなわちＣＯＢ構造（Cell Over
Bit line）の場合、第１の配線（ビット線）は、ポリシ
リコン層とその上に成膜されたＷＳｉ層の積層構造であ
る。これは、ビット線より上にＤＲＡＭメモリセルの容
量電荷蓄積部を形成するプロセスにおいて、７００〜８
００℃の熱が加わるため、融点が６６０℃のアルミニウ
ムを使うことができないから、耐熱性と低抵抗性を重視
してＷＳｉを選択しているからである。

【０００４】従って、ＤＲＡＭメモリＬＳＩとロジック
ＬＳＩとを同一半導体基板上に形成するＤＲＡＭ−ロジ
ック混載ＬＳＩでは、ＤＲＡＭメモリ部の配線構造は、
ＷＳｉ層を含む積層構造の第１の配線、次いで容量電荷
蓄積部を形成し、容量電荷蓄積部の上の配線にはアルミ
ニウム合金を使っている。

【０００５】ここで、図７を参照して、従来のＤＲＡＭ
メモリ−ロジック混載半導体装置の多層配線構造を説明
する。図７は、従来のＤＲＡＭメモリ−ロジック混載半
導体装置の多層配線構造の層構造を示す断面図である。
従来のＤＲＡＭメモリ−ロジック混載半導体装置１２０
では、ロジック部及びメモリセルアレイ部が、それぞ
れ、図７に示すように、シリコン基板１２２上に形成さ
れたゲート電極１２４、１２６を備えている。メモリセ
ルアレイ部は、ゲート電極１２６及び基板１２２上に成
膜された第１の層間絶縁膜１２８と、第１の層間絶縁膜
１２８上に形成されてビット線１３０と、ビット線１３
０及び第１の層間絶縁膜１２８上に成膜された第２の層
間絶縁膜１３２と、第２の層間絶縁膜１３２上に形成さ
れた容量素子１３４と、容量素子１３４及び第２の層間
絶縁膜１３２上に成膜された絶縁膜１３６とを備えてい
る。

【０００６】ゲート電極１２４、１２６は、ポリシリコ
ン層１３８とポリシリコン層１３８上に積層されたＷＳ
ｉ層１４０との積層構造として形成されている。ビット
線１３０は、ゲート電極１２４、１２６と同様に、ポリ
シリコン層とポリシリコン層上に積層されたＷＳｉ層と
の積層構造として形成され、図７に示すように、第１の
層間絶縁膜１２８を貫通する第１のコンタクトホール１
４２を埋め込んで形成した第１のコンタクトプラグ１４
４を介して、基板１２２の拡散層１４５に接続されてい
る。容量素子１３４は、メモリセルアレイ部のビット線
１３０Ａ、Ｂの間を通るようにして、第１の層間絶縁膜
１２８及び第２の層間絶縁膜１３２を貫通する第２のコ
ンタクトホール１４６を埋め込んで形成された第２のコ
ンタクトプラグ１４８を介して基板１２２の拡散層１４
９に接続されている。

【０００７】ロジック部は、ゲート電極１２４上にメモ
リセルアレイ部の第１の層間絶縁膜１２８の延長層１２
８、第２の層間絶縁膜１３２の延長層１３２、及び絶縁
膜１３６の延長層１３６を備えている。更に、ロジック
部は、アルミニウム合金で形成された配線１５０を絶縁
膜１３６上に有する。配線１５０は、絶縁膜１３６、第
２の層間絶縁膜１３２及び第１の層間絶縁膜１２８を貫
通する第３のコンタクトホール１５２を埋め込んだ第３
のコンタクトプラグ１５４を介して、基板１２２の拡散
層１５５に接続されている。尚、拡散層１４５、１４９
及び１５５は、基板１２２に形成されたｎ⁺又はｐ ⁺の
拡散層であり、図７中、１５６は基板１２２に形成され
たＳＴＩ（ShallowTrench Isolation）分離領域であ
る。

【０００８】

【発明が解決しようとする課題】ところで、一般に、Ｄ
ＲＡＭメモリ回路では、容量素子や各電極領域でのリー
ク電流を抑制することが重要であり、一方、ロジック回
路では、抵抗を小さくして高速化を図ることが重要であ
る。しかし、半導体装置のコンパクト化を図って、半導
体装置の構成要素を微細化するに伴い、これらの二つの
課題を両立させることは、技術的に益々難しくなってい
る。特に、従来のＤＲＡＭメモリ−ロジック混載ＬＳＩ
では、コンタクトホール開口のために層間絶縁膜をエッ
チングする際に基板ダメージが発生し、そのために、リ
ーク電流が大きくなってトランジスタ特性が低下すると
いう問題があった。即ち、ＤＲＡＭメモリ−ロジック混
載ＬＳＩでは、ＤＲＡＭメモリセルアレイ部の配線層や
容量素子を形成した後に、メモリ周辺回路部やロジック
部の配線層を形成しているので、配線層を形成する際に
開口するコンタクトホールの深さが深くなる。その結
果、層間絶縁膜をドライエッチングしてコンタクトホー
ルを開口する際のエッチング時間の制御が難しくなり、
オーバーエッチング時間を長くせざるを得ない。そのた
め、基板がエッチングされて基板ダメージが大きくな
り、リーク電流の増大を引き起こし易くなる。

【０００９】そこで、本発明の目的は、配線層の高さを
低く抑えて、層間絶縁膜の厚さを薄くし、層間絶縁膜を
貫通するコンタクトホールの深さを浅くでき、コンタク
トホール形成時のオーバーエッチングを抑制し、基板ダ
メージを減らして、リーク電流などの電気特性が良好な
半導体装置を提供することである。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体装置（以下、第１の発明と言
う）は、ビット線とノードとの間に接続され、ゲート電
極がワード線に接続されたトランジスタと、前記ノード
と基準電源線との間に接続された容量素子とを備えたＤ
ＲＡＭメモリを有する半導体装置において、前記ビット
線が、コバルトシリサイド層を含む積層構造として形成
されていることを特徴としている。第１の発明では、ビ
ット線上を覆う層間絶縁膜の膜厚が薄くなって、層間絶
縁膜を貫通するコンタクトホールを開口する際、エッチ
ング時間の制御がそれだけ容易になるので、オーバーエ
ッチングによる基板ダメージを抑制することができ、そ
の結果リーク電流などの素子特性が良好になる。好適に
は、前記容量素子が、前記ノードに接続された第１の電
極と、前記基準電源線に接続された第２の電極と、前記
第１電極と第２の電極との間に介在し、シリコンの熱酸
化膜及び窒化シリコンの熱酸化膜の少なくともいずれか
を含む絶縁膜とを備える。これにより、上述の効果に加
えて、容量素子でのリーク電流が小さくなるという効果
が得られる。前記ゲート電極及び前記ビット線が、それ
ぞれ、絶縁性のサイドウォールを備えている。これによ
り、コンタクトホールを自己整合的に形成でき、回路全
体の面積を小さくできるという効果が得られる。

【００１１】本発明に係る別の半導体装置（以下、第２
の発明と言う）は、コバルトシリサイド層を含む積層構
造として形成されたゲート電極を有するトランジスタ
と、前記トランジスタを覆うように形成された第１の層
間絶縁膜と、前記第１の層間絶縁膜上にコバルトシリサ
イド層を含む積層構造として形成された配線とを備える
ことを特徴としている。第２の発明では、以上の構成に
より、第１の層間絶縁膜、及び配線上を覆う第２の層間
絶縁膜の膜厚がそれぞれ薄くなり、層間絶縁膜を貫通す
るコンタクトホールの深さが浅くなるので、コンタクト
ホール形成時のオーバーエッチングを抑制することがで
きる。

【００１２】好適には、前記配線を覆うように形成され
た第２の層間絶縁膜と、前記第２の層間絶縁膜及び前記
第１の層間絶縁膜を貫通するコンタクトプラグを介し
て、一方の電極が前記トランジスタの拡散層の一方に接
続するように前記第２の層間絶縁膜上に設けられた容量
素子とを備えている。また、容量素子が、前記コンタク
トプラグに接続された第１の電極と、基準電源線に接続
された第２の電極と、前記第１電極と第２の電極との間
に介在し、シリコンの熱酸化膜及び窒化シリコンの熱酸
化膜の少なくともいずれかを含む絶縁膜とを備える。

【００１３】前記配線は、側面に絶縁性のサイドウォー
ルを備え、更に前記配線は、上面に絶縁性のキャップ層
を備えている。これにより、容量素子のコンタクトを形
成する際、キャップ層及びサイドウォールと層間絶縁膜
との間のエッチング選択比を大きくできるので、配線脇
を通るコンタクトホールを自己整合的に開口することが
できる。更には、コンタクトホールを開口する際、基板
をエッチングするオーバーエッチングを抑制することが
できるので、従来の方法では生じていた拡散層リークの
発生を防止し、ホールド特性等を向上させることができ
る。また、一般に、窒化膜成長炉の金属汚染を防止する
必要があり、更には、従来のポリシリコン／ＷＳｉ積層
構造では、窒化膜サイドウオール形成のために窒化膜成
長炉としてシリサイド専用炉を必要とするが、ポリシリ
コン／ＣｏＳｉ積層構造では窒化膜サイドウオール形成
後に、シリサイド化が行われるので窒化膜成長炉をシリ
サイド専用炉にする必要がないので、設備費を節減する
ことができる。

【００１４】本発明に係る更に別の半導体装置（以下、
第３の発明と言う）は、多層配線構造のメモリセルアレ
イ部と、前記メモリセルアレイ部を制御する制御回路、
及び前記メモリセルアレイ部に記憶されたデータを演算
処理するロジック回路を備え、メモリセルアレイ部の多
層配線構造の配線層数より少ない配線層数の配線構造を
有する周辺回路部とを備える半導体装置において、前記
メモリセルアレイ部に設けられたトランジスタ（以下、
第１のトランジスタと言う）、及び前記周辺回路部に設
けられたトランジスタ（以下、第２のトランジスタと言
う）は、それぞれ、コバルトシリサイド層を含む積層構
造として形成されたゲート電極を有することを特徴とし
ている。第３の発明では、以上の構成により、ゲート電
極上を覆う層間絶縁膜の膜厚が薄くなり、層間絶縁膜を
貫通するコンタクトホールの深さが浅くなるので、コン
タクトホールを形成する際のオーバーエッチングが抑制
され、半導体装置の電気特性が良好になる。

【００１５】

【発明の実施の形態】本発明者は、層間絶縁膜を薄くす
るには、電極や配線の高さを低くすることが必要である
と考え、ゲート電極及びビット線の積層構造に注目し
た。従来、これら配線層の低抵抗化のためには、ポリシ
リコン層とシリサイド層の積層構造が使われており、シ
リサイドとしては、ＷＳｉ、ＴｉＳｉ、又はＮｉＳｉな
どが検討されてきた。ＷＳｉ層は、耐熱性があるもの
の、電気抵抗が７０μΩcm程度と大きいので、膜厚１０
０ｎｍのポリシリコン層、及び膜厚１００ｎｍのＷＳｉ
層からなる少なくとも２００ｎｍ程度の膜厚の積層構造
とする必要がある。ＴｉＳｉ層は、電荷蓄積部形成時の
熱で凝集がおこり、電気抵抗がばらつき、耐熱性が乏し
い。ＮｉＳｉ層は、温度が高くなると、結晶構造が変化
して電気抵抗が増えるので、７００℃以上の温度のプロ
セスに適用することができない。そこで、従来は、ＤＲ
ＡＭメモリＬＳＩではＷＳｉとポリシリコンの積層構造
が使われてきたが、ポリシリコン層の上にＷＳｉ膜を形
成するというプロセスであり、ＷＳｉの抵抗率がさほど
小さくないので、上述のごとく２００ｎｍもの膜厚を必
要としていた。一方、ＣｏＳｉ層は、電気抵抗が１８〜
３０μΩ cm と小さいので、ポリシリコン層として膜厚
５０ｎｍ、ＣｏＳｉ層として膜厚１０ｎｍの総膜厚６０
ｎｍの薄い積層構造でよい。本発明者は、積層構造の厚
さが２００〜３００ｎｍにもなる厚いＷＳｉ積層構造に
代えて、厚さがＷＳｉ積層構造の１／４程度の薄いＣｏ
Ｓｉ積層構造を２層目以上の配線に採用することを着想
し、本発明を完成するに到った。

【００１６】以下に、実施形態例を挙げ、添付図面を参
照して、本発明の実施の形態を具体的かつ詳細に説明す
る。実施形態例１本実施形態例は、第１の発明の半導体装置の実施形態の
一例であって、図１（ａ）は本実施形態例の半導体装置
の要部の層構造を示す断面図、図１（ｂ）はゲート電極
の積層構造を示す断面図、図１（ｃ）はビット線の積層
構造を示す断面図、及び図１（ｄ）は容量素子の絶縁膜
の積層構造を示す断面図である。本実施形態例の半導体
装置１０は、ビット線とノードとの間に接続され、ゲー
ト電極がワード線に接続されたＭＯＳＦＥＴと、ノード
と基準電源線との間に接続された容量素子とを備えたＤ
ＲＡＭメモリセルを有する半導体装置である。半導体装
置１０のＭＯＳＦＥＴは、図１（ａ）に示すように、シ
リコン基板上１１に形成されたゲート電極１２と、ゲー
ト電極１２及び基板１１上に成膜された第１の層間絶縁
膜１４と、第１の層間絶縁膜１４上に形成されたビット
線１６と、ビット線１６及び第１の層間絶縁膜１４上に
成膜された第２の層間絶縁膜１８と、第２の層間絶縁膜
１８上に形成された容量素子２０と、容量素子２０及び
第２の層間絶縁膜１８上に成膜された絶縁膜２２とを備
えている。

【００１７】ゲート電極１２は、図１（ｂ）に示すよう
に、ポリシリコン層２４とポリシリコン層２４上に積層
されたＷＳｉ層２６の積層構造として形成され、側面に
ＳｉＯ₂等の絶縁膜からなるサイドウォール２８を備え
ている。ビット線１６は、図１（ｃ）に示すように、ポ
リシリコン層３２とポリシリコン層３２上に積層された
ＣｏＳｉ層３４の積層構造として形成され、側面にＳｉ
Ｎ等の絶縁膜からなるサイドウォール３６を備えてい
る。ビット線１６は、図１（ａ）に示すように、第１の
層間絶縁膜１４を貫通する第１のコンタクトホール３８
を埋め込んで形成した第１のコンタクトプラグ４０を介
して、基板の拡散層３７に接続されている。図１（ａ）
中、３９はＳＴＩ分離領域である。

【００１８】容量素子２０は、図１（ｄ）に示すよう
に、厚さ４００〜８００ｎｍのポリシリコンからなる下
部電極４２と、上部電極４４と、下部電極４２と上部電
極４４との介在する絶縁膜４６とから構成されている。
絶縁膜４６は、下部電極４２表面上にＣＶＤ法により７
００℃で５〜１０ｎｍ程度成長させた窒化シリコン膜
（ＳｉＮ）を７００〜８００℃の温度で酸化させて得た
窒化シリコンの熱酸化膜（ＳｉＯＮ）である。下部電極
４２は、第１の層間絶縁膜１４及び第２の層間絶縁膜１
８を貫通する第２のコンタクトホール５２を埋め込んで
形成した第１のコンタクトプラグ５４を介して基板１１
の拡散層５３に接続されている。

【００１９】本実施形態例では、ビット線１６がポリシ
リコン層３２とＣｏＳｉ層３４との積層構造で形成され
ているので、ビット線１６の厚さは、従来のポリシリコ
ン層とＷＳｉ層との積層構造のビット線の厚さに比べ
て、薄い。これは、ＷＳｉの抵抗率が約７０μΩ・ｃｍ
であるのに比べて、ＣｏＳｉでは２０〜３０μΩ・ｃｍ
と小さいため、積層配線の厚さを１／３程度に薄くでき
るからである。従って、第２の層間絶縁膜１８の厚さが
それだけ薄くなるので、従来に比べて、第２のコンタク
トホール５２深さが浅くなる。また、本実施形態例の容
量素子２０の絶縁膜４６は、熱酸化処理を施した構造に
なっているので、リーク電流が流れにくい容量素子を実
現している。

【００２０】実施形態例２本実施形態例は、第２の発明の半導体装置の実施形態の
一例であって、図２（ａ）は本実施形態例の半導体装置
の要部の層構造を示す断面図、図２（ｂ）はゲート電極
の積層構造を示す断面図、及び図２（ｃ）はビット線の
積層構造を示す断面図である。本実施形態例の半導体装
置６０は、ビット線及びノード間に接続され、ゲート電
極がワード線に接続されたＭＯＳＦＥＴと、前記ノード
と基準電源線との間に接続された容量素子とを備えたＤ
ＲＡＭメモリを有する半導体装置である。本実施形態例
の半導体装置６０は、ゲート電極６１及びビット線６２
の構成、第２のコンタクトプラグ５４の貫通位置を除い
て、実施形態例１と同じ構造を備えている。

【００２１】本実施形態例では、ＭＯＳＦＥＴのゲート
電極６１及びビット線６２が、それぞれ、図２（ｂ）及
び図２（ｃ）に示すように、ポリシリコン層６３とポリ
シリコン層６３上に積層されたＣｏＳｉ層６４との積層
構造として形成され、側面にＳｉＮ等の絶縁膜からなる
サイドウォール６５、及び上面にＳｉＮ等の絶縁膜から
なるキャップ層６６を備えている。容量素子２０の下部
電極４２を基板１１の拡散層（図示せず）に接続する第
２のコンタクトプラグ５４は、ビット線６２Ａ、Ｂの間
を通って第２の層間絶縁膜１８を貫通している。

【００２２】本実施形態例では、ゲート電極６１及びビ
ット線６２がポリシリコン層６３とＣｏＳｉ層６４との
積層構造で形成されているので、ゲート電極６１及びビ
ット線６２の厚さは、それぞれ、従来のポリシリコン層
とＷＳｉ層との積層構造のゲート電極及びビット線の厚
さに比べて、薄い。この理由は、前に述べたように、Ｃ
ｏＳｉの抵抗率が小さいので、積層構造の厚さを薄くで
きるからである。従って、本実施形態例では、第１の層
間絶縁膜１４及び第２の層間絶縁膜１８の厚さがそれだ
け薄くなるので、従来に比べて、第１のコンタクトホー
ル３８及び第２のコンタクトホール５２の深さが浅くな
るという効果を有する。更には、コンタクトホールの深
さが浅いので、エッチング時間の制御精度がよくなり、
第２のコンタクトホール５２を開口する際、基板１１を
エッチングするオーバーエッチングを抑制することがで
きる。従って、基板ダメージによる、拡散層リークの発
生を防止し、ホールド特性を向上させることができる。
また、ビット線６２Ａ、ＢはＳｉＮ膜からなるサイドウ
ォール６５及びキャップ層６６を備えているので、第２
のコンタクトホール５２を開口する際、エッチングレー
トがＳｉＮ膜と層間絶縁膜との間で異なるので、ＳｉＮ
膜をバリア層としてビット線６２Ａ、Ｂの間を通って自
己整合的に第２のコンタクトホール５２を開口すること
ができる。そのため、第２のコンタクトホール５２形成
時のマスクずれに対するマージンを大きくすることが可
能となる。

【００２３】実施形態例３本実施形態例は、第３の発明の半導体装置の実施形態の
一例であって、図３は本実施形態例の半導体装置のブロ
ックの平面的配置を示すブロック図、図４は本実施形態
例の半導体装置の要部の層構造を示す断面図である。本
実施形態例の半導体装置７０は、図３に示すように、メ
モリセルアレイを備えるメモリセルアレイ部７２と、メ
モリセル制御のためのメモリ周辺回路部７４と、データ
を演算処理するロジック回路部７６とを有する、いわゆ
るメモリ−ロジック混載半導体装置である。メモリセル
アレイ部７２の積層構造が複雑であるため、従来のメモ
リ−ロジック混載半導体装置では、メモリセルアレイ部
のみ表面高さが高くなっていた。また、層間膜形成後に
基板全体の平坦化を行って、高さを均一にすると、メモ
リ周辺回路部７４やロジック回路部７６では、配線層か
ら基板までの深さが深くなっていた。

【００２４】以下に、本実施形態例の半導体装置７０の
構成を説明する。半導体装置７０のメモリセルアレイ部
７２に設けられたトランジスタ（以下、第１のトランジ
スタと言う。全体は図示せず。）、及びメモリ周辺回路
部７４及びロジック回路７６に設けられたトランジスタ
（以下、第２のトランジスタと言う。全体は図示せ
ず。）は、それぞれ、図４に示すように、シリコン基板
上８０に形成されたゲート電極８２、８４を備えてい
る。メモリセルアレイ部７２は、ゲート電極８２及び基
板８０上に成膜された第１の層間絶縁膜８６と、第１の
層間絶縁膜８６上に形成されたビット線８８Ａ、Ｂと、
ビット線８８及び第１の層間絶縁膜８６上に成膜された
第２の層間絶縁膜９０と、第２の層間絶縁膜９０上に形
成された容量素子９２と、容量素子９２及び第２の層間
絶縁膜９０上に成膜された絶縁膜９４とを備えている。
第１のトランジスタは、ビット線８８とノードとの間に
接続され、ゲート電極８２がワード線に接続されてい
る。

【００２５】ゲート電極８２、８４は、それぞれ、図１
（ｂ）に示すように、ポリシリコン層２４とポリシリコ
ン層２４上に積層されたＣｏＳｉ層２６の積層構造とし
て形成され、更に、側面にＳｉＮ等の絶縁膜からなるサ
イドウォール２８を備えている。ビット線８８は、図２
（ｂ）に示されるように、ポリシリコン層６３とポリシ
リコン層６３上に積層されたＣｏＳｉ層６４との積層構
造として形成され、更に、側面にＳｉＮ等の絶縁膜から
なるサイドウォール６５、及び上面にＳｉＮ等の絶縁膜
からなるキャップ層６６を備えている。ビット線８８
は、図４に示すように、第１の層間絶縁膜８６を貫通す
る第１のコンタクトホール９６を埋め込んで形成した第
１のコンタクトプラグ９８を介して、基板８０の拡散層
９７に接続されている。

【００２６】容量素子９２は、ノードと基準電源線（図
示せず）との間に設けられ、図１（ｄ）に示されるよう
に、厚さ４００〜８００ｎｍのポリシリコンからなる下
部電極４２と、上部電極４４と、下部電極４２と上部電
極４４との介在する絶縁膜４６とから構成されている。
絶縁膜４６は、下部電極４２上にＣＶＤ法により７００
℃で５〜１０ｎｍ程度成長させた窒化シリコン膜を７０
０〜８００℃の温度で酸化させて得た窒化シリコンの熱
酸化膜である。容量素子９２の下部電極は、メモリセル
アレイ部７２のビット線８８Ａ、Ｂの間を通るようにし
て、第１の層間絶縁膜８６及び第２の層間絶縁膜９０を
貫通する第２のコンタクトホール１００を埋め込んで形
成した第２のコンタクトプラブ１０２を介して基板８０
の拡散層９９に接続されている。

【００２７】メモリ周辺回路部７４は、ゲート電極８４
上にメモリセルアレイ部７２の第１の層間絶縁膜８６の
延長層８６、第２の層間絶縁膜９０の延長層９０、及び
絶縁膜９４の延長層９４を備えている。そして、メモリ
周辺回路部７４は、アルミニウム合金で形成された配線
１０４を絶縁膜９４上に有する。配線１０４は、絶縁膜
９４、第２の層間絶縁膜９０及び第１の層間絶縁膜８６
を貫通する第３のコンタクトホール１０６を埋め込んで
形成した第３のコンタクトプラグ１０８を介して、基板
８０の拡散層１０７に接続されている。

【００２８】尚、拡散層９７、９９、１０７及びそれ以
外の拡散層の表層は、シリサイド化され、ＣｏＳｉに転
化している。また、図４中、１０９はＳＴＩ分離領域で
ある。

【００２９】本実施形態例では、実施形態例２と同様
に、積層構造が複雑なメモリセルアレイ部７２の第１の
層間絶縁膜８６及び第２の層間絶縁膜９０の厚さが薄く
なるので、メモリ周辺回路部７４の配線１０４を形成す
る際、従来に比べて、開口する第３のコンタクトホール
１０６の深さが浅くなるという効果を有する。また、実
施形態例２と同様に、第１のコンタクトホール９６及び
第２のコンタクトホール１００の深さが浅くなる。更に
は、実施形態例２と同様に、第２のコンタクトホール１
００の開口に際して、実施形態例２と同様の効果を奏す
る。

【００３０】実施形態例３の半導体装置の製造方法以下に、図５及び図６を参照して、実施形態例３の半導
体装置７０の製造方法を説明する。図５（ａ）から
（ｄ）及び図６（ｅ）から（ｇ）は半導体装置７０を製
造する際の工程毎の基板の断面図である。基板１１にＳ
ＴＩ分離領域（図示せず）を形成し、次いでメモリセル
アレイ部７２の第１のトランジスタ、及びメモリ周辺回
路部７４及びロジック回路部７６の第２のトランジスタ
のウエル形成及びしきい値調整のためのイオン注入を行
った後、ゲート酸化膜を形成し、ＣＶＤ法等によりシリ
コン基板８０上に６００〜７００℃で膜厚１００〜２０
０ｎｍのポリシリコン層１１０を成長させる。その後、
既知のフォトリソグラフィ及びエッチング技術によっ
て、フォトレジスト膜のマスクを形成し、反応性イオン
エッチングによりポリシリコン層１１０をエッチング
し、ゲート電極１１０のパターンを形成する。ＣＶＤ法
によりＳｉＯ₂膜を成長させ、次いで異方性のドライエ
ッチングによりＳｉＯ₂膜をエッチングして、図５
（ａ）に示すように、ゲート電極にサイドウオール１１
２を形成する。次いで、イオン注入を行ってソース／ド
レイン領域（図示せず）を形成する。

【００３１】次いで、ゲート電極１１０のポリシリコン
層及び拡散層表層のシリコンのシリサイド化を施して、
低抵抗化する。先ず、スパッタ法によりゲート電極１１
０上を含む基板全面に膜厚１０〜２０ｎｍのＣｏ層を推
積する。続いて、窒素雰囲気中で６５０℃前後のランプ
アニールを行い、安定なＣｏＳｉを形成する。次いで、
リン酸等の溶液で、酸化膜上のＣｏや未反応のＣｏを除
去し、図５（ｂ）に示すように、ポリシリコン層１１０
上にＣｏＳｉ（コバルトシリサイド層）１１４を得る。
また、拡散層（図４の９７、９９、１０７等参照）の表
層シリコンをＣｏＳｉ層にする。これにより、第１のト
ランジスタのゲート電極８２及び第２のトランジスタの
ゲート電極８４が形成される。次いで、常圧ＣＶＤ法に
より、ＢやＰがドープされた酸化膜を成長させ、これを
ＣＭＰ法等により平坦化し、図５（ｃ）に示すように、
第１の層間絶縁膜８６を成膜する。次いで、第１の層間
絶縁膜８６を貫通する第１のコンタクトホール９６を開
口し、第１のコンタクトホール９６をポリシリコンで埋
め込み、続いてＣＭＰによって第１のコンタクトホール
９６以外の部分に形成されたポリシリコンを除去するこ
とにより、図５（ｃ）に示すように、第１のコンタクト
プラグ９８を形成する。

【００３２】次いで、ビット線８８を第１の層間絶縁膜
８６上に形成する工程に移行する。ところで、ビット線
８８Ａとビット線８８Ｂとの間を通る第２のコンタクト
ホール１００を開口するとき、マスクずれ等によってビ
ット線８８Ａ又はＢの上面が露出することがある。この
ような場合、従来の構成の半導体装置では、ビット線８
８Ａ又はＢと第２のコンタクトホール１００内に埋め込
まれる配線材料とが接触して電気的に短絡し、動作不良
を引き起こす。そこで、本実施形態例では、ビット線８
８の構成を改良して、自己整合的にコンタクトホールを
開口できるようにして、このビット線８８Ａ及びＢの短
絡を防止している。

【００３３】以下に、本実施形態例で自己整合的にコン
タクトホールを開口できる構成を備えたビット線の形成
方法を説明する。先ず、図５（ｄ）に示すように、第１
の層間絶縁膜８６上全面にＣＶＤ法によって温度６００
〜７００℃で膜厚１００ｎｍのポリシリコン層１１３を
成膜し、次いでポリシリコン層１１３上全面に膜厚１５
ｎｍのＣｏ層１１５をスパッタ法により成膜する。次い
で、Ｃｏ層１１５上全面に膜厚１００ｎｍのＳｉＮ膜１
１６をＣＶＤ法により成膜する。このとき、ＳｉＮ膜１
１６の形成の際の熱処理に伴ってポリシリコン層１１３
をＣｏＳｉ化してもよいし、Ｃｏ層１１５を形成した後
に熱処理を施してポリシリコン層１１３をＣｏＳｉ化し
てもよいし、ＳｉＮ膜１１６を形成した後、改めて熱処
理を行ってポリシリコン層１１３をＣｏＳｉ化してもよ
い。次いで、これら積層されたポリシリコン層１１３、
ＣｏＳｉ層、Ｃｏ層、ＳｉＮ層１１６を一度にパターニ
ングして、ＳｉＮ層１１６を最上層に有するビット線８
８Ａ〜Ｃを形成する。続いて、別のＳｉＮ層を全面に形
成し、異方性ドライエッチングを行うことにより、図６
（ｅ）に示すように、ＳｉＮサイドウオール及びＳｉＮ
キャップを有するビット線８８Ａ〜Ｃを形成する。

【００３４】自己整合的にコンタクトホールを開口でき
る構成の余裕度が小さくても良いビット線の場合には、
図示しないが、以下のようにして、キャップ層を備えな
いビット線８８を形成する。先ず、第１の層間絶縁膜８
６上にＣＶＤ法によって６００〜７００℃で配線膜とし
て１００ｎｍ程度のポリシリコン層を形成し、パターニ
ングして、ビット線８８Ａ〜Ｃのパターンを形成する。
基板全面に、７００℃前後でＣＶＤ法により５０〜１０
０ｎｍ程度のシリコン窒化膜（ＳｉＮ）を成長させ、異
方性のドライエッチングを行って、ビット線８８の両側
にシリコン窒化膜のサイドウオールを形成する。続い
て、全面にＣｏを形成して、熱を加え、低抵抗のＣｏＳ
ｉ層を形成し、パターニングして図２（ｃ）に示す積層
構造を備えたビット線８８Ａ〜Ｃを形成する。

【００３５】次いで、図６（ｆ）に示すように、ビット
線８８上に第２の層間絶縁膜９０を成膜する。続いて、
ビット線８８Ａ、Ｂの間を通るようにして、第２の層間
絶縁膜９０及び第２の層間絶縁膜８６を貫通する第２の
コンタクトホール１００をドライエッチングにより開口
する。ドライエッチングの際、ビット線８８Ａ、Ｂは、
第１の層間絶縁膜８６とエッチング選択比の異なるＳｉ
Ｎ膜でサイドウォール及びキャップ層が形成されている
ので、ビット線８８Ａ、Ｂの間を通る第２のコンタクト
ホール１００を自己整合的に開口することができる。次
いで、第２のコンタクトホール１００を埋め込んで第２
のコンタクトプラブ１０２を形成する。第２のコンタク
トプラブ１０２を形成する際、第２のコンタクトホール
１００の深さが浅いので、コンタクトホール形成の際の
オーバーエッチングを抑制し、拡散層リークの発生を防
止できる。

【００３６】次いで、図６（ｇ）に示すように、容量素
子９２を第２のコンタクトプラグ１０２上に形成する。
それには、下部電極を構成するポリシリコン層を４００
〜８００ｎｍの厚さで第２の層間絶縁膜９０上に成膜
し、次いでパターニングして下部電極を形成し、次いで
下部電極上にＣＶＤ法で７００℃のシリコン窒化膜を５
〜１０ｎｍ程度成長させる。続いて、シリコン窒化膜を
７００〜８００℃の温度で酸化させることにより電荷を
蓄積させる窒化シリコンの熱酸化膜を形成する。その
後、上部電極を構成するポリシリコン層を成膜し、パタ
ーニングして、図１（ｄ）に示す構成の容量素子９２を
形成する。更に、メモリ周辺回路部７４および配線を形
成するために、第３のコンタクトホール１０６を開口
し、第３のコンタクトホール１０６を埋め込んで第３の
コンタクトプラグ１０８を形成する。第３のコンタクト
プラグ１０８を形成する際、第３のコンタクトホール１
０６の深さが浅いので、コンタクトホール形成時のオー
バーエッチングを抑制できる。次いで、図４に示す配線
１０４をアルミニウム合金で形成し、図４に示す実施形
態例３の半導体装置７０を得る。

【００３７】

【発明の効果】第１の発明によれば、ビット線上を覆う
層間絶縁膜の膜厚が薄くなり、層間絶縁膜を貫通するコ
ンタクトホールの深さが浅くなるので、コンタクトホー
ル形成時のオーバーエッチングを抑制できる。第２の発
明によれば、ゲート電極上の第１の層間絶縁膜、及び配
線上を覆う第２の層間絶縁膜の膜厚がそれぞれ薄くな
り、層間絶縁膜を貫通するコンタクトホールの深さが浅
くなるので、コンタクトホール形成時のオーバーエッチ
ングを抑制できる。第３の発明によれば、メモリ及びロ
ジック混載半導体装置に設ける第１のトランジスタ及び
第２のトランジスタのゲート電極上を覆う層間絶縁膜の
膜厚が薄くなり、層間絶縁膜を貫通するコンタクトホー
ルの深さが浅くなるので、コンタクトホール形成時のオ
ーバーエッチングを抑制できる。

【図面の簡単な説明】

【図１】図１（ａ）は本実施形態例の半導体装置の要部
の層構造を示す断面図、図１（ｂ）はゲート電極の積層
構造を示す断面図、図１（ｃ）はビット線の積層構造を
示す断面図、及び図１（ｄ）は容量素子の絶縁膜の積層
構造を示す断面図である。

【図２】図２（ａ）は本実施形態例の半導体装置の要部
の層構造を示す断面図、図２（ｂ）はゲート電極の積層
構造を示す断面図、及び図２（ｃ）はビット線の積層構
造を示す断面図である。

【図３】実施形態例３の半導体装置のメモリ部及び周辺
回路部の平面的配置を示すブロック図である。

【図４】実施形態例３の半導体装置の要部の層構造を示
す断面図である。

【図５】図５（ａ）から（ｄ）は、それぞれ、実施形態
例３の半導体装置を製造する際の工程毎の基板の断面図
である。

【図６】図６（ｅ）から（ｇ）は、それぞれ、図５
（ｄ）に続く、実施形態例３の半導体装置を製造する際
の工程毎の基板の断面図である。

【図７】従来のＤＲＡＭ−ロジック混載半導体装置の基
板断面図である。

【符号の説明】

１０実施形態例１の半導体装置１１シリコン基板１２ゲート電極１４第１の層間絶縁膜１６ビット線１８第２の層間絶縁膜２０容量素子２２絶縁膜２４ポリシリコン層２６ＷＳｉ層２８サイドウォール３２ポリシリコン層３４ＣｏＳｉ層３６サイドウォール３７拡散層３８第１のコンタクトホール４０第１のコンタクトプラグ４２下部電極４３ＳＴＩ分離領域４４上部電極４６絶縁膜４８熱酸化膜５０ＳｉＮ膜５２第２のコンタクトホール５３拡散層５４コンタクトプラグ６０実施形態例２の半導体装置６１ゲート電極６２ビット線６３ポリシリコン層６４ＣｏＳｉ層６５サイドウォール６６キャップ層７０実施形態例３の半導体装置７２メモリセルアレイ部７４メモリ周辺回路部７６ロジック回路８０シリコン基板８２、８４ゲート電極８６第１の層間絶縁膜８８ビット線９０第２の層間絶縁膜９２容量素子９４絶縁膜９６第１のコンタクトホール９７、９９、１０７拡散層９８第１のコンタクトプラグ１００第２のコンタクトホール１０２第２のコンタクトプラグ１０４配線１０６第３のコンタクトホール１０８第３のコンタクトプラグ１０９ＳＴＩ分離領域１１０ポリシリコン層１１２サイドウオール１１３ポリシリコン層１１４ＣｏＳｉ層１１５Ｃｏ層１１６ＳｉＮ層１２０従来のロジック−ＤＲＡＭメモリ混載半導体装
置１２２シリコン基板１２４、１２６ゲート電極１２８第１の層間絶縁膜１３０ビット線１３２第２の層間絶縁膜１３４容量素子１３６絶縁膜１３８ポリシリコン層１４０ＷＳｉ層１４２第１のコンタクトホール１４４第１のコンタクトプラグ１４５、１４９、１５５拡散層１４６第２のコンタクトホール１４８第２のコンタクトプラグ１５０配線１５２第３のコンタクトホール１５４第３のコンタクトプラグ１５６ＳＴＩ分離領域

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 21/822 Ｆターム(参考） 5F033 AA04 BA24 BA37 CA04 EA02 EA23 EA27 5F038 AC11 AC14 AR08 AV06 DF05 5F058 BD03 BD15 BF03 BJ10 5F083 AD42 AD56 JA05 JA35 KA05 MA06 MA17 MA19 NA01 PR21 PR38 PR40 ZA12

Claims

【特許請求の範囲】

【請求項１】ビット線とノードとの間に接続され、ゲ
ート電極がワード線に接続されたトランジスタと、前記
ノードと基準電源線との間に接続された容量素子とを備
えたＤＲＡＭメモリを有する半導体装置において、前記ビット線が、コバルトシリサイド層を含む積層構造
として形成されていることを特徴とする半導体装置。
【請求項２】前記容量素子が、前記ノードに接続され
た第１の電極と、前記基準電源線に接続された第２の電
極と、前記第１電極と第２の電極との間に介在し、シリ
コンの熱酸化膜及び窒化シリコンの熱酸化膜の少なくと
もいずれかを含む絶縁膜とを備えることを特徴とする請
求項１に記載の半導体装置。
【請求項３】前記ゲート電極及び前記ビット線が、そ
れぞれ、絶縁性のサイドウォールを備えていることを特
徴とする請求項１又は２に記載の半導体装置。
【請求項４】コバルトシリサイド層を含む積層構造と
して形成されたゲート電極を有するトランジスタと、前記トランジスタを覆うように形成された第１の層間絶
縁膜と、前記第１の層間絶縁膜上にコバルトシリサイド層を含む
積層構造として形成された配線とを備えることを特徴と
する半導体装置。
【請求項５】前記配線を覆うように形成された第２の
層間絶縁膜と、前記第２の層間絶縁膜及び前記第１の層間絶縁膜を貫通
するコンタクトプラグを介して、一方の電極が前記トラ
ンジスタの拡散層の一方に接続するように前記第２の層
間絶縁膜上に設けられた容量素子とを備えていることを
特徴とする請求項４に記載の半導体装置。
【請求項６】前記容量素子が、前記コンタクトプラグ
に接続された第１の電極と、基準電源線に接続された第
２の電極と、前記第１電極と第２の電極との間に介在
し、シリコンの熱酸化膜及び窒化シリコンの熱酸化膜の
少なくともいずれかを含む絶縁膜とを備えることを特徴
とする請求項５に記載の半導体装置。
【請求項７】前記配線は、側面に絶縁性のサイドウォ
ールを備えていることを特徴とする請求項４から６のう
ちのいずれか１項に記載の半導体装置。
【請求項８】前記配線は、上面に絶縁性のキャップ層
を備えていることを特徴とする請求項７に記載の半導体
装置。
【請求項９】多層配線構造のメモリセルアレイ部と、前記メモリセルアレイ部を制御する制御回路、及び前記
メモリセルアレイ部に記憶されたデータを演算処理する
ロジック回路を備え、メモリセルアレイ部の多層配線構
造の配線層数より少ない配線層数の配線構造を有する周
辺回路部とを備える半導体装置において、前記メモリセルアレイ部に設けられたトランジスタ（以
下、第１のトランジスタと言う）、及び前記周辺回路部
に設けられたトランジスタ（以下、第２のトランジスタ
と言う）は、それぞれ、コバルトシリサイド層を含む積
層構造として形成されたゲート電極を有することを特徴
とする半導体装置。
【請求項１０】前記第１のトランジスタは、コバルト
シリサイド層を含む積層構造として形成されたビット線
とノードとの間に接続され、ゲート電極がワード線に接
続されていることを特徴とする請求項９に記載の半導体
装置。
【請求項１１】前記メモリセルアレイ部は、前記ノー
ドと基準電源線との間に容量素子を備えていることを特
徴とする請求項９又は１０に記載の半導体装置。
【請求項１２】前記容量素子が、前記ノードに接続さ
れた第１の電極と、前記基準電源線に接続された第２の
電極と、前記第１電極と第２の電極との間に介在し、シ
リコンの熱酸化膜及び窒化シリコンの熱酸化膜の少なく
ともいずれかを含む絶縁膜とを備えることを特徴とする
請求項１１に記載の半導体装置。