JP2000091443A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 エピタキシャルウェハにおいて、ラッチアッ
プ耐性およびパンチスルー耐性を向上させる。 【解決手段】 p+ シリコン基板1aの主表面上にp-
エピタキシャル層3aを形成する。主表面からエピタキ
シャル層3a内に延在するp型不純物領域2aが形成さ
れる。p型不純物領域2aは、相対的に厚みの大きい第
1領域2a1と、相対的に厚みの小さい第2領域2a2
とを有する。第1領域2a1上にpウェル5を形成し、
第2領域2a2上にnウェル4を形成する。nウェル4
上にpMOSトランジスタを形成し、pウェル5上にn
MOSトランジスタを形成する。
プ耐性およびパンチスルー耐性を向上させる。 【解決手段】 p+ シリコン基板1aの主表面上にp-
エピタキシャル層3aを形成する。主表面からエピタキ
シャル層3a内に延在するp型不純物領域2aが形成さ
れる。p型不純物領域2aは、相対的に厚みの大きい第
1領域2a1と、相対的に厚みの小さい第2領域2a2
とを有する。第1領域2a1上にpウェル5を形成し、
第2領域2a2上にnウェル4を形成する。nウェル4
上にpMOSトランジスタを形成し、pウェル5上にn
MOSトランジスタを形成する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置およ
びその製造方法に関し、より特定的には、半導体基板に
異なる導電型の活性領域を備えた半導体装置およびその
製造方法に関するものである。
びその製造方法に関し、より特定的には、半導体基板に
異なる導電型の活性領域を備えた半導体装置およびその
製造方法に関するものである。
【0002】
【従来の技術】従来から、同一半導体基板に異なる導電
型の活性領域を備えた半導体装置の一例として、pチャ
ネルMOS(Metal Oxide Semiconductor )トランジス
タとnチャネルMOSトランジスタとで構成された相補
型MOS半導体装置(以下単に「CMOS」と称する)
が知られている。
型の活性領域を備えた半導体装置の一例として、pチャ
ネルMOS(Metal Oxide Semiconductor )トランジス
タとnチャネルMOSトランジスタとで構成された相補
型MOS半導体装置(以下単に「CMOS」と称する)
が知られている。
【0003】従来のCMOSは、たとえば日本特許第2
660056号(特開平3−99464号)に開示され
ている。CMOSには、低消費電力という特色を生かし
つつ、高密度、高集積化に伴う微細化の技術の確立が要
求されている。
660056号(特開平3−99464号)に開示され
ている。CMOSには、低消費電力という特色を生かし
つつ、高密度、高集積化に伴う微細化の技術の確立が要
求されている。
【0004】ところで、CMOSには、構造上、内部に
寄生のバイポーラトランジスタ回路が形成される。この
バイポーラトランジスタ回路がサイリスタと同じ構成に
なるため、外部からサージ等によりトリガされると、電
源端子から過大電流が流れ、サージ等がなくなっても電
流が流れ続けるラッチアップと呼ばれる現象が生じる。
このラッチアップにより素子が破壊されることがある。
寄生のバイポーラトランジスタ回路が形成される。この
バイポーラトランジスタ回路がサイリスタと同じ構成に
なるため、外部からサージ等によりトリガされると、電
源端子から過大電流が流れ、サージ等がなくなっても電
流が流れ続けるラッチアップと呼ばれる現象が生じる。
このラッチアップにより素子が破壊されることがある。
【0005】ラッチアップ現象は素子の微細化とともに
生じやすくなるので、CMOSの微細化に伴いラッチア
ップ耐性を向上させることができる新たな構造が要求さ
れている。その一例として、エピタキシャル層を用いた
レトログレードウェル構造がある。
生じやすくなるので、CMOSの微細化に伴いラッチア
ップ耐性を向上させることができる新たな構造が要求さ
れている。その一例として、エピタキシャル層を用いた
レトログレードウェル構造がある。
【0006】図18に、シリコン基板上に薄いエピタキ
シャル層を形成したエピタキシャルウエハにCMOSイ
ンバータを形成した場合の断面図を示す。なお、この図
18には、寄生サイリスタの等価回路図をも併記する。
シャル層を形成したエピタキシャルウエハにCMOSイ
ンバータを形成した場合の断面図を示す。なお、この図
18には、寄生サイリスタの等価回路図をも併記する。
【0007】図18に示すように、p+ シリコン基板1
aの主表面上にはp- エピタキシャル層3aが形成され
る。p- エピタキシャル層3aとシリコン基板1aとの
境界部にはp型不純物領域2aが形成される。p- エピ
タキシャル層3a内には、nウェル4とpウェル5とが
隣接して形成される。また、p- エピタキシャル層3a
の表面にはフィールド酸化膜6が選択的に形成される。
aの主表面上にはp- エピタキシャル層3aが形成され
る。p- エピタキシャル層3aとシリコン基板1aとの
境界部にはp型不純物領域2aが形成される。p- エピ
タキシャル層3a内には、nウェル4とpウェル5とが
隣接して形成される。また、p- エピタキシャル層3a
の表面にはフィールド酸化膜6が選択的に形成される。
【0008】nウェル4上にはpMOSトランジスタが
形成され、pウェル5上にはnMOSトランジスタが形
成される。pMOSトランジスタは、ソース領域8a
と、ドレイン領域8bと、ゲート電極7aとを備える。
nMOSトランジスタは、ソース領域9aと、ドレイン
領域9bと、ゲート電極7bとを備える。
形成され、pウェル5上にはnMOSトランジスタが形
成される。pMOSトランジスタは、ソース領域8a
と、ドレイン領域8bと、ゲート電極7aとを備える。
nMOSトランジスタは、ソース領域9aと、ドレイン
領域9bと、ゲート電極7bとを備える。
【0009】ゲート電極7a,7bの側壁上にはサイド
ウォール絶縁膜12が形成される。また、nウェル4に
は、nウェルコンタクト領域10が形成され、pウェル
5にはpウェルコンタクト領域11が形成される。
ウォール絶縁膜12が形成される。また、nウェル4に
は、nウェルコンタクト領域10が形成され、pウェル
5にはpウェルコンタクト領域11が形成される。
【0010】nウェルコンタクト領域10およびソース
領域8aが電源電圧Vccに接続され、ゲート電極7
a,7bが入力端子に接続され、ドレイン領域8b,9
bが出力端子に接続される。また、ソース領域9aおよ
びpウェルコンタクト領域11は、接地(GND)され
る。
領域8aが電源電圧Vccに接続され、ゲート電極7
a,7bが入力端子に接続され、ドレイン領域8b,9
bが出力端子に接続される。また、ソース領域9aおよ
びpウェルコンタクト領域11は、接地(GND)され
る。
【0011】上記構成において、ソース領域8aをエミ
ッタ、nウェル4をベース、シリコン基板1aをコレク
タとする寄生縦型pnpバイポーラトランジスタ16a
と、ソース領域9aをエミッタ、pウェル5をベース、
nウェル4をコレクタとする寄生横型npnバイポーラ
トランジスタ17aとが形成される。この寄生横型np
nバイポーラトランジスタ17aと、寄生縦型pnpバ
イポーラトランジスタ16aとで寄生サイリスタが構成
される。
ッタ、nウェル4をベース、シリコン基板1aをコレク
タとする寄生縦型pnpバイポーラトランジスタ16a
と、ソース領域9aをエミッタ、pウェル5をベース、
nウェル4をコレクタとする寄生横型npnバイポーラ
トランジスタ17aとが形成される。この寄生横型np
nバイポーラトランジスタ17aと、寄生縦型pnpバ
イポーラトランジスタ16aとで寄生サイリスタが構成
される。
【0012】nウェル4は、不純物濃度の高い底部分を
含むレトログレードウェル構造を有する。そのため、寄
生抵抗RWが小さくなり、寄生縦型pnpバイポーラト
ランジスタ16aのベース・エミッタ間電位差が小さく
なる。それにより、寄生縦型pnpバイポーラトランジ
スタ16aがターンオンしにくくなる。しかも、寄生縦
型pnpバイポーラトランジスタ16aのベースに相当
する領域の濃度が高くなっているので、ベースでの再結
合が多くなり、寄生縦型pnpバイポーラトランジスタ
16aの電流増幅率を低減することができる。
含むレトログレードウェル構造を有する。そのため、寄
生抵抗RWが小さくなり、寄生縦型pnpバイポーラト
ランジスタ16aのベース・エミッタ間電位差が小さく
なる。それにより、寄生縦型pnpバイポーラトランジ
スタ16aがターンオンしにくくなる。しかも、寄生縦
型pnpバイポーラトランジスタ16aのベースに相当
する領域の濃度が高くなっているので、ベースでの再結
合が多くなり、寄生縦型pnpバイポーラトランジスタ
16aの電流増幅率を低減することができる。
【0013】また、p+ シリコン基板1aを用いること
により寄生抵抗RSが低減し、寄生横型npnバイポー
ラトランジスタ17aのベース・エミッタ間電位差が小
さくなる。そのため、寄生横型npnバイポーラトラン
ジスタ17aはターンオンしにくくなる。しかも、寄生
横型npnバイポーラトランジスタ17aのベースに相
当する領域の濃度が高くなるので、ベースでの再結合が
多くなり、寄生横型npnバイポーラトランジスタ17
aの電流増幅率を小さくすることができる。
により寄生抵抗RSが低減し、寄生横型npnバイポー
ラトランジスタ17aのベース・エミッタ間電位差が小
さくなる。そのため、寄生横型npnバイポーラトラン
ジスタ17aはターンオンしにくくなる。しかも、寄生
横型npnバイポーラトランジスタ17aのベースに相
当する領域の濃度が高くなるので、ベースでの再結合が
多くなり、寄生横型npnバイポーラトランジスタ17
aの電流増幅率を小さくすることができる。
【0014】ゆえに、寄生縦型pnpバイポーラトラン
ジスタ16aと寄生横型npnバイポーラトランジスタ
17aとで構成される寄生サイリスタのループゲインを
抑えることができ、ラッチアップ耐性を向上することが
できる。
ジスタ16aと寄生横型npnバイポーラトランジスタ
17aとで構成される寄生サイリスタのループゲインを
抑えることができ、ラッチアップ耐性を向上することが
できる。
【0015】特に、p+ シリコン基板1aの採用による
寄生横型npnバイポーラトランジスタ17aのベース
抵抗低減効果がラッチアップ耐性向上に大きく寄与し得
る。p+ シリコン基板1aを用いることにより、寄生横
型npnバイポーラトランジスタ17aのベース抵抗
が、通常のウエハを用いた場合の1〜2桁減少する。こ
のため、寄生横型npnバイポーラトランジスタ17a
のベース・エミッタ間のpn接合を順バイアスするのに
必要な電流は著しく大きくなる。この電流は、寄生縦型
pnpバイポーラトランジスタ16aのコレクタ電流に
よって賄われるため、寄生縦型pnpバイポーラトラン
ジスタは大きな電流を流す必要があり、高注入領域(Hi
gh Level Injection Region )動作となる。このため、
電流増幅率が急激に低下し、ラッチアップ耐性が向上す
る。
寄生横型npnバイポーラトランジスタ17aのベース
抵抗低減効果がラッチアップ耐性向上に大きく寄与し得
る。p+ シリコン基板1aを用いることにより、寄生横
型npnバイポーラトランジスタ17aのベース抵抗
が、通常のウエハを用いた場合の1〜2桁減少する。こ
のため、寄生横型npnバイポーラトランジスタ17a
のベース・エミッタ間のpn接合を順バイアスするのに
必要な電流は著しく大きくなる。この電流は、寄生縦型
pnpバイポーラトランジスタ16aのコレクタ電流に
よって賄われるため、寄生縦型pnpバイポーラトラン
ジスタは大きな電流を流す必要があり、高注入領域(Hi
gh Level Injection Region )動作となる。このため、
電流増幅率が急激に低下し、ラッチアップ耐性が向上す
る。
【0016】以上のことより、p+ シリコン基板1aに
よる基板抵抗低減効果を向上させるべく、p- エピタキ
シャル層3aの厚みを小さくする方が好ましい。つま
り、エピタキシャルウエハの効果は、エピタキシャル層
の厚さが小さくなるほど顕著となるといえる。
よる基板抵抗低減効果を向上させるべく、p- エピタキ
シャル層3aの厚みを小さくする方が好ましい。つま
り、エピタキシャルウエハの効果は、エピタキシャル層
の厚さが小さくなるほど顕著となるといえる。
【0017】
【発明が解決しようとする課題】しかしながら、エピタ
キシャル層の厚みが小さくなるにつれ、次のような問題
が懸念される。
キシャル層の厚みが小さくなるにつれ、次のような問題
が懸念される。
【0018】図18に示すように、p- シリコン基板1
aとp- エピタキシャル層3aとの境界部にはp型不純
物領域2aが形成される。このp型不純物領域2aは、
高濃度のp型不純物を含むp+ シリコン基板1aからp
- エピタキシャル層3a内にp型不純物が拡散すること
により形成される。そのため、p型不純物領域2a内で
は、p型不純物濃度が緩やかに変化する。
aとp- エピタキシャル層3aとの境界部にはp型不純
物領域2aが形成される。このp型不純物領域2aは、
高濃度のp型不純物を含むp+ シリコン基板1aからp
- エピタキシャル層3a内にp型不純物が拡散すること
により形成される。そのため、p型不純物領域2a内で
は、p型不純物濃度が緩やかに変化する。
【0019】上述のようにエピタキシャルウエハの効果
を顕著とすべくp- エピタキシャル層3aの厚みを小さ
くすると、p型不純物領域2aがnウェル4底部におけ
る高濃度領域に達し、nウェル4の不純物濃度分布が大
幅に変化する。それにより、p型ソース/ドレイン領域
8a,8bと、p+ シリコン基板1a間の耐圧が劣化
し、パンチスルー現象が発生しやすくなる。
を顕著とすべくp- エピタキシャル層3aの厚みを小さ
くすると、p型不純物領域2aがnウェル4底部におけ
る高濃度領域に達し、nウェル4の不純物濃度分布が大
幅に変化する。それにより、p型ソース/ドレイン領域
8a,8bと、p+ シリコン基板1a間の耐圧が劣化
し、パンチスルー現象が発生しやすくなる。
【0020】この発明は、上記のような課題を解決する
ためになされたものである。この発明の目的は、パンチ
スルー現象を抑制しつつ、ラッチアップ耐性を向上する
ことにある。
ためになされたものである。この発明の目的は、パンチ
スルー現象を抑制しつつ、ラッチアップ耐性を向上する
ことにある。
【0021】
【課題を解決するための手段】この発明に係る半導体装
置は、主表面を有する第1導電型の低比抵抗半導体基板
と、エピタキシャル層と、第1導電型の第1活性領域
と、第2導電型の第2活性領域と、第1導電型の不純物
領域とを備える。エピタキシャル層は、半導体基板の主
表面上に形成される。第1および第2活性領域は、エピ
タキシャル層に形成される。不純物領域は、半導体基板
の主表面からエピタキシャル層内に延在し、第1活性領
域下に位置する第1領域と、第2活性領域下に位置し第
1領域よりも厚みの小さい第2領域とを含む。なお、低
比抵抗半導体基板とは、たとえば0.01〜0.03Ω
・cm程度と通常の基板よりも比抵抗の小さい半導体基
板のことを称する。
置は、主表面を有する第1導電型の低比抵抗半導体基板
と、エピタキシャル層と、第1導電型の第1活性領域
と、第2導電型の第2活性領域と、第1導電型の不純物
領域とを備える。エピタキシャル層は、半導体基板の主
表面上に形成される。第1および第2活性領域は、エピ
タキシャル層に形成される。不純物領域は、半導体基板
の主表面からエピタキシャル層内に延在し、第1活性領
域下に位置する第1領域と、第2活性領域下に位置し第
1領域よりも厚みの小さい第2領域とを含む。なお、低
比抵抗半導体基板とは、たとえば0.01〜0.03Ω
・cm程度と通常の基板よりも比抵抗の小さい半導体基
板のことを称する。
【0022】上記のように不純物領域における第2領域
の厚みを第1領域の厚みよりも小さくすることにより、
エピタキシャル層の厚みが小さくなった場合においても
不純物領域が第2活性領域に達するのを阻止することが
できる。それにより、不純物領域が第2活性領域に達す
ることに起因して第2活性領域中に含まれる第2導電型
の不純物濃度が低下することを阻止でき、第2活性領域
をベースとする寄生バイポーラトランジスタのベースの
寄生抵抗を低減することができる。その結果、寄生バイ
ポーラトランジスタのターンオンを抑制することがで
き、ラッチアップ耐性が向上する。また、第2活性領域
内に形成される第1導電型の領域と基板間のパンチスル
ーをも抑制することができる。
の厚みを第1領域の厚みよりも小さくすることにより、
エピタキシャル層の厚みが小さくなった場合においても
不純物領域が第2活性領域に達するのを阻止することが
できる。それにより、不純物領域が第2活性領域に達す
ることに起因して第2活性領域中に含まれる第2導電型
の不純物濃度が低下することを阻止でき、第2活性領域
をベースとする寄生バイポーラトランジスタのベースの
寄生抵抗を低減することができる。その結果、寄生バイ
ポーラトランジスタのターンオンを抑制することがで
き、ラッチアップ耐性が向上する。また、第2活性領域
内に形成される第1導電型の領域と基板間のパンチスル
ーをも抑制することができる。
【0023】上記第1領域は、好ましくは、第1活性領
域に達し、第2領域は、好ましくは、第2活性領域と離
隔する。
域に達し、第2領域は、好ましくは、第2活性領域と離
隔する。
【0024】第1導電型の第1領域が第1導電型の第1
活性領域に達することにより、第1活性領域の寄生抵抗
を低減することができる。それにより、第1活性領域を
ベースとする寄生バイポーラトランジスタのベースの寄
生抵抗を低減でき、寄生バイポーラトランジスタのター
ンオンを抑制することができる。また、第2領域が第2
活性領域と離隔することにより、前述のように、第2活
性領域内に形成される第1導電型の領域と基板間のパン
チスルーを抑制することができる。さらに、第2領域が
第2活性領域と離隔することにより、基板をコレクタと
する寄生バイポーラトランジスタのコレクタ抵抗を増大
させることができる。それにより、寄生バイポーラトラ
ンジスタの電流増幅率を低下させることができる。
活性領域に達することにより、第1活性領域の寄生抵抗
を低減することができる。それにより、第1活性領域を
ベースとする寄生バイポーラトランジスタのベースの寄
生抵抗を低減でき、寄生バイポーラトランジスタのター
ンオンを抑制することができる。また、第2領域が第2
活性領域と離隔することにより、前述のように、第2活
性領域内に形成される第1導電型の領域と基板間のパン
チスルーを抑制することができる。さらに、第2領域が
第2活性領域と離隔することにより、基板をコレクタと
する寄生バイポーラトランジスタのコレクタ抵抗を増大
させることができる。それにより、寄生バイポーラトラ
ンジスタの電流増幅率を低下させることができる。
【0025】不純物領域に含まれる第1導電型の不純物
濃度は、エピタキシャル層の不純物濃度よりも高い。ま
た、第2活性領域と第2領域間に位置するエピタキシャ
ル層の厚みは、第1活性領域と第1領域間に位置するエ
ピタキシャル層の厚みよりも大きい。
濃度は、エピタキシャル層の不純物濃度よりも高い。ま
た、第2活性領域と第2領域間に位置するエピタキシャ
ル層の厚みは、第1活性領域と第1領域間に位置するエ
ピタキシャル層の厚みよりも大きい。
【0026】上記のように不純物領域に厚みの異なる第
1と第2領域を設けることにより、第2活性領域と第2
領域間に位置するエピタキシャル層の厚みを、第1活性
領域と第1領域に位置するエピタキシャル層の厚みより
も大きくすることができる。それにより、前述のよう
に、ラッチアップの耐性を向上させつつ第2活性領域内
に形成される第1導電型の領域と基板間のパンチスルー
を効果的に抑制することができる。
1と第2領域を設けることにより、第2活性領域と第2
領域間に位置するエピタキシャル層の厚みを、第1活性
領域と第1領域に位置するエピタキシャル層の厚みより
も大きくすることができる。それにより、前述のよう
に、ラッチアップの耐性を向上させつつ第2活性領域内
に形成される第1導電型の領域と基板間のパンチスルー
を効果的に抑制することができる。
【0027】第1活性領域は、好ましくは第1導電型の
第1ウェルを含み、第2活性領域は、好ましくは、第2
導電型の第2ウェルを含む。第1ウェルには第2導電型
のMOS(Metal Oxide Semiconductor )トランジスタ
が形成され、第2ウェルには第1導電型のMOSトラン
ジスタが形成される。
第1ウェルを含み、第2活性領域は、好ましくは、第2
導電型の第2ウェルを含む。第1ウェルには第2導電型
のMOS(Metal Oxide Semiconductor )トランジスタ
が形成され、第2ウェルには第1導電型のMOSトラン
ジスタが形成される。
【0028】上記のようなCMOS構造を有する半導体
装置において本発明は有用である。特に、上記第1およ
び第2ウェルがレトログレードウェル構造を有する場合
に、本発明は有用である。それは、第1および第2ウェ
ルがレトログレードウェル構造を有する場合には、第1
および第2ウェルの底部に高濃度部を有する場合がある
からである。本発明を適用することにより、不純物領域
が第2ウェルの高濃度部に達するのを阻止でき、第2ウ
ェル内に形成される第1導電型の領域と基板間のパンチ
スルーを効果的に抑制できる。
装置において本発明は有用である。特に、上記第1およ
び第2ウェルがレトログレードウェル構造を有する場合
に、本発明は有用である。それは、第1および第2ウェ
ルがレトログレードウェル構造を有する場合には、第1
および第2ウェルの底部に高濃度部を有する場合がある
からである。本発明を適用することにより、不純物領域
が第2ウェルの高濃度部に達するのを阻止でき、第2ウ
ェル内に形成される第1導電型の領域と基板間のパンチ
スルーを効果的に抑制できる。
【0029】上記半導体装置は、好ましくは、1対のド
ライバMOSトランジスタと、1対のアクセスMOSト
ランジスタと、1対の負荷用素子とを含むメモリセルを
有する。
ライバMOSトランジスタと、1対のアクセスMOSト
ランジスタと、1対の負荷用素子とを含むメモリセルを
有する。
【0030】本発明は、SRAM(Static Random Acce
ss Memory )等のメモリデバイスにも適用可能である。
ss Memory )等のメモリデバイスにも適用可能である。
【0031】特に、上記負荷用素子がpMOSトランジ
スタである、いわゆるフルCMOSSRAMの場合に、
本発明は有効である。フルCMOSSRAMの場合に
は、メモリセル内にnMOSとpMOSとが存在する。
そのため、メモリセル内でラッチアップが発生する可能
性がある。メモリセルには最小のデザインルールが適用
されるので、ラッチアップ防止用ガードリングを設ける
のは困難である。そこで、フルCMOSSRAMに対し
本発明を適用することにより、ガードリングを設ける必
要がなくなり、メモリセル面積を縮小することができ
る。
スタである、いわゆるフルCMOSSRAMの場合に、
本発明は有効である。フルCMOSSRAMの場合に
は、メモリセル内にnMOSとpMOSとが存在する。
そのため、メモリセル内でラッチアップが発生する可能
性がある。メモリセルには最小のデザインルールが適用
されるので、ラッチアップ防止用ガードリングを設ける
のは困難である。そこで、フルCMOSSRAMに対し
本発明を適用することにより、ガードリングを設ける必
要がなくなり、メモリセル面積を縮小することができ
る。
【0032】本発明に係る半導体装置の製造方法は、下
記の各工程を備える。第1導電型の低比抵抗半導体基板
の主表面に、相対的に高濃度の第1導電型の不純物を含
む高濃度部と、相対的に低濃度の第1導電型の不純物を
含む低濃度部とを形成する。主表面上にエピタキシャル
層を形成するとともに主表面からエピタキシャル層内に
延在し相対的に厚い第1領域と相対的に薄い第2領域と
を含む第1導電型の不純物領域を形成する。第1領域上
に第1導電型の第1活性領域を形成する。第2領域上に
第2導電型の第2活性領域を形成する。なお、上記低濃
度部とは、高濃度部よりも第1導電型の不純物濃度が低
い部分のことを称し、それ自体に高濃度の第1導電型の
不純物が含まれる場合もある。
記の各工程を備える。第1導電型の低比抵抗半導体基板
の主表面に、相対的に高濃度の第1導電型の不純物を含
む高濃度部と、相対的に低濃度の第1導電型の不純物を
含む低濃度部とを形成する。主表面上にエピタキシャル
層を形成するとともに主表面からエピタキシャル層内に
延在し相対的に厚い第1領域と相対的に薄い第2領域と
を含む第1導電型の不純物領域を形成する。第1領域上
に第1導電型の第1活性領域を形成する。第2領域上に
第2導電型の第2活性領域を形成する。なお、上記低濃
度部とは、高濃度部よりも第1導電型の不純物濃度が低
い部分のことを称し、それ自体に高濃度の第1導電型の
不純物が含まれる場合もある。
【0033】高濃度部と低濃度部を含む主表面上にエピ
タキシャル層を形成することにより、エピタキシャル層
内に厚みの異なる第1および第2領域を有する不純物領
域を形成することができる。相対的に厚い第1領域が高
濃度部上に形成され、相対的に薄い第2領域が低濃度部
上に形成される。このように第2領域を第1領域よりも
薄く形成することにより、前述のように、第2活性領域
内に形成される第1導電型の領域と基板間のパンチスル
ーを抑制できる。また、不純物領域が第2活性領域に達
するのを阻止できるので、第2活性領域をベースとする
寄生バイポーラトランジスタのベースの寄生抵抗増大を
も抑制することができる。それにより、寄生バイポーラ
トランジスタのターンオンを抑制できる。さらに、エピ
タキシャル層にエッチング等の処理を施さないので、エ
ピタキシャル層中に欠陥が発生することをも抑制でき
る。
タキシャル層を形成することにより、エピタキシャル層
内に厚みの異なる第1および第2領域を有する不純物領
域を形成することができる。相対的に厚い第1領域が高
濃度部上に形成され、相対的に薄い第2領域が低濃度部
上に形成される。このように第2領域を第1領域よりも
薄く形成することにより、前述のように、第2活性領域
内に形成される第1導電型の領域と基板間のパンチスル
ーを抑制できる。また、不純物領域が第2活性領域に達
するのを阻止できるので、第2活性領域をベースとする
寄生バイポーラトランジスタのベースの寄生抵抗増大を
も抑制することができる。それにより、寄生バイポーラ
トランジスタのターンオンを抑制できる。さらに、エピ
タキシャル層にエッチング等の処理を施さないので、エ
ピタキシャル層中に欠陥が発生することをも抑制でき
る。
【0034】上記高濃度部と低濃度部を形成する工程
は、基板の主表面に第1導電型の不純物を選択的に導入
する工程を含む。
は、基板の主表面に第1導電型の不純物を選択的に導入
する工程を含む。
【0035】半導体基板の主表面に第1導電型の不純物
を選択的に導入することにより、主表面に、相対的に不
純物濃度の高い高濃度部と、相対的に不純物濃度の低い
低濃度部とを形成することができる。
を選択的に導入することにより、主表面に、相対的に不
純物濃度の高い高濃度部と、相対的に不純物濃度の低い
低濃度部とを形成することができる。
【0036】上記第1導電型の不純物を主表面に選択的
に導入する工程は、下記の各工程を含む。主表面上に選
択的にマスク層を形成する。このマスク層を用いて主表
面に選択的に第1導電型の不純物を注入する。
に導入する工程は、下記の各工程を含む。主表面上に選
択的にマスク層を形成する。このマスク層を用いて主表
面に選択的に第1導電型の不純物を注入する。
【0037】このようにマスクを用いて主表面に選択的
に第1導電型の不純物を注入することにより、主表面
に、相対的に不純物濃度の高い高濃度部と相対的に不純
物濃度の低い低濃度部とを形成でき、上述のような効果
が得られる。
に第1導電型の不純物を注入することにより、主表面
に、相対的に不純物濃度の高い高濃度部と相対的に不純
物濃度の低い低濃度部とを形成でき、上述のような効果
が得られる。
【0038】上記第1導電型の不純物を主表面に選択的
に導入する工程は、下記の各工程を含んでもよい。主表
面上に、第1導電型の不純物の透過を防止する不純物透
過防止膜を選択的に形成する。この不純物透過防止膜を
覆うように主表面上に第1導電型の不純物を含む膜を形
成する。第1導電型の不純物を含む膜から基板中に第1
導電型の不純物を選択的に拡散させる。
に導入する工程は、下記の各工程を含んでもよい。主表
面上に、第1導電型の不純物の透過を防止する不純物透
過防止膜を選択的に形成する。この不純物透過防止膜を
覆うように主表面上に第1導電型の不純物を含む膜を形
成する。第1導電型の不純物を含む膜から基板中に第1
導電型の不純物を選択的に拡散させる。
【0039】上記の方法によっても、主表面に選択的に
第1導電型の不純物を導入でき、前述の場合と同様の効
果が得られる。
第1導電型の不純物を導入でき、前述の場合と同様の効
果が得られる。
【0040】上記第1活性領域は、好ましくは、第1導
電型の第1ウェルを含み、第2活性領域は、好ましく
は、第2導電型の第2ウェルを含む。この場合、第1活
性領域の形成工程は、好ましくは、第1領域上に位置す
るエピタキシャル層に第1導電型の不純物を導入するこ
とにより第1領域に達するように第1ウェルを形成する
工程を含む。また、第2活性領域の形成工程は、好まし
くは、第2領域上に位置するエピタキシャル層に第2導
電型の不純物を導入することにより、第2領域と離隔す
るように第2ウェルを形成する工程を含む。
電型の第1ウェルを含み、第2活性領域は、好ましく
は、第2導電型の第2ウェルを含む。この場合、第1活
性領域の形成工程は、好ましくは、第1領域上に位置す
るエピタキシャル層に第1導電型の不純物を導入するこ
とにより第1領域に達するように第1ウェルを形成する
工程を含む。また、第2活性領域の形成工程は、好まし
くは、第2領域上に位置するエピタキシャル層に第2導
電型の不純物を導入することにより、第2領域と離隔す
るように第2ウェルを形成する工程を含む。
【0041】上記のようにして第1および第2活性領域
を形成することにより、第1活性領域底部の第1導電型
の不純物濃度を高めることができるばかりでなく、導電
型の異なる第2活性領域と不純物領域とが重なることに
起因する第2活性領域中に含まれる第2導電型の不純物
濃度の低下をも阻止することができる。それにより、ラ
ッチアップ耐性の向上された半導体装置が得られる。そ
れに加え、第2領域が第2活性領域と離隔しているの
で、前述のようにパンチスルー耐性をも向上させること
ができる。
を形成することにより、第1活性領域底部の第1導電型
の不純物濃度を高めることができるばかりでなく、導電
型の異なる第2活性領域と不純物領域とが重なることに
起因する第2活性領域中に含まれる第2導電型の不純物
濃度の低下をも阻止することができる。それにより、ラ
ッチアップ耐性の向上された半導体装置が得られる。そ
れに加え、第2領域が第2活性領域と離隔しているの
で、前述のようにパンチスルー耐性をも向上させること
ができる。
【0042】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図1〜図17を用いて説明する。
いて図1〜図17を用いて説明する。
【0043】(実施の形態1)図1は、この発明の実施
の形態1におけるCMOSの断面図である。図2は、C
MOSインバータの構成および寄生サイリスタの等価回
路を示す図である。
の形態1におけるCMOSの断面図である。図2は、C
MOSインバータの構成および寄生サイリスタの等価回
路を示す図である。
【0044】図1を参照して、p+ シリコン基板1aの
主表面上にp- エピタキシャル層3aが形成される。p
+ シリコン基板1aの比抵抗は、0.01〜0.03Ω
・cm程度である。また、p- エピタキシャル層3aの
比抵抗は10Ω・cm程度であり、それに含まれるp型
の不純物濃度は1.5×1015cm-3程度である。
主表面上にp- エピタキシャル層3aが形成される。p
+ シリコン基板1aの比抵抗は、0.01〜0.03Ω
・cm程度である。また、p- エピタキシャル層3aの
比抵抗は10Ω・cm程度であり、それに含まれるp型
の不純物濃度は1.5×1015cm-3程度である。
【0045】p- エピタキシャル層3aの厚みはほぼ均
一であり、p- エピタキシャル層3aは、底部にp型不
純物領域2aを有する。
一であり、p- エピタキシャル層3aは、底部にp型不
純物領域2aを有する。
【0046】p型不純物領域2aに含まれるp型の不純
物濃度は、p- エピタキシャル層3aに含まれるそれよ
りも高く、p+ シリコン基板1aに含まれるそれより低
い。また、p型不純物領域2aは、相対的に大きい厚み
t2を有する第1領域2a1と、相対的に小さい厚みt
1を有する第2領域2a2を含む。
物濃度は、p- エピタキシャル層3aに含まれるそれよ
りも高く、p+ シリコン基板1aに含まれるそれより低
い。また、p型不純物領域2aは、相対的に大きい厚み
t2を有する第1領域2a1と、相対的に小さい厚みt
1を有する第2領域2a2を含む。
【0047】第1領域2a1上には、シリコン基板1a
と同じ導電型のpウェル(活性領域)5が形成され、第
2領域2a2上には、シリコン基板1aと異なる導電型
のnウェル(活性領域)4が形成される。nウェル4お
よびpウェル5は、ともにレトログレードウェル構造を
有し、底部にn型とp型の高濃度部をそれぞれ有する。
と同じ導電型のpウェル(活性領域)5が形成され、第
2領域2a2上には、シリコン基板1aと異なる導電型
のnウェル(活性領域)4が形成される。nウェル4お
よびpウェル5は、ともにレトログレードウェル構造を
有し、底部にn型とp型の高濃度部をそれぞれ有する。
【0048】p型不純物領域2aの第1領域2a1は、
pウェル5に達し、p型不純物領域2aの第2領域2a
2は、nウェル4と離隔する。pウェル5と第1領域2
a1は離隔してもよいが、その場合、nウェル4と第2
領域2a2間に位置するエピタキシャル層3aの厚み
を、pウェル5と第1領域2a1間に位置するエピタキ
シャル層3aの厚みより大きくする。
pウェル5に達し、p型不純物領域2aの第2領域2a
2は、nウェル4と離隔する。pウェル5と第1領域2
a1は離隔してもよいが、その場合、nウェル4と第2
領域2a2間に位置するエピタキシャル層3aの厚み
を、pウェル5と第1領域2a1間に位置するエピタキ
シャル層3aの厚みより大きくする。
【0049】第1および第2領域2a1,2a2には、
前述のようにp- エピタキシャル層3aに含まれるp型
不純物濃度より高くかつp+ シリコン基板1aに含まれ
るp型不純物濃度より低いp型不純物が含まれる。それ
は、このp型不純物領域2aが、エピタキシャル層3a
形成時および後述するフィールド酸化膜6形成時の熱処
理等により、シリコン基板1a中のボロン(B)等のp
型不純物がエピタキシャル層3a中に拡散することによ
り形成されるからである。
前述のようにp- エピタキシャル層3aに含まれるp型
不純物濃度より高くかつp+ シリコン基板1aに含まれ
るp型不純物濃度より低いp型不純物が含まれる。それ
は、このp型不純物領域2aが、エピタキシャル層3a
形成時および後述するフィールド酸化膜6形成時の熱処
理等により、シリコン基板1a中のボロン(B)等のp
型不純物がエピタキシャル層3a中に拡散することによ
り形成されるからである。
【0050】このように比較的高濃度のp型不純物を含
む第1領域2a1がpウェル5に達することにより、p
ウェル5底部におけるp型不純物濃度を高めることがで
きる。また、第1領域2a1と同程度の量のp型不純物
を含む第2領域2a2がnウェル4と離隔することによ
り、nウェル4中に含まれるn型不純物濃度の低下を阻
止することができる。特に、nウェル4がレトログレー
ドウェル構造を有する場合に効果的である。
む第1領域2a1がpウェル5に達することにより、p
ウェル5底部におけるp型不純物濃度を高めることがで
きる。また、第1領域2a1と同程度の量のp型不純物
を含む第2領域2a2がnウェル4と離隔することによ
り、nウェル4中に含まれるn型不純物濃度の低下を阻
止することができる。特に、nウェル4がレトログレー
ドウェル構造を有する場合に効果的である。
【0051】nウェル4上にはpMOSトランジスタが
形成され、pウェル5上にはnMOSトランジスタが形
成される。また、nウェル4内にはnウェルコンタクト
領域10が形成され、p型ウェル5内にはpウェルコン
タクト領域11が形成される。
形成され、pウェル5上にはnMOSトランジスタが形
成される。また、nウェル4内にはnウェルコンタクト
領域10が形成され、p型ウェル5内にはpウェルコン
タクト領域11が形成される。
【0052】上記pMOSトランジスタは、p型のソー
ス/ドレイン領域8a,8bと、ゲート電極7aとを備
える。nMOSトランジスタは、n型ソース/ドレイン
領域9a,9bと、ゲート電極7bとを備える。ゲート
電極7a,7bの側壁上にはサイドウォール絶縁膜12
が形成される。
ス/ドレイン領域8a,8bと、ゲート電極7aとを備
える。nMOSトランジスタは、n型ソース/ドレイン
領域9a,9bと、ゲート電極7bとを備える。ゲート
電極7a,7bの側壁上にはサイドウォール絶縁膜12
が形成される。
【0053】p- エピタキシャル層3aの表面には選択
的にフィールド酸化膜6が形成される。nMOSトラン
ジスタおよびpMOSトランジスタを覆うようにp- エ
ピタキシャル層3a上に、シリコン酸化膜等からなる層
間絶縁膜13を、100〜1000nm程度の厚みに形
成する。この層間絶縁膜13にコンタクトホール13a
〜13fを形成する。コンタクトホール13a〜13f
内に延在するように層間絶縁膜13上に、500〜20
00nm程度の厚みの金属配線14a〜14cを形成す
る。
的にフィールド酸化膜6が形成される。nMOSトラン
ジスタおよびpMOSトランジスタを覆うようにp- エ
ピタキシャル層3a上に、シリコン酸化膜等からなる層
間絶縁膜13を、100〜1000nm程度の厚みに形
成する。この層間絶縁膜13にコンタクトホール13a
〜13fを形成する。コンタクトホール13a〜13f
内に延在するように層間絶縁膜13上に、500〜20
00nm程度の厚みの金属配線14a〜14cを形成す
る。
【0054】次に、図2を用いて、CMOSインバータ
の構成と、寄生サイリスタについて説明する。
の構成と、寄生サイリスタについて説明する。
【0055】図2に示すように、ソース領域8aおよび
nウェルコンタクト領域10が電源電圧Vccに接続さ
れ、ゲート電極7a,7bが入力端子に接続される。ド
レイン領域8b,9bは出力端子に接続され、ソース領
域9aおよびpウェルコンタクト領域11は接地(GN
D)される。
nウェルコンタクト領域10が電源電圧Vccに接続さ
れ、ゲート電極7a,7bが入力端子に接続される。ド
レイン領域8b,9bは出力端子に接続され、ソース領
域9aおよびpウェルコンタクト領域11は接地(GN
D)される。
【0056】ソース領域8aをエミッタ、nウェル4を
ベース、p+ シリコン基板1aをコレクタとする寄生縦
型pnpバイポーラトランジスタ16aと、ソース領域
9aをエミッタ、pウェル5をベース、nウェル4をコ
レクタとする寄生横型npnバイポーラトランジスタ1
7aとが存在する。これらの寄生バイポーラトランジス
タにより、寄生サイリスタが構成される。
ベース、p+ シリコン基板1aをコレクタとする寄生縦
型pnpバイポーラトランジスタ16aと、ソース領域
9aをエミッタ、pウェル5をベース、nウェル4をコ
レクタとする寄生横型npnバイポーラトランジスタ1
7aとが存在する。これらの寄生バイポーラトランジス
タにより、寄生サイリスタが構成される。
【0057】前述のように、nウェル4の底部にn型の
高濃度部が形成されるので、寄生抵抗RWを低減するこ
とができる。それにより、寄生サイリスタのループゲイ
ンを抑え、ラッチアップ耐性を向上することができる。
高濃度部が形成されるので、寄生抵抗RWを低減するこ
とができる。それにより、寄生サイリスタのループゲイ
ンを抑え、ラッチアップ耐性を向上することができる。
【0058】それに加え、図1および図2に示すよう
に、第2領域2a2を第1領域2a1よりも相対的に薄
く形成しているので、第2領域2a2がnウェル4に達
するのを阻止することができる。nウェル4がレトログ
レードウェル構造を有する場合には、nウェル4の底部
における高濃度部にp型不純物が達するのを阻止するこ
とができる。それにより、nウェル4に含まれるn型不
純物の濃度低下を阻止することができ、寄生縦型pnp
バイポーラトランジスタ16aのベースの寄生抵抗を低
く維持することができる。
に、第2領域2a2を第1領域2a1よりも相対的に薄
く形成しているので、第2領域2a2がnウェル4に達
するのを阻止することができる。nウェル4がレトログ
レードウェル構造を有する場合には、nウェル4の底部
における高濃度部にp型不純物が達するのを阻止するこ
とができる。それにより、nウェル4に含まれるn型不
純物の濃度低下を阻止することができ、寄生縦型pnp
バイポーラトランジスタ16aのベースの寄生抵抗を低
く維持することができる。
【0059】また、図1および図2に示すように、第1
領域2a1がpウェル5に達することにより、pウェル
5に含まれるp型不純物濃度を高めることができる。そ
れにより、寄生横型npnバイポーラトランジスタ17
aのベースの寄生抵抗を低減することができる。以上の
ことより、さらに効果的にラッチアップ耐性を向上する
ことができる。
領域2a1がpウェル5に達することにより、pウェル
5に含まれるp型不純物濃度を高めることができる。そ
れにより、寄生横型npnバイポーラトランジスタ17
aのベースの寄生抵抗を低減することができる。以上の
ことより、さらに効果的にラッチアップ耐性を向上する
ことができる。
【0060】ここで、図3と図4とを用いて、図1にお
けるIII−III線に沿う不純物プロファイルおよび
IV−IV線に沿う不純物プロファイルについて説明す
る。
けるIII−III線に沿う不純物プロファイルおよび
IV−IV線に沿う不純物プロファイルについて説明す
る。
【0061】図3に示すように、nウェル4の底部には
n型高濃度部の不純物濃度ピーク位置が存在する。この
不純物濃度ピーク位置と、p型不純物領域2aの第2領
域2a2との間に、低濃度のp- エピタキシャル層3a
が存在する。そのため、図1および図2におけるソース
/ドレイン領域8a,8bと、シリコン基板1a間のパ
ンチスルー耐性を従来例よりも向上することができる。
n型高濃度部の不純物濃度ピーク位置が存在する。この
不純物濃度ピーク位置と、p型不純物領域2aの第2領
域2a2との間に、低濃度のp- エピタキシャル層3a
が存在する。そのため、図1および図2におけるソース
/ドレイン領域8a,8bと、シリコン基板1a間のパ
ンチスルー耐性を従来例よりも向上することができる。
【0062】次に、図4に示すように、pウェル5の底
部にもp型高濃度部の不純物濃度ピーク位置が存在す
る。この不純物濃度ピーク位置に達するように第1領域
2a1が形成される。それにより、pウェル5中のp型
不純物濃度を高めることができる。なお、第1領域2a
1は、pウェル5の不純物濃度ピーク位置よりも深い部
分に到達するように形成されてもよい。
部にもp型高濃度部の不純物濃度ピーク位置が存在す
る。この不純物濃度ピーク位置に達するように第1領域
2a1が形成される。それにより、pウェル5中のp型
不純物濃度を高めることができる。なお、第1領域2a
1は、pウェル5の不純物濃度ピーク位置よりも深い部
分に到達するように形成されてもよい。
【0063】以上のようにp型不純物領域2aに第1お
よび第2領域2a1,2a2を設けることにより、エピ
タキシャル層3aの厚みを低減した場合においても、ソ
ース/ドレイン領域8a,8bと基板1a間のパンチス
ルー耐性を確保することができる。その結果、ラッチア
ップ耐性のみならずパンチスルー耐性をも従来例より向
上させることができる。
よび第2領域2a1,2a2を設けることにより、エピ
タキシャル層3aの厚みを低減した場合においても、ソ
ース/ドレイン領域8a,8bと基板1a間のパンチス
ルー耐性を確保することができる。その結果、ラッチア
ップ耐性のみならずパンチスルー耐性をも従来例より向
上させることができる。
【0064】次に、図5〜図9を用いて、図1に示すC
MOSの製造方法について説明する。
MOSの製造方法について説明する。
【0065】シリコン基板1aの主表面上にレジスト1
5aを塗布し、図5に示すようにレジスト15aを所定
形状にパターニングする。その後、パターニングされた
レジスト15aをマスクとして用いて、シリコン基板1
a中にボロン(B)等のp型不純物を注入する。注入条
件は、たとえば、30keV〜50keV,〜5.0×
1015cm2 である。
5aを塗布し、図5に示すようにレジスト15aを所定
形状にパターニングする。その後、パターニングされた
レジスト15aをマスクとして用いて、シリコン基板1
a中にボロン(B)等のp型不純物を注入する。注入条
件は、たとえば、30keV〜50keV,〜5.0×
1015cm2 である。
【0066】次に、レジスト15aを除去した後、図6
に示すように、シリコン基板1aの主表面上に、p- エ
ピタキシャル層3aを10μm程度の厚みに形成する。
このエピタキシャル層3aは、たとえば1200℃の温
度で形成される。そのため、シリコン基板1a中からエ
ピタキシャル層3a中にp型不純物が拡散する。このと
き、上述のp型不純物注入によりシリコン基板1aの主
表面では相対的に高濃度のp型不純物を含む高濃度部
と、相対的に低濃度のp型不純物を含む低濃度部とが存
在する。
に示すように、シリコン基板1aの主表面上に、p- エ
ピタキシャル層3aを10μm程度の厚みに形成する。
このエピタキシャル層3aは、たとえば1200℃の温
度で形成される。そのため、シリコン基板1a中からエ
ピタキシャル層3a中にp型不純物が拡散する。このと
き、上述のp型不純物注入によりシリコン基板1aの主
表面では相対的に高濃度のp型不純物を含む高濃度部
と、相対的に低濃度のp型不純物を含む低濃度部とが存
在する。
【0067】上記の高濃度部から低濃度部よりも多くの
p型不純物がエピタキシャル層3a中に拡散するので、
結果として相対的に厚みの大きい第1領域2a1と、相
対的に厚みの小さい第2領域2a2とが形成されること
となる。より詳しくは、上述の高濃度部上に第1領域2
a1が形成され、低濃度部上に第2領域2a2が形成さ
れる。なお、説明の便宜上「低濃度部」という表現を用
いたが、上述の低濃度部には通常の低濃度領域よりも多
くの不純物が含まれている。
p型不純物がエピタキシャル層3a中に拡散するので、
結果として相対的に厚みの大きい第1領域2a1と、相
対的に厚みの小さい第2領域2a2とが形成されること
となる。より詳しくは、上述の高濃度部上に第1領域2
a1が形成され、低濃度部上に第2領域2a2が形成さ
れる。なお、説明の便宜上「低濃度部」という表現を用
いたが、上述の低濃度部には通常の低濃度領域よりも多
くの不純物が含まれている。
【0068】本実施の形態では、p型不純物をシリコン
基板1a中にドーピングすることによりシリコン基板1
aの主表面におけるp型不純物濃度に差を設けたが、た
とえばn型不純物を上述の場合と同様の手法でシリコン
基板1の主表面の所定領域に注入することによりp型不
純物濃度に差を設けることも可能であると考えられる。
基板1a中にドーピングすることによりシリコン基板1
aの主表面におけるp型不純物濃度に差を設けたが、た
とえばn型不純物を上述の場合と同様の手法でシリコン
基板1の主表面の所定領域に注入することによりp型不
純物濃度に差を設けることも可能であると考えられる。
【0069】次に、図7に示すように、LOCOS(LO
cal Oxidation of Silicon)法等を用いて、エピタキシ
ャル層3aの表面に選択的にフィールド酸化膜6を形成
する。この熱処理により、第1および第2領域2a1,
2a2の厚みが増加する。
cal Oxidation of Silicon)法等を用いて、エピタキシ
ャル層3aの表面に選択的にフィールド酸化膜6を形成
する。この熱処理により、第1および第2領域2a1,
2a2の厚みが増加する。
【0070】次に、図8を参照して、第1領域2a1を
覆い第2領域2a2直上に位置するエピタキシャル層3
aの表面を露出させるレジスト15bを形成する。この
レジスト15bをマスクとして用いて、リン(P)とボ
ロン(B)をエピタキシャル層3a中に注入する。条件
は、リン(P)を700keV,1.0×1013c
m -2、リン(P)を200keV,1.0×1012cm
-2、ボロン(B)を20keV,1.5×1012cm-2
である。それにより、第2領域2a2と離隔するように
nウェル4を形成する。
覆い第2領域2a2直上に位置するエピタキシャル層3
aの表面を露出させるレジスト15bを形成する。この
レジスト15bをマスクとして用いて、リン(P)とボ
ロン(B)をエピタキシャル層3a中に注入する。条件
は、リン(P)を700keV,1.0×1013c
m -2、リン(P)を200keV,1.0×1012cm
-2、ボロン(B)を20keV,1.5×1012cm-2
である。それにより、第2領域2a2と離隔するように
nウェル4を形成する。
【0071】次に、図9に示すように、第2領域2a2
を覆い、第1領域2a1直上に位置するエピタキシャル
層3aの表面を露出させるレジスト15cを形成する。
このレジスト15cをマスクとして用いて、ボロン
(B)をエピタキシャル層3a中に注入する。条件は、
400keV,1.0×1013cm-2、100keV,
1.0×1012cm-3および50keV,2.5×10
12cm-2である。それにより、第1領域2a1に達する
ようにpウェル5が形成される。なお、上述のnウェル
4およびpウェル5の形成条件は一例であり、他の条件
を採用することも可能である。
を覆い、第1領域2a1直上に位置するエピタキシャル
層3aの表面を露出させるレジスト15cを形成する。
このレジスト15cをマスクとして用いて、ボロン
(B)をエピタキシャル層3a中に注入する。条件は、
400keV,1.0×1013cm-2、100keV,
1.0×1012cm-3および50keV,2.5×10
12cm-2である。それにより、第1領域2a1に達する
ようにpウェル5が形成される。なお、上述のnウェル
4およびpウェル5の形成条件は一例であり、他の条件
を採用することも可能である。
【0072】次に、MOSトランジスタの能動領域とな
る部分に10〜100nm程度の厚みのゲート酸化膜を
熱酸化法等により形成し、その上に多結晶シリコン膜等
の導電膜を堆積する。この導電膜をパターニングするこ
とによりゲート電極7a,7bを形成する。次に、それ
らを覆うようにシリコン酸化膜等の絶縁膜を堆積し、そ
の絶縁膜にドライエッチング等のエッチバックを施す。
それにより、サイドウォール絶縁膜12を形成する。
る部分に10〜100nm程度の厚みのゲート酸化膜を
熱酸化法等により形成し、その上に多結晶シリコン膜等
の導電膜を堆積する。この導電膜をパターニングするこ
とによりゲート電極7a,7bを形成する。次に、それ
らを覆うようにシリコン酸化膜等の絶縁膜を堆積し、そ
の絶縁膜にドライエッチング等のエッチバックを施す。
それにより、サイドウォール絶縁膜12を形成する。
【0073】次に、n型不純物とp型不純物とを選択的
にnウェル4あるいはpウェル5に注入し、ソース/ド
レイン領域8a,9a,8b,9bと、nウェルコンタ
クト領域10と、pウェルコンタクト領域11とを形成
する。
にnウェル4あるいはpウェル5に注入し、ソース/ド
レイン領域8a,9a,8b,9bと、nウェルコンタ
クト領域10と、pウェルコンタクト領域11とを形成
する。
【0074】次に、CVD(Chemical Vapor Depositio
n )法等を用いて、シリコン酸化膜等からなる層間絶縁
膜13を形成する。この層間絶縁膜13にフォトリソグ
ラフィとエッチングにより、コンタクトホール13a〜
13fを形成する。その後、スパッタリング法等を用い
て、アルミニウム等からなる金属配線14a,14b,
14cを形成する。以上の工程を経て図1に示すCMO
Sが形成されることとなる。
n )法等を用いて、シリコン酸化膜等からなる層間絶縁
膜13を形成する。この層間絶縁膜13にフォトリソグ
ラフィとエッチングにより、コンタクトホール13a〜
13fを形成する。その後、スパッタリング法等を用い
て、アルミニウム等からなる金属配線14a,14b,
14cを形成する。以上の工程を経て図1に示すCMO
Sが形成されることとなる。
【0075】次に、図10〜図12を用いて、シリコン
基板1aへのp型不純物の選択的導入方法の他の例につ
いて説明する。本方法は、後述する実施の形態2〜4に
も適用可能である。
基板1aへのp型不純物の選択的導入方法の他の例につ
いて説明する。本方法は、後述する実施の形態2〜4に
も適用可能である。
【0076】図10に示すように、シリコン基板1aの
主表面上に窒化膜25を堆積する。この窒化膜25上に
レジスト15dを形成し、このレジスト15dをマスク
として用いて窒化膜25をパターニングする。それによ
り図11に示すように、シリコン基板1aの主表面を選
択的に露出させる窒化膜25が形成される。
主表面上に窒化膜25を堆積する。この窒化膜25上に
レジスト15dを形成し、このレジスト15dをマスク
として用いて窒化膜25をパターニングする。それによ
り図11に示すように、シリコン基板1aの主表面を選
択的に露出させる窒化膜25が形成される。
【0077】次に、窒化膜25を覆うように主表面上に
BSG(Borosilicate glass)膜26を堆積する。この
BSG膜26からシリコン基板1a中にボロンを拡散さ
せる。このとき、窒化膜25はボロンの透過を阻止す
る。それにより、シリコン基板1a中に選択的にボロン
が拡散し、相対的に高濃度のp型不純物を含む高濃度部
と、相対的に低濃度のp型不純物を含む低濃度部とを主
表面に形成することができる。その後、BSG膜26と
窒化膜25とを除去し、エピタキシャル層3aを形成す
る。それにより、図6の場合と同様のエピタキシャル層
3aを形成できる。
BSG(Borosilicate glass)膜26を堆積する。この
BSG膜26からシリコン基板1a中にボロンを拡散さ
せる。このとき、窒化膜25はボロンの透過を阻止す
る。それにより、シリコン基板1a中に選択的にボロン
が拡散し、相対的に高濃度のp型不純物を含む高濃度部
と、相対的に低濃度のp型不純物を含む低濃度部とを主
表面に形成することができる。その後、BSG膜26と
窒化膜25とを除去し、エピタキシャル層3aを形成す
る。それにより、図6の場合と同様のエピタキシャル層
3aを形成できる。
【0078】なお、不純物の透過を防止可能な膜であれ
ば、窒化膜25の代わりに使用できる。また、p型不純
物をドーピング可能な膜であれば、BSG膜26以外の
膜も使用可能である。
ば、窒化膜25の代わりに使用できる。また、p型不純
物をドーピング可能な膜であれば、BSG膜26以外の
膜も使用可能である。
【0079】本実施の形態におけるCMOSの製造方法
によれば、ラッチアップ耐性およびパンチスルー耐性が
向上されたCMOSを形成できるばかりでなく、エピタ
キシャル層3aにエッチング処理等を施していないの
で、エピタキシャル層3aにおける欠陥の発生をも抑制
することができる。
によれば、ラッチアップ耐性およびパンチスルー耐性が
向上されたCMOSを形成できるばかりでなく、エピタ
キシャル層3aにエッチング処理等を施していないの
で、エピタキシャル層3aにおける欠陥の発生をも抑制
することができる。
【0080】(実施の形態2)次に、図13を用いて、
本発明の実施の形態2について説明する。図13は、本
発明の実施の形態2におけるCMOSを示す断面図であ
る。
本発明の実施の形態2について説明する。図13は、本
発明の実施の形態2におけるCMOSを示す断面図であ
る。
【0081】図13を参照して、本実施の形態2では、
n+ シリコン基板1bの主表面上にn- エピタキシャル
層3bが形成されている。そして、これらの間にn型不
純物領域2bが形成されている。このn型不純物領域2
bは、相対的に厚みの大きい第1領域2b1と、相対的
に厚みの小さい第2領域2b2とを有する。
n+ シリコン基板1bの主表面上にn- エピタキシャル
層3bが形成されている。そして、これらの間にn型不
純物領域2bが形成されている。このn型不純物領域2
bは、相対的に厚みの大きい第1領域2b1と、相対的
に厚みの小さい第2領域2b2とを有する。
【0082】本実施の形態2の場合には、寄生縦型np
nバイポーラトランジスタ16bと、寄生横型pnpバ
イポーラトランジスタ17bとで寄生サイリスタが構成
される。
nバイポーラトランジスタ16bと、寄生横型pnpバ
イポーラトランジスタ17bとで寄生サイリスタが構成
される。
【0083】それ以外の構造に関しては実施の形態1の
場合と同様である。本実施の形態2においても実施の形
態1と同様の効果を期待できる。
場合と同様である。本実施の形態2においても実施の形
態1と同様の効果を期待できる。
【0084】本実施の形態2におけるCMOSの製造方
法については、実施の形態1の場合と同様の方法でリン
(P)等のn型不純物をシリコン基板1bの主表面に選
択的に導入し、該主表面上にn- エピタキシャル層3b
を形成すればよい。シリコン基板1bの主表面に導入さ
れるn型不純物の注入量および注入エネルギは、実施の
形態1におけるp型不純物の注入量および注入エネルギ
と同様でよい。それ以外のプロセスは実施の形態1の場
合と同様である。
法については、実施の形態1の場合と同様の方法でリン
(P)等のn型不純物をシリコン基板1bの主表面に選
択的に導入し、該主表面上にn- エピタキシャル層3b
を形成すればよい。シリコン基板1bの主表面に導入さ
れるn型不純物の注入量および注入エネルギは、実施の
形態1におけるp型不純物の注入量および注入エネルギ
と同様でよい。それ以外のプロセスは実施の形態1の場
合と同様である。
【0085】(実施の形態3)図14に、本実施の形態
3におけるCMOSの断面構造を示す。図14に示すよ
うに、本実施の形態3では、p+ シリコン基板1aの主
表面上にn- エピタキシャル層3bを形成している。そ
れ以外の構造に関しては実施の形態1の場合と同様であ
る。本実施の形態3の場合にも、実施の形態1の場合と
同様の効果を期待できる。
3におけるCMOSの断面構造を示す。図14に示すよ
うに、本実施の形態3では、p+ シリコン基板1aの主
表面上にn- エピタキシャル層3bを形成している。そ
れ以外の構造に関しては実施の形態1の場合と同様であ
る。本実施の形態3の場合にも、実施の形態1の場合と
同様の効果を期待できる。
【0086】製造方法に関しては、実施の形態1の場合
と同様の方法で、p+ シリコン基板1bの主表面に選択
的にp型不純物を導入し、該主表面上にn- エピタキシ
ャル層3bを形成すればよい。それ以外のプロセスにつ
いては実施の形態1と同様である。
と同様の方法で、p+ シリコン基板1bの主表面に選択
的にp型不純物を導入し、該主表面上にn- エピタキシ
ャル層3bを形成すればよい。それ以外のプロセスにつ
いては実施の形態1と同様である。
【0087】(実施の形態4)図15に、本実施の形態
4におけるCMOSの断面構造を示す。図15に示すよ
うに、本実施の形態4では、n+ シリコン基板1bの主
表面上に、p- エピタキシャル層3aを形成している。
また、n型不純物領域2bがエピタキシャル層3a内に
形成され、第1および第2領域2b1,2b2を有す
る。さらに、寄生サイリスタが、寄生縦型npnバイポ
ーラトランジスタ16bと、寄生横型pnpバイポーラ
トランジスタ17bとで構成されている。それ以外の構
造に関しては実施の形態1の場合と同様である。本実施
の形態4の場合も、実施の形態1と同様の効果を期待で
きる。
4におけるCMOSの断面構造を示す。図15に示すよ
うに、本実施の形態4では、n+ シリコン基板1bの主
表面上に、p- エピタキシャル層3aを形成している。
また、n型不純物領域2bがエピタキシャル層3a内に
形成され、第1および第2領域2b1,2b2を有す
る。さらに、寄生サイリスタが、寄生縦型npnバイポ
ーラトランジスタ16bと、寄生横型pnpバイポーラ
トランジスタ17bとで構成されている。それ以外の構
造に関しては実施の形態1の場合と同様である。本実施
の形態4の場合も、実施の形態1と同様の効果を期待で
きる。
【0088】本実施の形態4におけるCMOSの製造方
法については、実施の形態2と同様の方法でn+ シリコ
ン基板1bの主表面に選択的にn型不純物を導入し、該
主表面上にp- エピタキシャル層3aを形成すればよ
い。それ以降は実施の形態1の場合と同様である。
法については、実施の形態2と同様の方法でn+ シリコ
ン基板1bの主表面に選択的にn型不純物を導入し、該
主表面上にp- エピタキシャル層3aを形成すればよ
い。それ以降は実施の形態1の場合と同様である。
【0089】(実施の形態5)次に、図16および図1
7を用いて、実施の形態1の思想をSRAMに適用した
実施の形態5について説明する。なお、実施の形態2〜
4の思想も、SRAMに適用可能である。
7を用いて、実施の形態1の思想をSRAMに適用した
実施の形態5について説明する。なお、実施の形態2〜
4の思想も、SRAMに適用可能である。
【0090】図16は、フルCMOSSRAMのメモリ
セルの平面図である。図17は、図16におけるX1−
X2に沿う断面図である。
セルの平面図である。図17は、図16におけるX1−
X2に沿う断面図である。
【0091】図16を参照して、nウェル4a,4bが
間隔をあけて形成され、pウェル5a,5bが間隔をあ
けて形成される。nウェル4a上からpウェル5a上に
延在するようにゲート電極19aが形成され、nウェル
4b上からpウェル5b上に延在するようにゲート電極
19bが形成され、pウェル5a上からpウェル5b上
に延在するようにゲート電極19cが形成される。
間隔をあけて形成され、pウェル5a,5bが間隔をあ
けて形成される。nウェル4a上からpウェル5a上に
延在するようにゲート電極19aが形成され、nウェル
4b上からpウェル5b上に延在するようにゲート電極
19bが形成され、pウェル5a上からpウェル5b上
に延在するようにゲート電極19cが形成される。
【0092】ゲート電極19aとnウェル4aとの交差
部にpMOSトランジスタ(ロードトランジスタ)18
aが形成され、nウェル4bとゲート電極19bとの交
差部にpMOSトランジスタ(ロードトランジスタ)1
8bが形成される。
部にpMOSトランジスタ(ロードトランジスタ)18
aが形成され、nウェル4bとゲート電極19bとの交
差部にpMOSトランジスタ(ロードトランジスタ)1
8bが形成される。
【0093】pウェル5aとゲート電極19aとの交差
部にnMOSトランジスタ(ドライバトランジスタ)1
8cが形成され、pウェル5bとゲート電極19bとの
交差部にnMOSトランジスタ(ドライバトランジス
タ)18dが形成される。また、pウェル5aとゲート
電極19cとの交差部にnMOSトランジスタ(アクセ
ストランジスタ)18eが形成され、pウェル5bとゲ
ート電極19cとの交差部にnMOSトランジスタ(ア
クセストランジスタ)18fが形成される。
部にnMOSトランジスタ(ドライバトランジスタ)1
8cが形成され、pウェル5bとゲート電極19bとの
交差部にnMOSトランジスタ(ドライバトランジス
タ)18dが形成される。また、pウェル5aとゲート
電極19cとの交差部にnMOSトランジスタ(アクセ
ストランジスタ)18eが形成され、pウェル5bとゲ
ート電極19cとの交差部にnMOSトランジスタ(ア
クセストランジスタ)18fが形成される。
【0094】nウェル4a内の所定の不純物領域と、ゲ
ート電極19bと、pウェル5a内の所定の不純物領域
とが、コンタクトホール21a〜21cを介して局所配
線20aによって接続される。nウェル4b内の所定の
不純物領域と、ゲート電極19aと、pウェル5b内の
所定の不純物領域とが、コンタクトホール21d〜21
fを介して局所配線20bにより接続される。
ート電極19bと、pウェル5a内の所定の不純物領域
とが、コンタクトホール21a〜21cを介して局所配
線20aによって接続される。nウェル4b内の所定の
不純物領域と、ゲート電極19aと、pウェル5b内の
所定の不純物領域とが、コンタクトホール21d〜21
fを介して局所配線20bにより接続される。
【0095】次に、図17を参照して、p型不純物領域
2aの第1領域2a1直上に位置するpウェル5上にn
MOSトランジスタが形成され、第2領域2a2直上に
位置するnウェル4上にpMOSが形成される。pMO
Sは、ドレインとなるp型不純物領域23を有し、nM
OSトランジスタは、ソース/ドレインとなるn型不純
物領域22a,22bと、ゲート電極19cとを備え
る。
2aの第1領域2a1直上に位置するpウェル5上にn
MOSトランジスタが形成され、第2領域2a2直上に
位置するnウェル4上にpMOSが形成される。pMO
Sは、ドレインとなるp型不純物領域23を有し、nM
OSトランジスタは、ソース/ドレインとなるn型不純
物領域22a,22bと、ゲート電極19cとを備え
る。
【0096】pMOSトランジスタとnMOSトランジ
スタとを覆うように層間絶縁膜13が形成され、層間絶
縁膜13にコンタクトホール21d〜21fが形成され
る。コンタクトホール21d〜21f内から層間絶縁膜
13上に延在するように局所配線20bが形成される。
スタとを覆うように層間絶縁膜13が形成され、層間絶
縁膜13にコンタクトホール21d〜21fが形成され
る。コンタクトホール21d〜21f内から層間絶縁膜
13上に延在するように局所配線20bが形成される。
【0097】このようにフルCMOSSRAMに本発明
を適用することにより、メモリセル内におけるラッチア
ップを効果的に抑制することができる。そのため、ラッ
チアップ防止用ガードリングをメモリセル内に設ける必
要がなくなり、メモリセル面積を縮小することができ
る。特に、微細化が進みセル面積が小さくなった場合に
本発明は有効である。
を適用することにより、メモリセル内におけるラッチア
ップを効果的に抑制することができる。そのため、ラッ
チアップ防止用ガードリングをメモリセル内に設ける必
要がなくなり、メモリセル面積を縮小することができ
る。特に、微細化が進みセル面積が小さくなった場合に
本発明は有効である。
【0098】以上のように、さまざまな実施の形態につ
いて説明を行なったが、本発明の思想は、DRAM(Dy
namic Random Access Memory)等の他のメモリや、Bi
CMOSその他のCMOS構造を有するすべてのデバイ
スに適用可能である。特に、これらに適用する場合に
は、p+ シリコン基板1aを採用することが好ましい。
SRAMに本発明を適用する場合は、n+ シリコン基板
1bを採用することが好ましい。また、基板とエピタキ
シャル層とが同一導電型の場合には、シングルウェル構
造を採用することもできる。
いて説明を行なったが、本発明の思想は、DRAM(Dy
namic Random Access Memory)等の他のメモリや、Bi
CMOSその他のCMOS構造を有するすべてのデバイ
スに適用可能である。特に、これらに適用する場合に
は、p+ シリコン基板1aを採用することが好ましい。
SRAMに本発明を適用する場合は、n+ シリコン基板
1bを採用することが好ましい。また、基板とエピタキ
シャル層とが同一導電型の場合には、シングルウェル構
造を採用することもできる。
【0099】なお、今回開示された実施の形態は、すべ
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれる。
ての点で例示であって制限的なものではないと考えられ
るべきである。本発明の範囲は特許請求の範囲によって
示され、特許請求の範囲と均等の意味および範囲内での
すべての変更が含まれる。
【0100】
【発明の効果】以上説明したように、本発明によれば、
寄生サイリスタを構成する2つの寄生バイポーラトラン
ジスタのベースの寄生抵抗を低減できるので、バイポー
ラトランジスタのターンオンを抑制でき、ラッチアップ
耐性を向上することができる。そればかりでなく、基板
と、第2活性領域における基板と同じ導電型の領域との
間のパンチスルーをも抑制できる。さらに、エピタキシ
ャル層にエッチング等の処理を施さないので、エッチン
グ等の処理をエピタキシャル層に施すことにより生じ得
る結晶欠陥の発生をも阻止することができる。その結
果、信頼性の高い半導体装置が得られる。
寄生サイリスタを構成する2つの寄生バイポーラトラン
ジスタのベースの寄生抵抗を低減できるので、バイポー
ラトランジスタのターンオンを抑制でき、ラッチアップ
耐性を向上することができる。そればかりでなく、基板
と、第2活性領域における基板と同じ導電型の領域との
間のパンチスルーをも抑制できる。さらに、エピタキシ
ャル層にエッチング等の処理を施さないので、エッチン
グ等の処理をエピタキシャル層に施すことにより生じ得
る結晶欠陥の発生をも阻止することができる。その結
果、信頼性の高い半導体装置が得られる。
【図1】 本発明の実施の形態1におけるCMOSの断
面図である。
面図である。
【図2】 寄生サイリスタの等価回路を併記したCMO
Sの断面図である。
Sの断面図である。
【図3】 図1のIII−III線に沿う不純物プロフ
ァイルの一例を示す図である。
ァイルの一例を示す図である。
【図4】 図1のIV−IV線に沿う不純物プロファイ
ルの一例を示す図である。
ルの一例を示す図である。
【図5】 図1に示すCMOSの製造工程の第1工程を
示す断面図である。
示す断面図である。
【図6】 図1に示すCMOSの製造工程の第2工程を
示す断面図である。
示す断面図である。
【図7】 図1に示すCMOSの製造工程の第3工程を
示す断面図である。
示す断面図である。
【図8】 図1に示すCMOSの製造工程の第4工程を
示す断面図である。
示す断面図である。
【図9】 図1に示すCMOSの製造工程の第5工程を
示す断面図である。
示す断面図である。
【図10】 シリコン基板への不純物導入方法の他の例
における第1工程を示す断面図である。
における第1工程を示す断面図である。
【図11】 シリコン基板への不純物導入方法の他の例
における第2工程を示す断面図である。
における第2工程を示す断面図である。
【図12】 シリコン基板への不純物導入方法の他の例
における第3工程を示す断面図である。
における第3工程を示す断面図である。
【図13】 寄生サイリスタの等価回路を併記した実施
の形態2におけるCMOSの断面図である。
の形態2におけるCMOSの断面図である。
【図14】 寄生サイリスタの等価回路を併記した実施
の形態3におけるCMOSの断面図である。
の形態3におけるCMOSの断面図である。
【図15】 寄生サイリスタの等価回路を併記した実施
の形態4におけるCMOSの断面図である。
の形態4におけるCMOSの断面図である。
【図16】 本発明の実施の形態5におけるSRAMの
メモリセルの平面図である。
メモリセルの平面図である。
【図17】 図16におけるX1−X2に沿う断面図で
ある。
ある。
【図18】 従来のCMOSの断面図である。
1a p+ シリコン基板、1b n+ シリコン基板、2
a p型不純物領域(遷移領域)、2b n型不純物領
域(遷移領域)、2a1,2b1 第1領域、2a2,
2b2 第2領域、3a p- エピタキシャル層、3b
n- エピタキシャル層、4,4a,4b nウェル、
5,5a,5b pウェル、6 フィールド酸化膜、7
a,7b ゲート電極、8a,9a ソース領域、8
b,9bドレイン領域、10 nウェルコンタクト領
域、11 pウェルコンタクト領域、16a 寄生縦型
pnpバイポーラトランジスタ、16b 寄生縦型np
nバイポーラトランジスタ、17a 寄生横型npnバ
イポーラトランジスタ、17b 寄生横型pnpバイポ
ーラトランジスタ、15a〜15d レジスト(マス
ク)。
a p型不純物領域(遷移領域)、2b n型不純物領
域(遷移領域)、2a1,2b1 第1領域、2a2,
2b2 第2領域、3a p- エピタキシャル層、3b
n- エピタキシャル層、4,4a,4b nウェル、
5,5a,5b pウェル、6 フィールド酸化膜、7
a,7b ゲート電極、8a,9a ソース領域、8
b,9bドレイン領域、10 nウェルコンタクト領
域、11 pウェルコンタクト領域、16a 寄生縦型
pnpバイポーラトランジスタ、16b 寄生縦型np
nバイポーラトランジスタ、17a 寄生横型npnバ
イポーラトランジスタ、17b 寄生横型pnpバイポ
ーラトランジスタ、15a〜15d レジスト(マス
ク)。
Claims (12)
- 【請求項1】 主表面を有する第1導電型の低比抵抗半
導体基板と、 前記主表面上に形成されたエピタキシャル層と、 前記エピタキシャル層に形成された第1導電型の第1活
性領域と、 前記エピタキシャル層に形成された第2導電型の第2活
性領域と、 前記主表面から前記エピタキシャル層内に延在し、前記
第1活性領域下に位置する第1領域と、前記第2活性領
域下に位置し前記第1領域よりも厚みの小さい第2領域
とを含む第1導電型の不純物領域と、を備えた半導体装
置。 - 【請求項2】 前記第1領域は前記第1活性領域に達
し、前記第2領域は前記第2活性領域と離隔する、請求
項1に記載の半導体装置。 - 【請求項3】 前記不純物領域に含まれる第1導電型の
不純物濃度は、前記エピタキシャル層の不純物濃度より
高く、 前記第2活性領域と前記第2領域間に位置する前記エピ
タキシャル層の厚みが、前記第1活性領域と前記第1領
域間に位置する前記エピタキシャル層の厚みより大き
い、請求項1に記載の半導体装置。 - 【請求項4】 前記第1活性領域は、第1導電型の第1
ウェルを含み、 前記第2活性領域は、第2導電型の第2ウェルを含み、 前記第1ウェルには第2導電型のMOS(Metal Oxide
Semiconductor )トランジスタが形成され、 前記第2ウェルには第1導電型のMOSトランジスタが
形成される、請求項1から3のいずれかに記載の半導体
装置。 - 【請求項5】 前記第1と第2ウェルは、レトログレー
ドウェルである、請求項4に記載の半導体装置。 - 【請求項6】 前記半導体装置は、1対のドライバMO
S(Metal Oxide Semiconductor )トランジスタと、1
対のアクセスMOSトランジスタと、1対の負荷用素子
を含むメモリセルを備える、請求項1から5のいずれか
に記載の半導体装置。 - 【請求項7】 前記負荷用素子はMOS(Metal Oxide
Semiconductor )トランジスタである、請求項6に記載
の半導体装置。 - 【請求項8】 第1導電型の低比抵抗半導体基板の主表
面に、相対的に高濃度の第1導電型の不純物を含む高濃
度部と、相対的に低濃度の第1導電型の不純物を含む低
濃度部とを形成する工程と、 前記主表面上にエピタキシャル層を形成するとともに前
記主表面から前記エピタキシャル層内に延在し相対的に
厚い第1領域と相対的に薄い第2領域とを含む第1導電
型の不純物領域を形成する工程と、 前記第1領域上に第1導電型の第1活性領域を形成する
工程と、 前記第2領域上に第2導電型の第2活性領域を形成する
工程とを備えた半導体装置の製造方法。 - 【請求項9】 前記高濃度部と前記低濃度部を形成する
工程は、前記主表面に第1導電型の不純物を選択的に導
入する工程を含む、請求項8に記載の半導体装置の製造
方法。 - 【請求項10】 前記第1導電型の不純物を前記主表面
に選択的に導入する工程は、 前記主表面上に選択的にマスク層を形成する工程と、 前記マスク層を用いて前記主表面に選択的に前記第1導
電型の不純物を注入する工程とを含む、請求項9に記載
の半導体装置の製造方法。 - 【請求項11】 前記第1導電型の不純物を前記主表面
に選択的に導入する工程は、 前記主表面上に、前記第1導電型の不純物の透過を防止
する不純物透過防止膜を選択的に形成する工程と、 前記不純物透過防止膜を覆うように前記主表面上に、前
記第1導電型の不純物を含む膜を形成する工程と、 前記第1導電型の不純物を含む膜から前記基板中に前記
第1導電型の不純物を選択的に拡散させる工程とを含
む、請求項9に記載の半導体装置の製造方法。 - 【請求項12】 前記第1活性領域は第1導電型の第1
ウェルを含み、 前記第2活性領域は第2導電型の第2ウェルを含み、 前記第1活性領域の形成工程は、 前記第1領域上に位置する前記エピタキシャル層に前記
第1導電型の不純物を導入することにより、前記第1領
域に達するように前記第1ウェルを形成する工程を含
み、 前記第2活性領域の形成工程は、 前記第2領域上に位置する前記エピタキシャル層に第2
導電型の不純物を導入することにより、前記第2領域と
離隔するように前記第2ウェルを形成する工程を含む、
請求項8から11のいずれかに記載の半導体装置の製造
方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10260024A JP2000091443A (ja) | 1998-09-14 | 1998-09-14 | 半導体装置およびその製造方法 |
US09/259,328 US6198139B1 (en) | 1998-09-14 | 1999-03-01 | Complementary MOS device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10260024A JP2000091443A (ja) | 1998-09-14 | 1998-09-14 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000091443A true JP2000091443A (ja) | 2000-03-31 |
Family
ID=17342254
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10260024A Withdrawn JP2000091443A (ja) | 1998-09-14 | 1998-09-14 | 半導体装置およびその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6198139B1 (ja) |
JP (1) | JP2000091443A (ja) |
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KR100451591B1 (ko) * | 2001-06-12 | 2004-10-08 | (주)시아이센서 | 씨모스 이미지 센서의 픽셀 |
FR2826182A1 (fr) * | 2001-06-15 | 2002-12-20 | St Microelectronics Sa | Circuit integre de type cmos a tenue en tension elevee |
US6504196B1 (en) * | 2001-08-30 | 2003-01-07 | Micron Technology, Inc. | CMOS imager and method of formation |
US6911716B2 (en) * | 2002-09-09 | 2005-06-28 | Lucent Technologies, Inc. | Bipolar transistors with vertical structures |
US7541624B2 (en) * | 2003-07-21 | 2009-06-02 | Alcatel-Lucent Usa Inc. | Flat profile structures for bipolar transistors |
US20050145915A1 (en) * | 2004-01-06 | 2005-07-07 | Badredin Fatemizadeh | Selective epi-region method for integration of vertical power MOSFET and lateral driver devices |
JP4667756B2 (ja) * | 2004-03-03 | 2011-04-13 | 三菱電機株式会社 | 半導体装置 |
US7221021B2 (en) * | 2004-06-25 | 2007-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of forming high voltage devices with retrograde well |
US7671638B2 (en) * | 2007-06-28 | 2010-03-02 | International Rectifier Corporation | Negative N-epi biasing sensing and high side gate driver output spurious turn-on prevention due to N-epi P-sub diode conduction during N-epi negative transient voltage |
JP5375402B2 (ja) * | 2009-07-22 | 2013-12-25 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
US8513717B2 (en) * | 2011-01-18 | 2013-08-20 | Unisantis Electronics Singapore Pte. Ltd. | Semiconductor device and method for manufacturing the same |
US9406567B1 (en) * | 2012-02-28 | 2016-08-02 | Mie Fujitsu Semiconductor Limited | Method for fabricating multiple transistor devices on a substrate with varying threshold voltages |
CN107004723B (zh) * | 2015-06-17 | 2021-03-09 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5814538A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2660056B2 (ja) | 1989-09-12 | 1997-10-08 | 三菱電機株式会社 | 相補型mos半導体装置 |
KR0131723B1 (ko) * | 1994-06-08 | 1998-04-14 | 김주용 | 반도체소자 및 그 제조방법 |
US5501993A (en) * | 1994-11-22 | 1996-03-26 | Genus, Inc. | Method of constructing CMOS vertically modulated wells (VMW) by clustered MeV BILLI (buried implanted layer for lateral isolation) implantation |
JP3641511B2 (ja) * | 1995-06-16 | 2005-04-20 | 株式会社ルネサステクノロジ | 半導体装置 |
-
1998
- 1998-09-14 JP JP10260024A patent/JP2000091443A/ja not_active Withdrawn
-
1999
- 1999-03-01 US US09/259,328 patent/US6198139B1/en not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
US6198139B1 (en) | 2001-03-06 |
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---|---|---|---|
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