JP2000058705A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
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Abstract
(57)【要約】
【課題】 配線基板にバンプ電極を介して半導体チップ
を実装し、かつ、半導体チップと配線基板との対向面間
に充填材料を介在させる構造を有する半導体装置におい
て、充填材料と配線基板側の配線との密着性を向上させ
る。 【解決手段】 半導体チップ２を、その主面と配線基板
３の主面との間に異方性導電樹脂からなる接着剤４を介
在させた状態でバンプ電極５を介して配線基板３上に実
装してなる半導体装置１において、配線基板３の配線１
０において接着剤４が接触する面を粗化したものであ
る。これにより、配線１０と接着剤４との密着性を向上
できる。
を実装し、かつ、半導体チップと配線基板との対向面間
に充填材料を介在させる構造を有する半導体装置におい
て、充填材料と配線基板側の配線との密着性を向上させ
る。 【解決手段】 半導体チップ２を、その主面と配線基板
３の主面との間に異方性導電樹脂からなる接着剤４を介
在させた状態でバンプ電極５を介して配線基板３上に実
装してなる半導体装置１において、配線基板３の配線１
０において接着剤４が接触する面を粗化したものであ
る。これにより、配線１０と接着剤４との密着性を向上
できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ベース基板の表面に集積回
路を形成するためのプロセスと同様のプロセスで配線層
を形成することで微細配線を実現した配線基板上に突状
電極を介して半導体チップを実装してなる半導体装置に
適用して有効な技術に関するものである。
その製造技術に関し、特に、ベース基板の表面に集積回
路を形成するためのプロセスと同様のプロセスで配線層
を形成することで微細配線を実現した配線基板上に突状
電極を介して半導体チップを実装してなる半導体装置に
適用して有効な技術に関するものである。
【０００２】
【従来の技術】小形で、薄く、しかも高機能を有する電
子機器の製造に伴い、例えばＣＳＰ（Chip Size Packag
e ）等のような超小型パッケージ技術や半導体チップを
配線基板に実装するベアチップ実装技術が使用されつつ
ある。
子機器の製造に伴い、例えばＣＳＰ（Chip Size Packag
e ）等のような超小型パッケージ技術や半導体チップを
配線基板に実装するベアチップ実装技術が使用されつつ
ある。
【０００３】しかし、パッケージの小型化やベアチップ
実装技術の導入に伴い、その外部端子のピッチも微細化
される結果、それを実装する配線基板側の配線や接続孔
等にも微細化が要求され、従来のプリント配線基板では
対応できないという課題が生じている。いわゆるビルド
アップ配線基板は、このような要求に対応する技術であ
り、プリント配線基板等をベース基板としてその表面に
集積回路と同様のプロセスで配線層を設けることで微細
配線を実現した配線基板である。
実装技術の導入に伴い、その外部端子のピッチも微細化
される結果、それを実装する配線基板側の配線や接続孔
等にも微細化が要求され、従来のプリント配線基板では
対応できないという課題が生じている。いわゆるビルド
アップ配線基板は、このような要求に対応する技術であ
り、プリント配線基板等をベース基板としてその表面に
集積回路と同様のプロセスで配線層を設けることで微細
配線を実現した配線基板である。
【０００４】ところで、本発明者が検討した半導体装置
は、そのビルドアップ配線基板を用いたもので、ビルド
アップ配線基板上にバンプ電極を介して半導体チップを
実装し、かつ、ビルドアップ配線基板と半導体チップの
対向面間に異方性導電樹脂を介在させる構造を有してお
り、ビルドアップ配線基板の配線においてバンプ電極お
よび異方性導電樹脂が接する面は平坦となっている。
は、そのビルドアップ配線基板を用いたもので、ビルド
アップ配線基板上にバンプ電極を介して半導体チップを
実装し、かつ、ビルドアップ配線基板と半導体チップの
対向面間に異方性導電樹脂を介在させる構造を有してお
り、ビルドアップ配線基板の配線においてバンプ電極お
よび異方性導電樹脂が接する面は平坦となっている。
【０００５】なお、プリント基板等をベース基板として
その表面に集積回路と同様のプロセスで配線層を設けて
成る配線基板構造については、例えば日経ＢＰ社、１９
９３年５月３１日、「実践講座 ＶＬＳＩパッケージン
グ技術（下）」Ｐ２３０〜Ｐ２１４に記載があり、当該
配線基板の形成方法等について説明されている。
その表面に集積回路と同様のプロセスで配線層を設けて
成る配線基板構造については、例えば日経ＢＰ社、１９
９３年５月３１日、「実践講座 ＶＬＳＩパッケージン
グ技術（下）」Ｐ２３０〜Ｐ２１４に記載があり、当該
配線基板の形成方法等について説明されている。
【０００６】
【発明が解決しようとする課題】ところが、上記本発明
者が検討した半導体装置技術においては、以下の課題が
あることを本発明者は見出した。
者が検討した半導体装置技術においては、以下の課題が
あることを本発明者は見出した。
【０００７】すなわち、上記ビルドアップ配線基板にお
いて集積回路と同様のプロセスで形成される配線形成層
は比較的柔らかいので、半導体チップをバンプ電極を介
して熱圧着する際に、バンプ電極が押し当てられる配線
が変形してしまうが、特に異方性導電樹脂とその配線材
料との密着性が充分とは言えないので、その配線と異方
性導電樹脂との接触界面に隙間または剥離が生じ、半導
体装置の歩留まりや信頼性が低下する課題がある。
いて集積回路と同様のプロセスで形成される配線形成層
は比較的柔らかいので、半導体チップをバンプ電極を介
して熱圧着する際に、バンプ電極が押し当てられる配線
が変形してしまうが、特に異方性導電樹脂とその配線材
料との密着性が充分とは言えないので、その配線と異方
性導電樹脂との接触界面に隙間または剥離が生じ、半導
体装置の歩留まりや信頼性が低下する課題がある。
【０００８】本発明の目的は、配線基板にバンプ電極を
介して半導体チップを実装し、かつ、半導体チップと配
線基板との対向面間に充填材料を介在させる構造を有す
る半導体装置において、充填材料と配線基板側の配線と
の密着性を向上させることのできる技術を提供すること
にある。
介して半導体チップを実装し、かつ、半導体チップと配
線基板との対向面間に充填材料を介在させる構造を有す
る半導体装置において、充填材料と配線基板側の配線と
の密着性を向上させることのできる技術を提供すること
にある。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１１】本発明の半導体装置は、半導体チップを突
状電極を介して配線基板に実装し、かつ、前記半導体チ
ップと配線基板との対向面間に充填材料を介在させる構
造を有する半導体装置であって、前記配線基板は、第１
配線基板部と、その主面または裏面の少なくとも一方に
設けられ、かつ、前記第１配線基板部よりも相対的に柔
らかい第２配線基板部とを有し、前記第１配線基板部は
１または複数の第１配線層を有し、前記第２配線基板部
は前記第１配線層の第１配線に電気的に接続された１ま
たは複数の第２配線層を有し、前記第２配線層のうちの
所定の第２配線層における第２配線に前記突状電極が接
続されており、前記所定の第２配線層における第２配線
において少なくとも前記充填材料が接する面を粗化した
ものである。
状電極を介して配線基板に実装し、かつ、前記半導体チ
ップと配線基板との対向面間に充填材料を介在させる構
造を有する半導体装置であって、前記配線基板は、第１
配線基板部と、その主面または裏面の少なくとも一方に
設けられ、かつ、前記第１配線基板部よりも相対的に柔
らかい第２配線基板部とを有し、前記第１配線基板部は
１または複数の第１配線層を有し、前記第２配線基板部
は前記第１配線層の第１配線に電気的に接続された１ま
たは複数の第２配線層を有し、前記第２配線層のうちの
所定の第２配線層における第２配線に前記突状電極が接
続されており、前記所定の第２配線層における第２配線
において少なくとも前記充填材料が接する面を粗化した
ものである。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００１３】図１は本発明の一実施の形態である半導体
装置の断面図、図２は図１の半導体装置の要部拡大断面
図、図３は図１および図２の半導体装置のさらに要部を
拡大した断面図、図４は図１の本発明を適用した半導体
装置の平面図、図５は図４のＡ−Ａ線の断面図、図６〜
図１０は図１の半導体装置の製造工程中における要部断
面図である。
装置の断面図、図２は図１の半導体装置の要部拡大断面
図、図３は図１および図２の半導体装置のさらに要部を
拡大した断面図、図４は図１の本発明を適用した半導体
装置の平面図、図５は図４のＡ−Ａ線の断面図、図６〜
図１０は図１の半導体装置の製造工程中における要部断
面図である。
【００１４】図１に示すように、本実施の形態の半導体
装置１を構成する半導体チップ２は、例えば平面四角形
状のシリコン単結晶等の小片からなり、その主面には、
例えばメモリ回路、論理回路またはメモリと論理回路と
の混在回路等のような集積回路が形成されている。この
半導体チップ２は、その主面を配線基板３の主面に対向
させ、かつ、その対向面間に、例えば異方性導電樹脂か
らなる接着剤（充填材料）４を介在させた状態で、バン
プ電極（突状電極）５を介して配線基板３の主面上に実
装されいる。接着剤４は、例えばエポキシ系の樹脂中に
カーボンブラック、ニッケル（Ｎｉ）微粒子またはボー
ル半田等のような導電粒子を分散または配向させてな
り、面方向の絶縁を保持しつつ、厚み方向の電極間（す
なわち、バンプ電極５と配線基板３上の電極との間）の
電気的な接続を行う機能を有している。これにより、圧
接構造であるため熱応力を逃がせられる、半導体チップ
２を実装する際のアライメントが不要となる、また、半
導体チップ２のリペアが容易である等の効果が得られ
る。
装置１を構成する半導体チップ２は、例えば平面四角形
状のシリコン単結晶等の小片からなり、その主面には、
例えばメモリ回路、論理回路またはメモリと論理回路と
の混在回路等のような集積回路が形成されている。この
半導体チップ２は、その主面を配線基板３の主面に対向
させ、かつ、その対向面間に、例えば異方性導電樹脂か
らなる接着剤（充填材料）４を介在させた状態で、バン
プ電極（突状電極）５を介して配線基板３の主面上に実
装されいる。接着剤４は、例えばエポキシ系の樹脂中に
カーボンブラック、ニッケル（Ｎｉ）微粒子またはボー
ル半田等のような導電粒子を分散または配向させてな
り、面方向の絶縁を保持しつつ、厚み方向の電極間（す
なわち、バンプ電極５と配線基板３上の電極との間）の
電気的な接続を行う機能を有している。これにより、圧
接構造であるため熱応力を逃がせられる、半導体チップ
２を実装する際のアライメントが不要となる、また、半
導体チップ２のリペアが容易である等の効果が得られ
る。
【００１５】バンプ電極５は、例えば金（Ａｕ）または
鉛（Ｐｂ）−錫合（Ｓｎ）金等からなり、例えば半導体
チップ１のボンディングパッドにボンディングワイヤを
接合した後、そのボンディングワイヤの接合部近傍の配
線部分を切断し、半導体チップ１のボンディングパッド
上にボンディングワイヤの接合部だけを残すことで形成
されている。なお、バンプ電極５の形成方法は、これに
限定されるものではなく種々変更可能であり、メタルマ
スクを用いた蒸着法や転写バンプ法等を用いても良い。
鉛（Ｐｂ）−錫合（Ｓｎ）金等からなり、例えば半導体
チップ１のボンディングパッドにボンディングワイヤを
接合した後、そのボンディングワイヤの接合部近傍の配
線部分を切断し、半導体チップ１のボンディングパッド
上にボンディングワイヤの接合部だけを残すことで形成
されている。なお、バンプ電極５の形成方法は、これに
限定されるものではなく種々変更可能であり、メタルマ
スクを用いた蒸着法や転写バンプ法等を用いても良い。
【００１６】配線基板３は、ベース基板（第１配線基板
部）３Ａの主面および裏面にビルドアップ配線層（第２
配線基板部）３Ｂを設けて成り、その裏面には、例えば
Ｐｂ−Ｓｎ合金からなるバンプ電極６が接続されてい
る。このバンプ電極６は、上記したバンプ電極５よりも
大径のもので、配線基板３中の配線を通じて半導体チッ
プ２の集積回路と電気的に接続されている。この配線基
板３の配線構造を図２に示す。
部）３Ａの主面および裏面にビルドアップ配線層（第２
配線基板部）３Ｂを設けて成り、その裏面には、例えば
Ｐｂ−Ｓｎ合金からなるバンプ電極６が接続されてい
る。このバンプ電極６は、上記したバンプ電極５よりも
大径のもので、配線基板３中の配線を通じて半導体チッ
プ２の集積回路と電気的に接続されている。この配線基
板３の配線構造を図２に示す。
【００１７】ベース基板３Ａは、例えばプリント配線基
板からなり、厚さ方向に積み重ねられた複数の絶縁層７
と、その各絶縁層７上に形成された配線（第１配線）８
と、上下の配線層間を接続する接続部とを有している。
絶縁層７は、例えばエポキシ系の樹脂またはＢＴ樹脂
（Bismaleimide Triazine Resin ）から成り、配線８
は、例えば銅（Ｃｕ）またはＣｕ合金から成り、上記接
続部は、絶縁層７の厚さ方向に掘られた接続孔内にＣｕ
またはＣｕ合金からなる導体膜が被着または埋め込まれ
て成る。
板からなり、厚さ方向に積み重ねられた複数の絶縁層７
と、その各絶縁層７上に形成された配線（第１配線）８
と、上下の配線層間を接続する接続部とを有している。
絶縁層７は、例えばエポキシ系の樹脂またはＢＴ樹脂
（Bismaleimide Triazine Resin ）から成り、配線８
は、例えば銅（Ｃｕ）またはＣｕ合金から成り、上記接
続部は、絶縁層７の厚さ方向に掘られた接続孔内にＣｕ
またはＣｕ合金からなる導体膜が被着または埋め込まれ
て成る。
【００１８】ビルドアップ配線層３Ｂは、集積回路を形
成するためのプロセスと同様のプロセスで形成されてい
る。このビルドアップ配線層３Ｂの配線は、上記ベース
基板３Ａ中の配線よりも微細に形成することができ、微
細なバンプ電極５との接続が可能となっているが、ベー
ス基板３Ａよりも柔らかいため半導体チップ２の実装時
にへこみ易い。ビルドアップ配線層３Ｂは、複数の絶縁
層９と、その各絶縁層９上に形成された配線（第２配
線）１０とを有している。絶縁層９は、例えばエポキシ
系の樹脂から成り、配線１０は、例えばＣｕまたはＣｕ
合金から成る。ビルドアップ配線層３Ｂにおいて上下の
配線層間を電気的に接続する接続部の構造は、例えばス
タッガード・ビア構造が採用されている。すなわち、配
線１０は、絶縁層９に穿孔された接続孔１１を通じて下
層の配線１０と電気的に接続される構造となっている。
接続孔１１の側面には、配線１０の接続の信頼性を向上
させるべく、テーパが形成されている。なお、この接続
部の構造は、スタッガード・ビア構造に限定されるもの
ではなく種々変更可能であり、例えば９０度ずつ平面位
置をずらして接続孔を配置し、厚さ方向に螺旋階段のよ
うに積み重ねられるようにしたスパイラル・ビア構造や
接続孔内に導体膜が埋め込まれそれが絶縁層９の厚さ方
向に積み重ねられるフィルド・ビア（スタックト・ビ
ア）構造としても良い。
成するためのプロセスと同様のプロセスで形成されてい
る。このビルドアップ配線層３Ｂの配線は、上記ベース
基板３Ａ中の配線よりも微細に形成することができ、微
細なバンプ電極５との接続が可能となっているが、ベー
ス基板３Ａよりも柔らかいため半導体チップ２の実装時
にへこみ易い。ビルドアップ配線層３Ｂは、複数の絶縁
層９と、その各絶縁層９上に形成された配線（第２配
線）１０とを有している。絶縁層９は、例えばエポキシ
系の樹脂から成り、配線１０は、例えばＣｕまたはＣｕ
合金から成る。ビルドアップ配線層３Ｂにおいて上下の
配線層間を電気的に接続する接続部の構造は、例えばス
タッガード・ビア構造が採用されている。すなわち、配
線１０は、絶縁層９に穿孔された接続孔１１を通じて下
層の配線１０と電気的に接続される構造となっている。
接続孔１１の側面には、配線１０の接続の信頼性を向上
させるべく、テーパが形成されている。なお、この接続
部の構造は、スタッガード・ビア構造に限定されるもの
ではなく種々変更可能であり、例えば９０度ずつ平面位
置をずらして接続孔を配置し、厚さ方向に螺旋階段のよ
うに積み重ねられるようにしたスパイラル・ビア構造や
接続孔内に導体膜が埋め込まれそれが絶縁層９の厚さ方
向に積み重ねられるフィルド・ビア（スタックト・ビ
ア）構造としても良い。
【００１９】また、最上の配線１０には、バンプ電極５
が圧接された状態で電気的に接続されている。そして、
バンプ電極５が接触する最上の配線１０部分は、最上の
絶縁層９の上面（半導体チップ１の主面に対向する面）
よりも下がり窪んでいる。これは、バンプ電極５の高さ
分が減るような窪みを配線基板３側に形成することで、
半導体チップ２の主面と配線基板３の主面との間に介在
される接着剤４の厚さを薄くするためである。すなわ
ち、接着剤４は、その熱膨張係数が他の部材（半導体チ
ップ１等）と比較すると大きいので、半導体チップ２の
主面と配線基板３の主面との間に介在される量が多い
と、熱試験等の熱を伴う処理の際に半導体装置の不良に
発展するので、それを防止するためである。なお、配線
基板３の裏面側のビルドアップ配線層３Ｂも同じ構造な
ので説明を省略する。
が圧接された状態で電気的に接続されている。そして、
バンプ電極５が接触する最上の配線１０部分は、最上の
絶縁層９の上面（半導体チップ１の主面に対向する面）
よりも下がり窪んでいる。これは、バンプ電極５の高さ
分が減るような窪みを配線基板３側に形成することで、
半導体チップ２の主面と配線基板３の主面との間に介在
される接着剤４の厚さを薄くするためである。すなわ
ち、接着剤４は、その熱膨張係数が他の部材（半導体チ
ップ１等）と比較すると大きいので、半導体チップ２の
主面と配線基板３の主面との間に介在される量が多い
と、熱試験等の熱を伴う処理の際に半導体装置の不良に
発展するので、それを防止するためである。なお、配線
基板３の裏面側のビルドアップ配線層３Ｂも同じ構造な
ので説明を省略する。
【００２０】ところで、本実施の形態においては、図３
に示すように、ビルドアップ配線層３Ｂの配線１０にお
いてバンプ電極５が接触する最上の配線１０の表面（配
線１０の上面、裏面および側面）が粗化されている。す
なわち、配線１０の表面に微細な凹凸が形成されてい
る。この微細な凹部または凸部の平面寸法は、例えば３
〜１０μｍ程度である。配線１０において接着剤４が接
触する面（上面または側面）の凹凸は、例えば配線基材
の表面を化学的にエッチング処理する方法や熱的な黒化
処理によって形成されている。また、配線１０において
絶縁層９が接触する面（裏面）の凹凸は、絶縁層９の表
面に化学的エッチング処理等によって微細な凹凸を形成
した後、配線基材を被着することで形成されている。
に示すように、ビルドアップ配線層３Ｂの配線１０にお
いてバンプ電極５が接触する最上の配線１０の表面（配
線１０の上面、裏面および側面）が粗化されている。す
なわち、配線１０の表面に微細な凹凸が形成されてい
る。この微細な凹部または凸部の平面寸法は、例えば３
〜１０μｍ程度である。配線１０において接着剤４が接
触する面（上面または側面）の凹凸は、例えば配線基材
の表面を化学的にエッチング処理する方法や熱的な黒化
処理によって形成されている。また、配線１０において
絶縁層９が接触する面（裏面）の凹凸は、絶縁層９の表
面に化学的エッチング処理等によって微細な凹凸を形成
した後、配線基材を被着することで形成されている。
【００２１】このように配線１０の上面を粗化したこと
により、配線１０と接着剤４との密着性を向上させるこ
とができるので、半導体チップ２を実装した後の配線１
０と接着剤４との間に隙間や剥離領域が形成されるのを
抑制することが可能となる。従って、半導体装置１の歩
留まりおよび信頼性を向上させることが可能となる。
により、配線１０と接着剤４との密着性を向上させるこ
とができるので、半導体チップ２を実装した後の配線１
０と接着剤４との間に隙間や剥離領域が形成されるのを
抑制することが可能となる。従って、半導体装置１の歩
留まりおよび信頼性を向上させることが可能となる。
【００２２】また、配線１０に接触するバンプ電極５に
おける配線１０との接触面積を増大させることができる
ので、配線１０とバンプ電極５との電気的接続の信頼性
を向上させることができ、かつ、配線１０とバンプ電極
５との接続強度を向上させることが可能となる。
おける配線１０との接触面積を増大させることができる
ので、配線１０とバンプ電極５との電気的接続の信頼性
を向上させることができ、かつ、配線１０とバンプ電極
５との接続強度を向上させることが可能となる。
【００２３】このような本実施の形態の半導体装置１の
適用例を説明する。図４および図５は、本実施の形態の
半導体装置１をメモリモジュールに適用した場合を示し
ている。なお、図５は図４のＡ−Ａ線の断面図である。
適用例を説明する。図４および図５は、本実施の形態の
半導体装置１をメモリモジュールに適用した場合を示し
ている。なお、図５は図４のＡ−Ａ線の断面図である。
【００２４】モジュール基板１２は、例えば通常のプリ
ント配線基板で構成されており、所定の配線を有してい
る。ただし、モジュール基板１２は、プリント配線基板
構造に限定されるものではなく種々変更可能であり、例
えばセラミック配線基板で構成しても良い。モジュール
基板１２の主面上には、本実施の形態の構造を有する複
数個の半導体装置１と、例えばＱＦＰ（Quad Flat Pack
age ）形の１個の半導体装置１３とが実装されている。
各半導体装置１の半導体チップ２には、メモリ回路が形
成されている。また、半導体装置１３には、モジュール
基板１２上に形成されたメモリ回路を全体的に制御する
ための制御回路が形成されている。
ント配線基板で構成されており、所定の配線を有してい
る。ただし、モジュール基板１２は、プリント配線基板
構造に限定されるものではなく種々変更可能であり、例
えばセラミック配線基板で構成しても良い。モジュール
基板１２の主面上には、本実施の形態の構造を有する複
数個の半導体装置１と、例えばＱＦＰ（Quad Flat Pack
age ）形の１個の半導体装置１３とが実装されている。
各半導体装置１の半導体チップ２には、メモリ回路が形
成されている。また、半導体装置１３には、モジュール
基板１２上に形成されたメモリ回路を全体的に制御する
ための制御回路が形成されている。
【００２５】次に、本実施の形態の半導体装置の製造方
法の一例を説明する。図６は、半導体装置の製造工程中
における断面図を示すもので、ベース基板３Ａの主面上
には、配線８が形成され、この配線８はベース基板３Ａ
上に被着されたエポキシ系の樹脂等からなる絶縁層９に
よって被覆されている状態が示されている。
法の一例を説明する。図６は、半導体装置の製造工程中
における断面図を示すもので、ベース基板３Ａの主面上
には、配線８が形成され、この配線８はベース基板３Ａ
上に被着されたエポキシ系の樹脂等からなる絶縁層９に
よって被覆されている状態が示されている。
【００２６】まず、図７に示すように、このような絶縁
層９に配線８の上面の一部が露出するような接続孔１１
を化学的なエッチング処理によって形成する。接続孔１
１の側面には、接続上の信頼性を確保すべく、図７の上
方に向かうに従って大径となるようにテーパが形成され
ている。続いて、配線形成工程に移行するが、本実施の
形態では、例えばサブトラクティブ法が採用されてい
る。すなわち、絶縁膜９の上面全面に、例えばＣｕまた
はＣｕ合金からなる導体膜１０Ａをメッキ法（電解メッ
キ法または無電解メッキ法）等により被着する。なお、
導体膜１０Ａを、例えば蒸着法またはスパッタリング法
により形成しても良い。その後、その導体膜１０Ａをフ
ォトレジスト膜をエッチングマスクとして用いたエッチ
ング処理によりパターニングすることで図８に示すよう
に配線１０を形成した後、これを被覆するように、絶縁
層９上に、例えばエポキシ系の樹脂等から成る他の絶縁
層９を塗布する。これらの絶縁層９の被着工程、接続孔
１１の形成工程、導体膜１０Ａの被着工程および導体膜
１０Ａのパターニング工程を繰り返し行うことにより、
図９に示すように、多層配線構造を有するビルドアップ
配線層３Ｂを形成する。
層９に配線８の上面の一部が露出するような接続孔１１
を化学的なエッチング処理によって形成する。接続孔１
１の側面には、接続上の信頼性を確保すべく、図７の上
方に向かうに従って大径となるようにテーパが形成され
ている。続いて、配線形成工程に移行するが、本実施の
形態では、例えばサブトラクティブ法が採用されてい
る。すなわち、絶縁膜９の上面全面に、例えばＣｕまた
はＣｕ合金からなる導体膜１０Ａをメッキ法（電解メッ
キ法または無電解メッキ法）等により被着する。なお、
導体膜１０Ａを、例えば蒸着法またはスパッタリング法
により形成しても良い。その後、その導体膜１０Ａをフ
ォトレジスト膜をエッチングマスクとして用いたエッチ
ング処理によりパターニングすることで図８に示すよう
に配線１０を形成した後、これを被覆するように、絶縁
層９上に、例えばエポキシ系の樹脂等から成る他の絶縁
層９を塗布する。これらの絶縁層９の被着工程、接続孔
１１の形成工程、導体膜１０Ａの被着工程および導体膜
１０Ａのパターニング工程を繰り返し行うことにより、
図９に示すように、多層配線構造を有するビルドアップ
配線層３Ｂを形成する。
【００２７】ここで、本実施の形態では、最上の配線形
成用の導体膜１０Ａを被着するのに先立って、最上の絶
縁層９の表面を化学的なエッチング処理によって粗化す
る。また、最上の配線１０をパターニングし、フォトレ
ジスト膜を除去した後、化学的なエッチング処理または
熱的な黒化処理を施すことにより、その配線１０の露出
面（上面および側面）を粗化する。そして、その後、配
線１０の表面に、例えばＮｉおよびＡｕを順にメッキ処
理により被着する。このメッキ処理は、配線１０の粗化
処理前に施しても良い。
成用の導体膜１０Ａを被着するのに先立って、最上の絶
縁層９の表面を化学的なエッチング処理によって粗化す
る。また、最上の配線１０をパターニングし、フォトレ
ジスト膜を除去した後、化学的なエッチング処理または
熱的な黒化処理を施すことにより、その配線１０の露出
面（上面および側面）を粗化する。そして、その後、配
線１０の表面に、例えばＮｉおよびＡｕを順にメッキ処
理により被着する。このメッキ処理は、配線１０の粗化
処理前に施しても良い。
【００２８】なお、ビルドアップ配線層３Ｂ中の配線１
０の形成方法は、サブトラクティブ法に限定されるもの
ではなく種々変更可能であり、例えばセミアディティブ
法やフルアディティブ法でも良い。また、接続孔の形成
方法は、フォトリソグラフィおよび化学的エッチング技
術を用いた方法に限定されるものではなく種々変更可能
であり、例えばレーザトリミング法やプラズマドライエ
ッチング法を用いても良い。
０の形成方法は、サブトラクティブ法に限定されるもの
ではなく種々変更可能であり、例えばセミアディティブ
法やフルアディティブ法でも良い。また、接続孔の形成
方法は、フォトリソグラフィおよび化学的エッチング技
術を用いた方法に限定されるものではなく種々変更可能
であり、例えばレーザトリミング法やプラズマドライエ
ッチング法を用いても良い。
【００２９】このように、ビルドアップ配線層３Ｂを有
する配線基板３を製造した後、図１０に示すように、半
導体チップ１の主面を配線基板３の主面に向け、かつ、
その主面間に接着剤フィルム４Ａを介在させた状態で、
加熱しながら半導体チップ１を配線基板３に押し付ける
ことで、その主面間に接着剤４を介在させた状態で半導
体チップ１を配線基板３上に実装する。その後、図１に
示したように、配線基板３の裏面側にバンプ電極６を接
合して半導体装置１を製造する。
する配線基板３を製造した後、図１０に示すように、半
導体チップ１の主面を配線基板３の主面に向け、かつ、
その主面間に接着剤フィルム４Ａを介在させた状態で、
加熱しながら半導体チップ１を配線基板３に押し付ける
ことで、その主面間に接着剤４を介在させた状態で半導
体チップ１を配線基板３上に実装する。その後、図１に
示したように、配線基板３の裏面側にバンプ電極６を接
合して半導体装置１を製造する。
【００３０】このように、本実施の形態によれば、以下
の効果が得られる。
の効果が得られる。
【００３１】(1).配線１０と接着剤４との密着性を向上
させることができるので、半導体チップ２を実装した後
の配線１０と接着剤４との間に隙間や剥離領域が形成さ
れるのを抑制することが可能となる。
させることができるので、半導体チップ２を実装した後
の配線１０と接着剤４との間に隙間や剥離領域が形成さ
れるのを抑制することが可能となる。
【００３２】(2).配線１０に接触するバンプ電極５にお
ける配線１０との接触面積を増大させることができるの
で、配線１０とバンプ電極５との電気的接続の信頼性を
向上させることができ、かつ、配線１０とバンプ電極５
との接続強度を向上させることが可能となる。
ける配線１０との接触面積を増大させることができるの
で、配線１０とバンプ電極５との電気的接続の信頼性を
向上させることができ、かつ、配線１０とバンプ電極５
との接続強度を向上させることが可能となる。
【００３３】(3).上記(1) 、(2) により、半導体装置１
の歩留まりおよび信頼性を向上させることが可能とな
る。
の歩留まりおよび信頼性を向上させることが可能とな
る。
【００３４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００３５】例えば前記実施の形態においては、配線基
板のベース基板がプリント配線基板で形成された場合に
ついて説明したが、これに限定されるものではなく、例
えばセラミック配線基板を用いても良い。
板のベース基板がプリント配線基板で形成された場合に
ついて説明したが、これに限定されるものではなく、例
えばセラミック配線基板を用いても良い。
【００３６】また、前記実施の形態においては、接着剤
（充填材料）に接する配線の表面に微細な凹凸を形成し
た場合について説明したが、これに限定されるものでは
なく、例えば配線幅の３０〜５０％程度の幅を有するよ
うな比較的大きな凹凸を形成しても良い。
（充填材料）に接する配線の表面に微細な凹凸を形成し
た場合について説明したが、これに限定されるものでは
なく、例えば配線幅の３０〜５０％程度の幅を有するよ
うな比較的大きな凹凸を形成しても良い。
【００３７】また、前記実施の形態では、配線の表面に
微細な凹凸を形成した場合について説明したが、これに
限定されるものではなく、接着剤（充填材料）と配線と
の密着性を向上させるために、例えば、図１１に示すよ
うに配線１０の一部に平面的に凹凸を形成してもよい。
また、図１２に示すように配線１０の一部にその上下面
を貫通する穴１４を形成してもよい。また、これらと本
実施の形態で説明した技術思想とを組み合わせてもよ
い。なお、上記平面的な凹凸や穴は上記密着性の向上を
図れればよく、形状や数等は図示したものに限定される
ことはない。
微細な凹凸を形成した場合について説明したが、これに
限定されるものではなく、接着剤（充填材料）と配線と
の密着性を向上させるために、例えば、図１１に示すよ
うに配線１０の一部に平面的に凹凸を形成してもよい。
また、図１２に示すように配線１０の一部にその上下面
を貫通する穴１４を形成してもよい。また、これらと本
実施の形態で説明した技術思想とを組み合わせてもよ
い。なお、上記平面的な凹凸や穴は上記密着性の向上を
図れればよく、形状や数等は図示したものに限定される
ことはない。
【００３８】また、前記実施の形態においては本発明を
メモリモジュールに適用した場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば論理回路を構成するモジュールやメモリ回路と論理
回路との混在形のモジュールに適用可能である。
メモリモジュールに適用した場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば論理回路を構成するモジュールやメモリ回路と論理
回路との混在形のモジュールに適用可能である。
【００３９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００４０】(1).本発明によれば、半導体チップを突状
電極を介して配線基板に実装し、かつ、半導体チップと
配線基板との対向面間に充填材料または異方性導電樹脂
を介在させる構造を有する半導体装置において、充填材
料または異方性導電樹脂が接触される配線の面を粗化し
たことにより、充填材料または異方性導電樹脂とその配
線との密着性を向上させることが可能となる。これによ
り、その充填材料または異方性導電樹脂と配線との間の
隙間や剥離領域の形成を抑制できるので、その半導体装
置の歩留まりや信頼性を向上させることが可能となる。
電極を介して配線基板に実装し、かつ、半導体チップと
配線基板との対向面間に充填材料または異方性導電樹脂
を介在させる構造を有する半導体装置において、充填材
料または異方性導電樹脂が接触される配線の面を粗化し
たことにより、充填材料または異方性導電樹脂とその配
線との密着性を向上させることが可能となる。これによ
り、その充填材料または異方性導電樹脂と配線との間の
隙間や剥離領域の形成を抑制できるので、その半導体装
置の歩留まりや信頼性を向上させることが可能となる。
【図１】本発明の一実施の形態である半導体装置の断面
図である。
図である。
【図２】図１の半導体装置の要部拡大断面図である。
【図３】図１および図２の半導体装置のさらに要部を拡
大した断面図である。
大した断面図である。
【図４】図１の本発明を適用した半導体装置の平面図で
ある。
ある。
【図５】図４のＡ−Ａ線の断面図である。
【図６】図１の半導体装置の製造工程中における要部断
面図である。
面図である。
【図７】図１の半導体装置の図６に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図８】図１の半導体装置の図７に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図９】図１の半導体装置の図８に続く製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１０】図１の半導体装置の図９に続く製造工程中に
おける要部断面図である。
おける要部断面図である。
【図１１】本発明の他の実施の形態である半導体装置の
配線の要部平面図である。
配線の要部平面図である。
【図１２】本発明の他の実施の形態である半導体装置の
配線の要部平面図である。
配線の要部平面図である。
１ 半導体装置 ２ 半導体チップ ３ 配線基板 ３Ａ ベース基板（第１配線基板部） ３Ｂ ビルドアップ配線層（第２配線基板部） ４ 接着剤（充填材料） ４Ａ 接着剤フィルム ５ バンプ電極（突状電極） ６ バンプ電極 ７ 絶縁層 ８ 配線（第１配線） ９ 絶縁層 １０ 配線（第２配線） １０Ａ 導体膜 １１ 接続孔 １２ モジュール基板 １３ 半導体装置 １４ 穴
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉田 育生 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 4M105 AA02 AA07 AA11 BB09 FF01
Claims (5)
- 【請求項１】 半導体チップを突状電極を介して配線基
板に実装し、かつ、前記半導体チップと配線基板との対
向面間に充填材料を介在させる構造を有する半導体装置
であって、 前記配線基板は、第１配線基板部と、その主面または裏
面の少なくとも一方に設けられ、かつ、前記第１配線基
板部よりも相対的に柔らかい第２配線基板部とを有し、 前記第１配線基板部は１または複数の第１配線層を有
し、前記第２配線基板部は前記第１配線層の第１配線に
電気的に接続された１または複数の第２配線層を有し、
前記第２配線層のうちの所定の第２配線層における第２
配線に前記突状電極が接続されており、 前記所定の第２配線層における第２配線において少なく
とも前記充填材料が接する面を粗化したことを特徴とす
る半導体装置。 - 【請求項２】 半導体チップと配線基板との間に異方性
導電樹脂および突状電極を介在させることで半導体チッ
プを配線基板に実装し、かつ、前記半導体チップと配線
基板とを電気的に接続させる構造を有する半導体装置で
あって、 前記配線基板は、第１配線基板部と、その主面または裏
面の少なくとも一方に設けられ、かつ、前記第１配線基
板部よりも相対的に柔らかい第２配線基板部とを有し、 前記第１配線基板部は１または複数の第１配線層を有
し、前記第２配線基板部は前記第１配線層の第１配線と
電気的に接続される１または複数の第２配線層を有し、
前記第２配線層のうちの所定の第２配線層における第２
配線に前記突状電極が接合されており、 前記所定の第２配線層における第２配線において少なく
とも前記異方性導電樹脂が接する面を粗化したことを特
徴とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置にお
いて、前記第２配線基板部は絶縁層と１または複数の第
２配線層とを積み重ねてなることを特徴とする半導体装
置。 - 【請求項４】 半導体チップを突状電極を介して配線基
板に実装し、かつ、前記半導体チップと配線基板との対
向面に充填材料を介在させる構造を有する半導体装置の
製造方法であって、 前記配線基板は、１または複数の第１配線層を有する第
１配線基板部と、その主面または裏面の少なくとも一方
に設けられ、かつ、前記第１配線基板部よりも相対的に
柔らかい第２配線基板部とを有し、 前記第２配線基板部の形成工程において、 前記第１配線基板部に絶縁層を被着する工程と、 前記絶縁層に接続孔を穿孔する工程と、 前記絶縁層上に前記第１配線層に電気的に接続される第
２配線層を形成する工程とを１回または２回以上繰り返
し有し、 前記第２配線層の形成工程において、 前記第２配線層のうちの最上の第２配線層の第２配線に
おいて、少なくとも前記充填材料が接する面を粗化する
工程を有することを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体チップと配線基板との間に異方性
導電樹脂および突状電極を介在させることで半導体チッ
プを配線基板に実装し、かつ、半導体チップと配線基板
とを電気的に接続させる構造を有する半導体装置の製造
方法であって、 前記配線基板は、１または複数の第１配線層を有する第
１配線基板部と、その主面または裏面の少なくとも一方
に設けられ、かつ、前記第１配線基板部よりも相対的に
柔らかい第２配線基板部とを有し、 前記第２配線基板部の形成工程において、 前記第１配線基板部に絶縁層を被着する工程と、 前記絶縁層に接続孔を穿孔する工程と、 前記絶縁層上に、前記第１配線層の第１配線に電気的に
接続される第２配線層を形成する工程とを１回または２
回以上繰り返し有し、 前記第２配線層の形成工程において、 前記第２配線層のうちの最上の第２配線層の第２配線に
おいて、少なくとも前記充填材料が接する面を粗化する
工程を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777698A JP2000058705A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22777698A JP2000058705A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000058705A true JP2000058705A (ja) | 2000-02-25 |
Family
ID=16866213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22777698A Pending JP2000058705A (ja) | 1998-08-12 | 1998-08-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000058705A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058713A2 (de) * | 2002-01-08 | 2003-07-17 | Infineon Technologies Ag | Chipmodul für chipkarten |
| JP2009187974A (ja) * | 2008-02-01 | 2009-08-20 | Furukawa Electric Co Ltd:The | 導体基板およびその製造方法 |
| JP2016076669A (ja) * | 2014-10-09 | 2016-05-12 | クラスターテクノロジー株式会社 | 半導体素子実装パッケージおよびその製造方法、ならびに当該パッケージ製造のための基板プレート |
-
1998
- 1998-08-12 JP JP22777698A patent/JP2000058705A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003058713A2 (de) * | 2002-01-08 | 2003-07-17 | Infineon Technologies Ag | Chipmodul für chipkarten |
| WO2003058713A3 (de) * | 2002-01-08 | 2004-02-26 | Infineon Technologies Ag | Chipmodul für chipkarten |
| CN100380638C (zh) * | 2002-01-08 | 2008-04-09 | 因芬尼昂技术股份公司 | 芯片模块 |
| JP2009187974A (ja) * | 2008-02-01 | 2009-08-20 | Furukawa Electric Co Ltd:The | 導体基板およびその製造方法 |
| JP2016076669A (ja) * | 2014-10-09 | 2016-05-12 | クラスターテクノロジー株式会社 | 半導体素子実装パッケージおよびその製造方法、ならびに当該パッケージ製造のための基板プレート |
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