JP2000040382A - 不揮発性半導体記憶装置およびそのデータ書き込み方法 - Google Patents

Abstract

(57)【要約】 【課題】書き込み、ベリファイ時間を短縮できる８値対
応の不揮発性半導体記憶装置およびそのデータ書き込み
方法を提供する。 【解決手段】書き込み前に全ビット線電圧をＰＭＯＳト
ランジスタＰＴ２１を通して電源電圧Ｖ_CCに充電した
後、ビット線をラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラ
ッチデータに応じた電圧の供給源に接続させ、かつ並列
的に書き込みを行う。これにより書き込み時間を短縮で
き、また、ベリファイ読み出しおよび通常読み出しを高
速に行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセルに少な
くとも３値以上のデータを記録する多値型の不揮発性半
導体記憶装置およびそのデータ書き込み方法に関するも
のである。

【０００２】

【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置においては、１個のメモリセルトランジスタに
「０」、「１」の２つの値をとるデータを記録する２値
型のメモリセル構造が通常である。また、最近の半導体
記憶装置の大容量化の要望に伴い、１個のメモリセルト
ランジスタに少なくとも３値以上のデータを記録する、
いわゆる多値型の不揮発性半導体記憶装置が提案されて
いる（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍ
ｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ
ｐ１３２〜 参照）。

【０００３】図６はＮＡＮＤ型フラッシュメモリにおい
て、１個のメモリトランジスタに２ビットからなり４値
をとるデータを記録する場合の、しきい値電圧Ｖｔｈレ
ベルとデータ内容との関係を示す図である。

【０００４】図６において、縦軸はメモリトランジスタ
のしきい値電圧Ｖｔｈを、横軸はメモリトランジスタの
分布頻度をそれぞれ表している。また、１個のメモリト
ランジスタに記録するデータを構成する２ビットデータ
の内容は、〔ＩＯ_n+1 ，ＩＯ_n 〕で表され、〔Ｉ
Ｏ_n+1 ，ＩＯ_n 〕＝〔１，１〕，〔１，０〕，〔０，
１〕，〔０，０〕の４状態が存在する。すなわち、デー
タ「０」、データ「１」、データ「２」、データ「３」
の４状態が存在する。

【０００５】そして、多値データの書き込みをページ単
位（ワード線単位）で行うＮＡＮＤ型フラッシュメモリ
が提案されている（たとえば、文献；1996 IEEE Intern
ational Solid-State Circuits Conference 、ISSCC96/
SESSION 2/FLASH MEMORY/PAPER TP 2.1:A 3.3V 128Mb M
ulti-Level NAND Flash Memory For Mass Storage Appl
ication.pp32-33 、参照）。

【０００６】図７は、上記文献に開示されたページ単位
で書き込みを行うＮＡＮＤ型フラッシュメモリの要部構
成を示す回路図である。図７において、１はメモリセル
アレイ、２は書込／読出制御回路、ＢＬ２，ＢＬ１はビ
ット線をそれぞれ示している。

【０００７】メモリセルアレイ１は、それぞれメモリセ
ルが共通のワード線ＷＬ０〜ＷＬ１５に接続されたメモ
リストリングＡ０，Ａ１により構成されている。そし
て、メモリストリングＡ０はビット線ＢＬ１に接続さ
れ、メモリストリングＡ１はビット線ＢＬ２に接続され
ている。メモリストリングＡ０は、フローティングゲー
トを有する不揮発性半導体記憶装置からなるメモリセル
トランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列に接続された
ＮＡＮＤ列を有しており、このＮＡＮＤ列のメモリセル
トランジスタＭＴ０Ａのドレインが選択ゲートＳＧ１Ａ
を介してビット線ＢＬ１に接続され、メモリセルトラン
ジスタＭＴ１５Ａのソースが選択ゲートＳＧ２Ａを介し
て基準電位線ＶＧＬに接続されている。メモリストリン
グＡ１は、フローティングゲートを有する不揮発性半導
体記憶装置からなるメモリセルトランジスタＭＴ０Ｂ〜
ＭＴ１５Ｂが直列に接続されたＮＡＮＤ列を有してお
り、このＮＡＮＤ列のメモリセルトランジスタＭＴ０Ｂ
のドレインが選択ゲートＳＧ１Ｂを介してビット線ＢＬ
２に接続され、メモリセルトランジスタＭＴ１５Ｂのソ
ースが選択ゲートＳＧ２Ｂを介して基準電位線ＶＧＬに
接続されている。

【０００８】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。

【０００９】書込／読出制御回路２は、ｎチャネルＭＯ
Ｓ（ＮＭＯＳ）トランジスタＮＴ１〜ＮＴ１７、ｐチャ
ネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１、およびイ
ンバータの入出力同士を結合してなるラッチ回路Ｑ１，
Ｑ２により構成されている。

【００１０】ＮＭＯＳトランジスタＮＴ１は電源電圧Ｖ
_CCの供給ラインとビット線ＢＬ１との間に接続され、ゲ
ートが禁止信号ＩＨＢ１の供給ラインに接続されてい
る。ＮＭＯＳトランジスタＮＴ２は電源電圧Ｖ_CCの供給
ラインとビット線ＢＬ２との間に接続され、ゲートが禁
止信号ＩＨＢ２の供給ラインに接続されている。ＮＭＯ
ＳトランジスタＮＴ３およびＮＭＯＳトランジスタＮＴ
１の接続点とメモリストリングＡ０およびビット線ＢＬ
１との接続点との間にはデプレッション型のＮＭＯＳト
ランジスタＮＴ１８が接続され、ＮＭＯＳトランジスタ
ＮＴ４およびＮＭＯＳトランジスタＮＴ２の接続点とメ
モリストリングＡ１およびビット線ＢＬ２との接続点と
の間にはデプレッション型のＮＭＯＳトランジスタＮＴ
１９が接続されている。そして、ＮＭＯＳトランジスタ
ＮＴ１８，１９のゲートはデカップル信号供給線ＤＣＰ
Ｌに接続されている。

【００１１】デプレション型のＮＭＯＳトランジスタＮ
Ｔ１８およびＮＭＯＳトランジスタＮＴ１の接続点とバ
スラインＩＯｉとの間にＮＭＯＳトランジスタＮＴ３，
ＮＴ５，ＮＴ１６が直列に接続され、デプレション型の
ＮＭＯＳトランジスタＮＴ１９およびＮＭＯＳトランジ
スタＮＴ２の接続点とバスラインＩＯｉ＋1 との間にＮ
ＭＯＳトランジスタＮＴ４，ＮＴ７，ＮＴ１７が直列に
接続されている。また、ＮＭＯＳトランジスタＮＴ３と
ＮＴ５の接続点、ＮＭＯＳトランジスタＮＴ４とＮＴ７
の接続点がＮＭＯＳトランジスタＮＴ６を介して接地さ
れるとともに、ＰＭＯＳトランジスタＰＴ１のドレイ
ン、並びにＮＭＯＳトランジスタＮＴ８，ＮＴ１３のゲ
ートに接続されている。そして、ＮＭＯＳトランジスタ
ＮＴ６のゲートがリセット信号ＲＳＴの供給ラインに接
続され、ＰＭＯＳトランジスタＰＴ１のソースが電源電
圧Ｖ_CCの供給ラインに接続され、ＰＭＯＳトランジスタ
ＰＴ１のゲートが信号Ｖref の供給ラインに接続されて
いる。

【００１２】ラッチ回路Ｑ１の第１の記憶ノードＮ１ａ
がＮＭＯＳトランジスタＮＴ５とＮＴ１６との接続点に
接続され、第２の記憶ノードＮ１ｂが直列に接続された
ＮＭＯＳトランジスタＮＴ８〜ＮＴ１０を介して接地さ
れている。ラッチ回路Ｑ２の第１の記憶ノードＮ２ａが
ＮＭＯＳトランジスタＮＴ７とＮＴ１７との接続点に接
続され、第２の記憶ノードＮ２ｂが直列に接続されたＮ
ＭＯＳトランジスタＮＴ１３〜ＮＴ１５を介して接地さ
れている。また、ＮＭＯＳトランジスタＮＴ８とＮＴ９
の接続点が直列に接続されたＮＭＯＳトランジスタＮＴ
１１，ＮＴ１２を介して接地されている。ＮＭＯＳトラ
ンジスタＮＴ９のゲートはラッチ回路Ｑ２の第１の記憶
ノードＮ２ａに接続され、ＮＭＯＳトランジスタＮＴ１
０のゲートはラッチ信号φＬＡＴ２の供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１１のゲートが第２の
記憶ノードＮ２ｂに接続され、ＮＭＯＳトランジスタＮ
Ｔ１２のゲートがラッチ信号φＬＡＴ１の供給ラインに
接続され、ＮＭＯＳトランジスタＮＴ１４，ＮＴ１５の
ゲートがラッチ信号φＬＡＴ３の供給ラインに接続され
ている。そして、カラムゲートとしてのＮＭＯＳトラン
ジスタＮＴ１６のゲートが信号Ｙｉの供給ラインに接続
され、ＮＭＯＳトランジスタＮＴ１７のゲートが信号Ｙ
ｉ＋1 の供給ラインに接続されている。

【００１３】また、図８（ａ）は読み出し時のタイミン
グチャートを示し、図８（ｂ）は書き込み（プログラ
ム）時のタイミングチャートを示している。図８（ｂ）
からわかるように、４値の書き込みは３ステップで行
い、本来は各ステップでページ単位に書き込みを行うす
べてのセルが書き込み十分と判断された段階で次のステ
ップに移行する。

【００１４】読み出し動作について説明する。まず、リ
セット信号ＲＳＴと信号ＰＧＭ１，２がハイレベルに設
定される。これにより、ラッチ回路Ｑ１，Ｑ２の第１の
記憶ノードＮ１ａ，Ｎ２ａが接地レベルに引き込まれ
る。その結果、ラッチ回路Ｑ１，Ｑ２がクリアされる。
次に、ワード線電圧を２．４Ｖとして読み出しが行われ
る。しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り高ければセル電流が流れないことによりビット線電圧
はプリチャージ電圧を保持し、ハイがセンスされる。一
方、しきい値電圧Ｖｔｈがワード線電圧（２．４Ｖ）よ
り低ければセル電流が流れることによりビット線電圧は
降下し、ローがセンスされる。次に、ワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。

【００１５】具体的にはセルデータが“００”の場合、
全てのワード線で電流が流れないためバスＩＯｉ＋1 ，
ＩＯｉには（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、制御信号φＬＡＴ１がハ
イレベルに設定される。このとき、セル電流が流れない
ことによりビット線はハイレベルに保たれるためＮＭＯ
ＳトランジスタＮＴ８が導通状態に保たれ、ラッチ回路
Ｑ２がクリアされていることによりラッチ回路Ｑ２の第
２の記憶ノードＮ２ｂはハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ１１が導通状態に保たれる。した
がって、ＮＭＯＳトランジスタＮＴ８，ＮＴ１１，ＮＴ
１２が導通状態に保持され、ラッチ回路Ｑ１の第２の記
憶ノードＮ１ｂが接地レベルに引き込まれ、ラッチ回路
Ｑ１の第１の記憶ノードＮ１ａはハイレベルに遷移す
る。次にワード線電圧を１．２Ｖにして読むとき、制御
信号φＬＡＴ３をハイレベルに設定する。この時、セル
電流が流れないことによりビット線はハイレベルに保た
れるためＮＭＯＳトランジスタＮＴ１３が導通状態に保
たれ、ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地
レベルに引き込まれ、ラッチ回路Ｑ２の第１の記憶ノー
ドＮ２ａはハイレベルに遷移する。最後にワード線電圧
を０Ｖにして読むとき、制御信号φＬＡＴ１をハイレベ
ルに設定する。この時、セル電流が流れないことにより
ビット線はハイレベルに保たれるためＮＭＯＳトランジ
スタＮＴ８が導通状態に保たれるが、ラッチ回路Ｑ２の
第２の記憶ノードＮ２ｂがローレベルのためＮＭＯＳト
ランジスタＮＴ１１が非導通状態にとなり、ラッチ回路
Ｑ１の第１の記憶ノードＮ１ａはハイレベルを保持す
る。

【００１６】セルデータが“０１”の場合、ワード線電
圧ＶＷＬ００の場合のみ電流が流れ、バスＩＯｉ＋1 ，
ＩＯｉには（１，０）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、制御信号φＬＡＴ１がハ
イレベルに設定される。このとき、セル電流が流れるこ
とによりビット線はローレベルとなるためＮＭＯＳトラ
ンジスタＮＴ８が非導通状態に保たれ、ラッチ回路Ｑ１
の第１の記憶ノードＮ１ａはローレベルを保持する。次
にワード線電圧を１．２Ｖにして読むとき、制御信号φ
ＬＡＴ３をハイレベルに設定する。この時、セル電流が
流れないことによりビット線はハイレベルに保たれるた
めＮＭＯＳトランジスタＮＴ１３が導通状態に保たれ、
ラッチ回路Ｑ２の第２の記憶ノードＮ２ｂが接地レベル
に引き込まれ、ラッチ回路Ｑ２の第１の記憶ノードＮ２
ａはハイレベルに遷移する。最後にワード線電圧を０Ｖ
にして読むとき、制御信号φＬＡＴ１をハイレベルに設
定する。この時、セル電流が流れないことによりビット
線はハイレベルに保たれるためＮＭＯＳトランジスタＮ
Ｔ８が導通状態に保たれるが、ラッチ回路Ｑ２の第２の
記憶ノードＮ２ｂがローレベルのためＮＭＯＳトランジ
スタＮＴ１１が非導通状態となり、ラッチ回路Ｑ１の第
１の記憶ノードＮ１ａはローレベルを保持する。セルデ
ータが”１０”、”１１”の場合も同様にして各々ＩＯ
ｉ＋１，ＩＯｉには（０，１）、（０，０）が読み出さ
れる。

【００１７】次に、書き込み動作について説明する。図
７の回路においては、まず、ラッチ回路Ｑ１に格納され
ているデータによって書き込みが行われ、次にラッチ回
路Ｑ２、最後に再びラッチ回路Ｑ１のデータによって書
き込みが行われる。ここで書き込みデータが（Ｑ２，Ｑ
１）＝（１，０）の場合はラッチ回路Ｑ１は書き込み十
分となると“０”から“１”に反転するが、（Ｑ２，Ｑ
１）＝（０，０）の場合はラッチ回路Ｑ１は３ステップ
目の書き込みデータとしても使用する必要があるため第
１ステップで書き込み十分となっても“０”から“１”
に反転しない（できない）。

【００１８】各ステップでの書き込み終了判定は、注目
する側のラッチデータ（Ｑ２またはＱ１）が全て“１”
となった段階でそのステップの書き込み終了と判定す
る。書き込みデータ（Ｑ２，Ｑ１）＝（０，０）のセル
は、第１ステップでのラッチ回路Ｑ１の反転は起こらな
いからワイヤードＯＲによる終了判定は行われない。

【００１９】

【発明が解決しようとする課題】ところで、上述した回
路では、図９に示すように、まずラッチ回路Ｑ１のデー
タに応じて書込データが“１０”、“００”のセルの書
き込み（Ｓｔｅｐ１）を行った後、ラッチ回路Ｑ２のデ
ータに応じて書込データが“０１”、“００”のセルの
書込（Ｓｔｅｐ２）を行い、最後に書込データが“０
０”のセルの書き込み（Ｓｔｅｐ３）を行う。すなわ
ち、上述した従来回路では、書込データが“１０”およ
び“０１”の書込はＳｔｅｐ１およびＳｔｅｐ２でしか
なされていないため、“１０”、“０１”の書き込み時
間はそのままＳｔｅｐ１およびＳｔｅｐ２の書込時間に
相当する。そして、書込データが“００”のセルはＳｔ
ｅｐ１〜Ｓｔｅｐ３の全てのＳｔｅｐで行われている
が、Ｓｔｅｐ２とＳｔｅｐ３の間で過剰書込に備えてＩ
ＳＰＰ電圧を下げてからＳｔｅｐ３の書込を行ってい
る。

【００２０】このことから書込データが“００”のセル
の書き込み時間はＳｔｅｐ３の書き込み時間とほぼ同じ
と推定される。このことより書き込みはシリアルに行わ
れ、このことが４値の書込時間が長くなる一因となって
いる。そして、図９からわかるように、データ“１０”
と“０１”の書き込み時間の和とデータ“００”の書き
込み時間はほぼ同じ時間がかかっている。

【００２１】また、書き込みはセルフ−ブーストを用い
て行っているが、ビット線に充電する書き込み禁止電圧
は信号ＰＧＭ１、ＰＧＭ２が供給されるＮＭＯＳトラン
ジスタによってしきい値電圧Ｖｔｈ落ちしＶｃｃ−Ｖｔ
ｈ（Ｂ）（Ｖｔｈ（Ｂ）：バックバイアス効果の影響を
受けたＶｔｈ）となっている。この状態でセルフ−ブー
ストを可能にするためには、メモリセルのドレイン側の
選択ゲートを高く設定する必要があり、これは読み出し
動作の高速化を実現する場合には妨げとなる。さらに、
書き込み前のビット線充電をラッチで行っているが、ラ
ッチからみればビット線は電圧０Ｖの巨大なキャパシタ
であり、ラッチデータが“１”の場合ビット線と接触し
た瞬間にラッチデータが反転してしまう可能性がある。
これを回避するために書き込みデータに応じてビット線
を充電する際に、ＮＭＯＳトランジスタＮＴ５，ＮＴ７
のゲート電圧を低く設定して充電している。このため、
充電電流が小さくなり、ビット線充電に時間がかかって
いた。そして、ベリファイ読み出しに時間がかかってい
る。

【００２２】以上の問題は、多値レベルがさらに高く、
たとえば図１０に示すように、しきい値電圧の分布が分
布０〜分布７の８個に区分けされる８値の場合にはさら
に深刻となる。近年の高集積化に対応するには、多値レ
ベルがさらに高くしていくことが考えられることから、
８値等でも書き込みおよびベリファイの高速化を実現す
る必要がある。

【００２３】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、書き込み、およびベリファイ読
み出し時間を短縮できる不揮発性半導体記憶装置および
そのデータ書き込み方法を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ワード線およびビット線への印加電圧に
応じて電荷蓄積部に蓄積された電荷量が変化し、その変
化に応じてしきい値電圧が変化し、しきい値電圧に応じ
た値のデータを記憶するメモリセルを有し、３ビットの
８値データをページ単位でメモリセルに書き込む不揮発
性半導体記憶装置であって、書き込み前に全ビット線を
所定の電圧にプリチャージするプリチャージ手段と、書
き込みデータがラッチされるラッチ回路を有し、アドレ
スに応じて選択されたビット線をラッチデータに応じた
電圧に設定し、書き込みを並列に行う書込制御回路とを
有する。

【００２５】また、本発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルが複
数個接続され、その一端および他端がゲート電圧に応じ
て導通状態が制御される選択トランジスタを介してビッ
ト線およびソース線に接続されたメモリストリングがマ
トリクス状に配置され、同一行のメモリセルの制御ゲー
トが共通のワード線に接続され、セルフ−ブーストを用
いて３ビットの８値データをページ単位でメモリセルに
書き込む不揮発性半導体記憶装置であって、書き込み前
に全ビット線を所定の電圧にプリチャージするプリチャ
ージ手段と、書き込みデータがラッチされるラッチ回路
を有し、アドレスに応じて選択されたビット線をラッチ
データに応じた電圧に設定し、書き込みを並列に行う書
込制御回路とを有する。

【００２６】また、本発明では、上記書込制御回路は、
ビット線毎に対応して３ビット分の上記ラッチ回路が設
けられている。

【００２７】また、本発明では、上記ラッチ回路はラッ
チデータレベルを保持する第１の記憶ノードとその反転
レベルを保持する第２の記憶ノードとを有し、上記ラッ
チ回路の第２の記憶ノードのレベルが所定のレベルのと
き上記選択ビット線をビット線用設定電圧の供給源に接
続する手段を有する。

【００２８】また、本発明では、上記書き込み動作時に
各書き込みビット毎に書き込み十分であるか否かの判定
を、ワード線電圧を高いレベルから低いレベルに順次に
下げて行うベリファイ読み出し回路を有する。

【００２９】また、本発明は、ワード線およびビット線
への印加電圧に応じて電荷蓄積部に蓄積された電荷量が
変化し、その変化に応じてしきい値電圧が変化し、しき
い値電圧に応じた値のデータを記憶するメモリセルを有
し、３ビットの８値データをページ単位でメモリセルに
書き込む不揮発性半導体記憶装置であって、書き込み前
に全ビット線を所定の電圧にプリチャージし、書き込み
時に、アドレスに応じて選択されたビット線をラッチデ
ータに応じた電圧に設定し、書き込みを並列に行う。

【００３０】本発明によれば、３ビットの８値データを
ページ単位でメモリセルに書き込む不揮発性半導体記憶
装置において、書き込み前に全ビット線が所定の電圧、
たとえば電源電圧にプリチャージされた後、アドレスに
応じて選択されたビット線がラッチデータに応じた電圧
に設定され、書き込みが並列的に行われる。

【００３１】

【発明の実施の形態】図１は、本発明に係る不揮発性半
導体記憶装置の一実施形態を示す回路図である。この不
揮発性半導体記憶装置１０は記憶多値レベルが８値に対
応したものであり、メモリアレイ１１、および書込／ベ
リファイ／読出制御回路２０により構成されている。

【００３２】メモリアレイ１１は、図１に示すように、
それぞれメモリセルが共通のワード線ＷＬ０〜ＷＬ１５
に接続されたメモリストリングＡ０，Ａ１により構成さ
れている。そして、メモリストリングＡ０はビット線Ｂ
Ｌ０に接続され、メモリストリングＡ１はビット線ＢＬ
１に接続されている。メモリストリングＡ０は、フロー
ティングゲートを有する不揮発性半導体記憶装置からな
るメモリセルトランジスタＭＴ０Ａ〜ＭＴ１５Ａが直列
に接続されたＮＡＮＤストリングからなり、このＮＡＮ
ＤストリングのメモリセルトランジスタＭＴ０Ａのドレ
インが選択ゲートＳＧ１Ａを介してビット線ＢＬ０に接
続され、メモリセルトランジスタＭＴ１５Ａのソースが
選択ゲートＳＧ２Ａを介して基準電位線ＶＧＬに接続さ
れている。メモリストリングＡ１は、フローティングゲ
ートを有する不揮発性半導体記憶装置からなるメモリセ
ルトランジスタＭＴ０Ｂ〜ＭＴ１５Ｂが直列に接続され
たＮＡＮＤストリングからなり、このＮＡＮＤストリン
グのメモリセルトランジスタＭＴ０Ｂのドレインが選択
ゲートＳＧ１Ｂを介してビット線ＢＬ１に接続され、メ
モリセルトランジスタＭＴ１５Ｂのソースが選択ゲート
ＳＧ２Ｂを介して基準電位線ＶＧＬに接続されている。

【００３３】そして、選択ゲートＳＧ１Ａ，ＳＧ１Ｂの
ゲートが選択信号供給線ＳＳＬに共通に接続され、選択
ゲートＳＧ２Ａ，ＳＧ２Ｂのゲートが選択信号供給線Ｇ
ＳＬに共通に接続されている。

【００３４】書込／ベリファイ／読出制御回路２０は、
ＮＭＯＳトランジスタＮＴ２１〜ＮＴ６８、ＰＭＯＳト
ランジスタＰＴ２１、およびインバータの入出力同士を
結合してなるラッチ回路Ｑ２１，Ｑ２２，Ｑ２２により
構成されている。そして、ＮＭＯＳトランジスタＮＴ２
５〜ＮＴ３８およびラッチ回路Ｑ２１，Ｑ２２，Ｑ２２
により書き込み時のビット線電圧発生回路２１が構成さ
れ、ＮＭＯＳトランジスタＮＴ３９〜ＮＴ６５により読
み出し／ベリファイ制御回路２２が構成されている。

【００３５】ノードＳＡ２１とビット線ＢＬ０との間
に、高耐圧のＮＭＯＳトランジスタＮＴ２１およびＮＴ
２３が直列に接続され、ノードＳＡ２１とビット線ＢＬ
１との間に、高耐圧のＮＭＯＳトランジスタＮＴ２２お
よびＮＴ２４が直列に接続されている。そして、ＮＭＯ
ＳトランジスタＮＴ２３のゲート電極にアドレスデコー
ド信号Ａｉが供給され、ＮＭＯＳトランジスタＮＴ２４
のゲート電極に信号／Ａｉ（／は反転を示す）が供給さ
れる。また、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２
のゲート電極に信号ＴＲＮが供給される。

【００３６】ノードＳＡ２１と接地ラインＧＮＤとの間
にＮＭＯＳトランジスタＮＴ２５が接続され、ノードＳ
Ａ２１と電源電圧Ｖ_CCの供給ラインとの間にＰＭＯＳト
ランジスタＰＴ２１が接続されている。ＮＭＯＳトラン
ジスタＮＴ２５のゲート電極に信号ＤＩＳが供給され、
ＰＭＯＳトランジスタＰＴ２１のゲート電極に信号Ｖｒ
ｅｆが供給される。

【００３７】また、ノードＳＡ２１と接地ラインとの間
にＮＭＯＳトランジスタＮＴ２６，ＮＴ２７，ＮＴ２８
が直列に接続されている。また、ＮＭＯＳトランジスタ
ＮＴ２６とＮＴ２７との接続点（ノードＳＡ２２）と書
き込み時のビット線電圧ＶＢ１の供給ラインとの間にＮ
ＭＯＳトランジスタＮＴ２９，ＮＴ３０が直列に接続さ
れている。また、ノードＳＡ２２と書き込み時のビット
線電圧ＶＢ２の供給ラインとの間にＮＭＯＳトランジス
タＮＴ３１，ＮＴ３２が直列に接続されている。さら
に、ノードＳＡ２２と書き込み時のビット線電圧ＶＢ３
の供給ラインとの間にＮＭＯＳトランジスタＮＴ３３，
ＮＴ３４，ＮＴ３５が直列に接続されている。

【００３８】そして、ＮＭＯＳトランジスタＮＴ２６の
ゲート電極に信号ＰＧＭが供給され、ＮＭＯＳトランジ
スタＮＴ２７，ＮＴ３２のゲート電極がラッチ回路Ｑ２
２の第２の記憶ノードＮ２２ｂに接続され、ＮＭＯＳト
ランジスタＮＴ２８，ＮＴ３０のゲート電極がラッチ回
路Ｑ２３の第２の記憶ノードＮ２３ｂに接続され、ＮＭ
ＯＳトランジスタＮＴ２９，ＮＴ３４のゲート電極がラ
ッチ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続さ
れ、ＮＭＯＳトランジスタＮＴ３１，ＮＴ３３のゲート
電極がラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａに
接続され、ＮＭＯＳトランジスタＮＴ３５のゲート電極
がラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂに接続
されている。

【００３９】また、ラッチ回路Ｑ２３の第１の記憶ノー
ドＮ２３ａと接地ラインとの間にＮＭＯＳトランジスタ
ＮＴ３６が接続され、ラッチ回路Ｑ２２の第１の記憶ノ
ードＮ２２ａと接地ラインとの間にＮＭＯＳトランジス
タＮＴ３７が接続され、ラッチ回路Ｑ２１の第１の記憶
ノードＮ２１ａと接地ラインとの間にＮＭＯＳトランジ
スタＮＴ３８が接続されている。そして、ＮＭＯＳトラ
ンジスタＮＴ３６，ＮＴ３７，ＮＴ３８のゲート電極が
リセット信号ＲＳＴの供給ラインに接続されている。

【００４０】ラッチ回路Ｑ２３の第２の記憶ノードＮ２
３ｂにＮＭＯＳトランジスタＮＴ３９のドレインが接続
され、ラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂに
ＮＭＯＳトランジスタＮＴ４０のドレインが接続され、
ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂにＮＭＯ
ＳトランジスタＮＴ４１のドレインが接続されている。
ＮＭＯＳトランジスタＮＴ３９のソースと接地ラインと
の間にＮＭＯＳトランジスタＮＴ４２が接続されている
とともに、これと並列的にＮＭＯＳトランジスタＮＴ４
３，ＮＴ４４，ＮＴ４５が直列に接続されている。ＮＭ
ＯＳトランジスタＮＴ４０のソースにＮＭＯＳトランジ
スタＮＴ４６およびＮＴ５１が並列に接続されている。
ＮＭＯＳトランジスタＮＴ４６のソースと接地ラインと
の間にＮＭＯＳトランジスタＮＴ４７，ＮＴ４８が直列
に接続されているとともに、これと並列的にＮＭＯＳト
ランジスタＮＴ４９，ＮＴ５０が直列に接続されてい
る。ＮＭＯＳトランジスタＮＴ５１のソースと接地ライ
ンとの間にＮＭＯＳトランジスタＮＴ５２，ＮＴ５３が
直列に接続されているとともに、これと並列的にＮＭＯ
ＳトランジスタＮＴ５４，ＮＴ５５が直列に接続されて
いる。ＮＭＯＳトランジスタＮＴ４１のソースにＮＭＯ
ＳトランジスタＮＴ５６およびＮＴ６１が並列に接続さ
れている。ＮＭＯＳトランジスタＮＴ５６のソースと接
地ラインとの間にＮＭＯＳトランジスタＮＴ５７，ＮＴ
５８が直列に接続されているとともに、これと並列的に
ＮＭＯＳトランジスタＮＴ５９，ＮＴ６０が直列に接続
されている。ＮＭＯＳトランジスタＮＴ６１のソースと
接地ラインとの間にＮＭＯＳトランジスタＮＴ６２，Ｎ
Ｔ６３が直列に接続されているとともに、これと並列的
にＮＭＯＳトランジスタＮＴ６４，ＮＴ６５が直列に接
続されている。

【００４１】ＮＭＯＳトランジスタＮＴ３９，ＮＴ４
０，ＮＴ４１のゲート電極がノードＳＡ２１に接続され
ている。ＮＭＯＳトランジスタＮＴ４３のゲート電極が
ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続さ
れ、ＮＭＯＳトランジスタＮＴ４４，ＮＴ４９，ＮＴ５
４のゲート電極がラッチ回路Ｑ２１の第１の記憶ノード
Ｎ２１ａに接続されている。ＮＭＯＳトランジスタＮＴ
４６，ＮＴ５６のゲート電極がラッチ回路Ｑ２３の第１
の記憶ノードＮ２３ａに接続され、ＮＭＯＳトランジス
タＮＴ５１，ＮＴ６１のゲート電極がラッチ回路Ｑ２３
の第２の記憶ノードＮ２３ｂに接続されている。ＮＭＯ
ＳトランジスタＮＴ４７，ＮＴ５２のゲート電極がラッ
チ回路Ｑ２１の第２の記憶ノードＮ２１ｂに接続され、
ＮＭＯＳトランジスタＮＴ５７，ＮＴ６２のゲート電極
がラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａに接続
され、ＮＭＯＳトランジスタＮＴ５９，ＮＴ６４のゲー
ト電極がラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂ
に接続されている。

【００４２】そして、ＮＭＯＳトランジスタＮＴ４２の
ゲート電極が信号φＬＡＴ０の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ４５のゲート電極が信号φＬ
ＡＴ１の供給ラインに接続され、ＮＭＯＳトランジスタ
ＮＴ４８のゲート電極が信号φＬＡＴ２の供給ラインに
接続され、ＮＭＯＳトランジスタＮＴ５０のゲート電極
が信号φＬＡＴ３の供給ラインに接続され、ＮＭＯＳト
ランジスタＮＴ５３のゲート電極が信号φＬＡＴ４の供
給ラインに接続され、ＮＭＯＳトランジスタＮＴ５５の
ゲート電極が信号φＬＡＴ５の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ５８のゲート電極が信号φＬ
ＡＴ６の供給ラインに接続され、ＮＭＯＳトランジスタ
ＮＴ６０のゲート電極が信号φＬＡＴ７の供給ラインに
接続され、ＮＭＯＳトランジスタＮＴ６３のゲート電極
が信号φＬＡＴ８の供給ラインに接続され、ＮＭＯＳト
ランジスタＮＴ６５のゲート電極が信号φＬＡＴ９の供
給ラインに接続されている。

【００４３】ラッチ回路Ｑ２３の第１の記憶ノードＮ２
３ａとバスラインＩＯ０との間にＮＭＯＳトランジスタ
ＮＴ６６が接続され、ラッチ回路Ｑ２２の第１の記憶ノ
ードＮ２２ａとバスラインＩＯ１との間にＮＭＯＳトラ
ンジスタＮＴ６７が接続され、ラッチ回路Ｑ２１の第１
の記憶ノードＮ２１ａとバスラインＩＯ２との間にＮＭ
ＯＳトランジスタＮＴ６８が接続されている。また、カ
ラムゲートとしてのＮＭＯＳトランジスタＮＴ６６，Ｎ
Ｔ６７，ＮＴ６８のゲート電極が信号Ｙ０−０の供給ラ
インに接続されている。

【００４４】次に、上記構成による、書き込み、ベリフ
ァイ読み出し、および読み出し動作について図面に関連
付けて順を追って説明する。

【００４５】書き込み動作について、図２および図３の
タイミングチャートに関連付けて説明する。

【００４６】まず、書き込み時に設定すべきビット線電
圧について、図２に関連付けて説明する。８値の書き込
みを高速に行うには、全てのデータを同時に書き込むこ
とが有効である。その際、ビット線電圧を書き込みデー
タに応じて、たとえば図２（ａ）に示すように、分布０
〜分布７のそれぞれ対応して「分布０：８．０Ｖ」、
「分布１：３．６Ｖ」、「分布２：３．０Ｖ」、「分布
３：２．４Ｖ」、「分布４：１．８Ｖ」、「分布５：
１．２Ｖ」、「分布６：０．６Ｖ」、「分布７：０．０
Ｖ」に設定すれば、しきい値電圧Ｖｔｈのシフト量の大
きいセルほど高い電界がかかり、結果的に全てのレベル
で略同時に書き込みが終了する。しかし、実際には、い
わゆるセルフ−ブーストまたはローカルセルフ−ブース
トとの兼ね合いにより、ビット線ＢＬ０，ＢＬ１を介し
てチャネルに印加できる電圧は、メモリストリングＡ
０，Ａ１のビット線ＢＬ０，ＢＬ１側の選択ゲートＳＧ
１Ａ，ＳＧ１Ｂのしきい値電圧ＶthDSG に依存し、書き
込み時の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート電極に
印加する電圧を電源電圧Ｖ_CCとするとビット線に印加で
きる電圧の上限は（Ｖ_CC−ＶthDSG ）からマージンを見
た電圧、たとえば１．５Ｖとなる。また、８値のラッチ
はビット線数本分のピッチに収める必要があり、回路規
模およびレイアウト面積削減の観点から、図２（ｂ）に
示すように、「分布０：Ｖ_CC」、「分布１：ＶＢ３」、
「分布２，３：ＶＢ２」、「分布４，５：ＶＢ１」、
「分布６，７：ＧＮＤ」と複数のデータで一つのビット
線電圧を設定することが望ましい。したがって、実際の
書き込み時には、書き込みデータに応じて、たとえば図
２（ｃ）に示すように、「分布０：Ｖ_CC」、「分布１：
１．５Ｖ」、「分布２，３：１．５Ｖ」、「分布４，
５：１．２Ｖ」、「分布６，７：０．０Ｖ」のような電
圧を印加する。

【００４７】次に、具体的な書き込み動作を説明する。
スタンバイ時には、信号ＰＧＭがローレベル（接地レベ
ル）に設定されてＮＭＯＳトランジスタＮＴ２６が非導
通状態に保持され、ビット線ＢＬ０，ＢＬ１がラッチ回
路Ｑ２１〜Ｑ２３から切り離されている。そして、信号
ＤＩＳがハイレベル（Ｖ_CCレベル）に設定され、信号Ｔ
ＲＮ，Ａｉ，／Ａｉが（Ｖ_CC−Ｖｔｈ）に設定される。
これにより、ＮＭＯＳトランジスタＮＴ２５、ＮＭＯＳ
トランジスタＮＴ２１〜ＮＴ２４が導通状態に保持さ
れ、ビット線ＢＬ０，ＢＬ１が接地レベルに設定されて
いる。

【００４８】この状態で書き込みが起動された場合、信
号Ｙ０−０がハイレベルに設定されてＮＭＯＳトランジ
スタＮＴ６６〜ＮＴ６８が導通状態に保持され、書き込
みデータがラッチ回路Ｑ２１〜Ｑ２３に取り込まれ保持
される。その後、信号ＤＩＳがローレベルに切り換えら
れ、ビット線ＢＬ０，ＢＬ１が接地ラインから切り離さ
れる。そして、信号Ｖｒｅｆがローレベル、信号ＴＲ
Ｎ，Ａｉ，／Ａｉが５Ｖ程度に設定されて、ＰＭＯＳト
ランジスタＰＴ２１が導通状態に保持される。これによ
り、全ビット線が電源電圧Ｖ_CCに充電される。このと
き、ラッチデータに影響がないように、信号ＰＧＭ、読
み出し／ベリファイを制御するための信号φＬＡＴ０〜
φＬＡＴ９が接地レベル（ローレベル）に設定され、Ｎ
ＭＯＳトランジスタＮＴ４２，ＮＴ４５，ＮＴ４８，Ｎ
Ｔ５０，ＮＴ５３，ＮＴ５５，ＮＴ５８，ＮＴ６０，Ｎ
Ｔ６３，ＮＴ６５，が非導通状態に保持される。また、
メモリセルのドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１
Ｂのゲート電極に接続された選択信号供給線ＳＳＬが電
源電圧Ｖ_CCレベルに設定される。

【００４９】その後、アドレスデコード信号Ａｉで選択
されない側の接続用ＮＭＯＳトランジスタ、たとえばＮ
Ｔ２４のゲート電極に供給される信号／Ａｉがローレベ
ルに設定され、ＮＭＯＳトランジスタＮＴ２４が非導通
状態に切り換えられて非選択のビット線ＢＬ１がＶ_CCに
充電された状態でフローティング状態に保持される。そ
の後、信号Ｖｒｅｆが電源電圧Ｖ_CCレベルに切り換えら
れ、いわゆるプリチャージ用ＰＭＯＳトランジスタＰＴ
２１が非導通状態に保持され、信号ＰＧＭがハイレベル
に設定されて、ＮＭＯＳトランジスタＮＴ２６が導通状
態に切り換えられて、選択ビットＢＬ０がラッチ回路Ｑ
２１〜Ｑ２３に接続されて、選択ビット線ＢＬ０が書き
込みデータに応じた電圧に設定される。

【００５０】たとえば、書き込みデータが“００ｘ
（ｘ：０または１）”の場合には、ラッチ回路Ｑ２３，
Ｑ２２の第２の記憶ノードＮ２３ｂ，Ｎ２２ｂともにハ
イレベルになっている。したがって、ＮＭＯＳトランジ
スタＮＴ２７およびＮＴ２８が導通状態に保持されてい
る。このため、ビット線ＢＬ０は接地レベルに放電され
る。

【００５１】書き込みデータが“０１ｘ”の場合には、
ラッチ回路Ｑ２３の第２の記憶ノードＮ２３ｂおよびラ
ッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがともにハ
イレベルになっている。したがって、ＮＭＯＳトランジ
スタＮＴ２９およびＮＴ３０が導通状態に保持されてい
る。その結果、ノードＳＡ２１がビット線電圧ＶＢ１の
供給ラインに接続される。このため、ビット線ＢＬ０は
ＶＢ１（たとえば１．２Ｖ）に設定される。

【００５２】書き込みデータが“１０ｘ”の場合には、
ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａおよびラ
ッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂともにハイ
レベルになっている。したがって、ＮＭＯＳトランジス
タＮＴ３１およびＮＴ３２が導通状態に保持されてい
る。その結果、ノードＳＡ２１がビット線電圧ＶＢ２の
供給ラインに接続される。このため、ビット線ＢＬ０は
ＶＢ２（たとえば１．５Ｖ）に設定される。

【００５３】書き込みデータが“１１０”の場合には、
ラッチ回路Ｑ２３，Ｑ２２の第１の記憶ノードＮ２３
ａ，Ｎ２２ａともにハイレベルになっているとともに、
ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂがハイレ
ベルになっている。したがって、ＮＭＯＳトランジスタ
ＮＴ３３〜ＮＴ３５が導通状態に保持されている。その
結果、ノードＳＡ２１がビット線電圧ＶＢ３の供給ライ
ンに接続される。このため、ビット線ＢＬ０はＶＢ３
（たとえば１．５Ｖ）に設定される。

【００５４】書き込みデータが“１１１”の場合には、
ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１の第２の記憶ノード
Ｎ２３ｂ，Ｎ２２ｂ，Ｎ２１ｂがローレベルになってい
る。したがって、ＮＭＯＳトランジスタＮＴ２８、ＮＴ
３０、ＮＴ３２，ＮＴ３５が非導通状態に保持されてい
る。その結果、ノードＳＡ２１がいずれのビット線電圧
供給ラインにも接続されない。このため、ビット線ＢＬ
０はプリチャージ電圧である電源電圧Ｖ_CCレベルに保持
される。

【００５５】以上のプロセスにより選択ビット線ＢＬ０
が書き込みデータに応じた電圧に設定された後、選択ワ
ード線ＷＬが書き込み電圧ＶPGM に設定され、非選択の
ワード線が書き込みパス電圧Ｖpass（＜ＶPGM ）に設定
されて、書き込みが行われる。このとき、非選択のビッ
ト線ＢＬ１に接続されているメモリストリングＡ１のメ
モリセルのチャネルおよび書き込みデータが“１１１”
のメモリセルのチャネルは、ドレイン側の選択ゲートＳ
Ｇ１Ｂ及びＳＧ１Ａによってビット線ＢＬ１及びＢＬ０
から切り離され、ワード線との容量結合により非書き込
み電位にブーストされて書き込みされない。

【００５６】これにより、従来のように各データをＳｔ
ｅｐ毎に書くのではなくすべてのデータを同時に書くた
め、すべてのデータが書き込み十分と判定されるまでの
ＩＳＰＰパルス数が削減され、結果的に書き込み時間の
短縮が実現される。

【００５７】次に、ベリファイ読み出し動作について、
図４のタイミングチャートに関連付けて説明する。ベリ
ファイ動作では、１回の書き込みが終了する毎に“００
０”、“００１”、“０１０”、“０１１”、“１０
０”、“１０１”、“１１０”の書き込みチェックが行
われる。本実施形態では、高いレベルからベリファイを
行う。すなわち、ワード線電圧をＶVF7 →ＶVF6 →ＶVF
5 →ＶVF4 →ＶVF3 →ＶVF2 →ＶVF1 へ順次下げて行
う。以下にベリファイ動作を具体的に説明する。

【００５８】まず、信号Ｖｒｅｆがローレベル（接地レ
ベル）に設定されて、ＰＭＯＳトランジスタＰＴ２１が
導通状態に保持される。また、信号ＴＲＮが２Ｖ程度に
設定される。これにより、ノードＳＡ２１が電源電圧Ｖ
_CCに充電され、ビット線の電位が信号ＴＲＮのレベル
（２Ｖ程度）からしきい値電圧Ｖｔｈ分だけ降下した電
圧（たとえば１Ｖ程度：充電後、ＮＭＯＳトランジスタ
ＮＴ２１はカットオフする）に充電される。これと同時
にドレイン側の選択ゲートＳＧ１Ａ，ＳＧ１Ｂのゲート
電極が接続された選択信号供給線ＳＳＬに選択ストリン
グの非選択ワード線電圧と同じ電圧（Ｐ５Ｖ：５. ０〜
６. ０Ｖのある電圧）に設定される。充電が完了した段
階で、メモリセルの書込状況がビット線ＢＬ０およびノ
ードＳＡ２１に反映される。このとき、ビット線は１
Ｖ、ノードＳＡ２１は電源電圧Ｖ_CCに充電されていてＮ
ＭＯＳトランジスタＮＴ２１は自動的に非導通状態とな
る。

【００５９】ここで、信号Ｖｒｅｆは、ビット線のリー
ク電流を補償するだけの電流をＰＭＯＳトランジスタＰ
Ｔ２１が流すことが可能な電圧、たとえば２Ｖ程度に設
定され、非選択メモリセルのワード線にＰ５Ｖ、選択セ
ルが接続されたワード線にまずＶVF7 が印加される。

【００６０】ワード線電圧がＶVF7 でのベリファイ読み
出し、すなわち書き込みデータ“０００”の書き込み判
定の結果、メモリセルのしきい値電圧Ｖｔｈがワード線
電圧ＶVF7 より大きい（Ｖｔｈ＞ＶVF7 ）場合、セル電
流が流れないことにより、ノードＳＡ２１は電源電圧Ｖ
_CCに保持される。このとき、ＮＭＯＳトランジスタＮＴ
３９〜ＮＴ４１は導通状態に保持される。そして、一定
時間経過後、パルス状の信号である信号φＬＡＴ０、φ
ＬＡＴ２、φＬＡＴ６が順次にハイレベルに設定され
る。

【００６１】信号φＬＡＴ０がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４２が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ３９が導通状態
にあることから、ラッチ回路Ｑ２３の第２の記憶ノード
Ｎ２３ｂがローレベル、第１の記憶ノードＮ２３ａがハ
イレベルにそれぞれ反転する。

【００６２】信号φＬＡＴ２がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４８が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ４０が導通状態
にあり、ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ４６が導通状態に保持され、また、ラッチ回路Ｑ
２１の第２の記憶ノードＮ２１ｂがハイレベルにあるこ
とからＮＭＯＳトランジスタＮＴ４７が導通状態に保持
される。その結果、ラッチ回路Ｑ２２の第２の記憶ノー
ドＮ２２ｂがローレベル、第１の記憶ノードＮ２２ａが
ハイレベルにそれぞれ反転する。

【００６３】信号φＬＡＴ６がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ５８が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ４１が導通状態
にあり、ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ５６が導通状態に保持され、また、ラッチ回路Ｑ
２２の第１の記憶ノードＮ２２ａがハイレベルに反転し
たことから、ＮＭＯＳトランジスタＮＴ５７が導通状態
に保持される。その結果、ラッチ回路Ｑ２１の第２の記
憶ノードＮ２１ｂがローレベル、第１の記憶ノードＮ２
１ａがハイレベルのそれぞれ反転する。

【００６４】以上により、書き込みデータが“０００”
のメモリセルで、そのしきい値電圧Ｖｔｈがワード線電
圧ＶVF7 より大きい（Ｖｔｈ＞ＶVF7 ）場合、ラッチ回
路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ（第１の記憶
ノードのレベル）が“１１１”に反転し、以後の再書き
込みではビット線ＢＬ０は電源電圧Ｖ_CC、チャネルは非
書き込み電位にブーストされて書き込みされない。

【００６５】一方、メモリセルのしきい値電圧Ｖｔｈが
ワード線電圧ＶVF7 以下（Ｖｔｈ＜ＶVF7 ）であれば、
リーク補償電流より大きいセル電流が流れてビット線電
圧は降下し、ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２
は導通状態となって、ビット線（１Ｖ程度）の容量ＣBL
とノードＳＡ２１（電源電圧Ｖ_CC）の容量ＣSA（＜＜Ｃ
BL）との間の電荷の再配分が起こり、ノードＳＡ２１の
電圧はビット線電圧とほぼ同電位１Ｖとなる。そして、
一定時間経過後、パルス状の信号である信号φＬＡＴ
０、φＬＡＴ２、φＬＡＴ６が順次にハイレベルに設定
される。

【００６６】信号φＬＡＴ０がハイレベルの期間では、
安定しているラッチ回路の反転にはある程度の電流が必
要である。この間、ＮＭＯＳトランジスタＮＴ４２は完
全に導通状態に保持されるが、ＮＭＯＳトランジスタＮ
Ｔ３９のゲート電圧は１Ｖ程度であり、オンしているが
電流値は小さく、なおかつ電流が流れるとＮＭＯＳトラ
ンジスタＮＴ３９のドレイン・ソース間電圧ＶDSが大き
くなり、結局、ラッチ回路Ｑ２３は反転できず、第２の
記憶ノードＮ２３ｂがハイレベル、第１の記憶ノードＮ
２３ａがローレベルのままに保持される。

【００６７】信号φＬＡＴ２がハイレベルの期間では、
ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａがローレ
ベルのままに保持されているから、ＮＭＯＳトランジス
タＮＴ４６が非導通状態に保持される。その結果、ラッ
チ回路Ｑ２２は反転できず、第２の記憶ノードＮ２２ｂ
がハイレベル、第１の記憶ノードＮ２２ａがローレベル
のままに保持される。

【００６８】信号φＬＡＴ６がハイレベルの期間では、
ラッチ回路Ｑ２３，Ｑ２２の第１の記憶ノードＮ２３
ａ，Ｎ２２ａがローレベルのままに保持されていること
から、ＮＭＯＳトランジスタＮＴ５６，ＮＴ５７が非導
通状態に保持される。その結果、ラッチ回路Ｑ２１は反
転できず、第２の記憶ノードＮ２１ｂがハイレベル、第
１の記憶ノードＮ２１ａがローレベルのままに保持され
る。

【００６９】以上により、書き込みデータが“０００”
のメモリセルで、そのしきい値電圧Ｖｔｈがワード線電
圧ＶVF7 以下（Ｖｔｈ＜ＶVF7 ）場合、ラッチ回路Ｑ２
３，Ｑ２２，Ｑ２１のラッチデータ（第１の記憶ノード
のレベル）が“０００”のままで変化せず、再書き込み
時に、ビット線電圧が書き込み電位に設定されて書き込
みが行われる。

【００７０】次に、選択セルが接続されたワード線に電
圧ＶVF6 が印加される。

【００７１】ワード線電圧がＶVF6 でのベリファイ読み
出し、すなわち書き込みデータ“００１”の書き込み判
定の結果、メモリセルのしきい値電圧Ｖｔｈがワード線
電圧ＶVF6 より大きい（Ｖｔｈ＞ＶVF6 ）場合、セル電
流が流れないことにより、ノードＳＡ２１は電源電圧Ｖ
_CCに保持される。このとき、ＮＭＯＳトランジスタＮＴ
３９〜ＮＴ４１は導通状態に保持される。そして、一定
時間経過後、パルス状の信号である信号φＬＡＴ５、φ
ＬＡＴ１、が順次にハイレベルに設定される。ただし、
この場合には、書き込みデータが“０００”のセル（Ｖ
VF7 ＞Ｖｔｈ＞ＶVF6 ）も含まれていて、このメモリセ
ルに関しては、ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラ
ッチデータは反転をしてはならない。

【００７２】ラッチデータが“００１”でメモリセルの
しきい値電圧Ｖｔｈがワード線電圧ＶVF6 より大きい
（Ｖｔｈ＞ＶVF6 ）場合は、ラッチ回路Ｑ２３，Ｑ２２
の第２の記憶ノードＮ２３ｂ，Ｎ２２ｂがハイレベル、
第１の記憶ノードＮ２３ａ，Ｎ２２ａがローレベルに保
持され、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂ
がローレベル、第１の記憶ノードＮ２１ａがハイレベル
に保持されている。

【００７３】この状態で、信号φＬＡＴ５がハイレベル
の期間では、ＮＭＯＳトランジスタＮＴ５５が導通状態
に切り換わり、このときＮＭＯＳトランジスタＮＴ４０
が導通状態にあり、ラッチ回路Ｑ２３の第２の記憶ノー
ドＮ２３ｂがハイレベルであることからＮＭＯＳトラン
ジスタＮＴ５１が導通状態に保持され、ラッチ回路Ｑ２
１の第１の記憶ノードＮ２１ａがハイレベルであること
から、ＮＭＯＳトランジスタＮＴ５４が導通状態に保持
されている。その結果、ラッチ回路Ｑ２２の第２の記憶
ノードＮ２２ｂがローレベル、第１の記憶ノードＮ２２
ａがハイレベルにそれぞれ反転する。

【００７４】信号φＬＡＴ１がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４５が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ３９が導通状態
にあり、ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ４３が導通状態に保持され、また、ラッチ回路Ｑ
２１の第１の記憶ノードＮ２１ａがハイレベルにあるこ
とからＮＭＯＳトランジスタＮＴ４４が導通状態に保持
される。その結果、ラッチ回路Ｑ２３の第２の記憶ノー
ドＮ２３ｂがローレベル、第１の記憶ノードＮ２３ａが
ハイレベルにそれぞれ反転する。

【００７５】以上により、書き込みデータが“００１”
のメモリセルで、そのしきい値電圧Ｖｔｈがワード線電
圧ＶVF6 より大きい（Ｖｔｈ＞ＶVF6 ）場合、ラッチ回
路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ（第１の記憶
ノードのレベル）が“１１１”に反転し、以後の再書き
込みではビット線ＢＬ０は電源電圧Ｖ_CC、チャネルは非
書き込み電位にブーストされて書き込みされない。

【００７６】また、書き込みデータが“０００”のメモ
リセルで、そのしきい値電圧Ｖｔｈがワード線電圧ＶVF
6 より大きい（Ｖｔｈ＞ＶVF6 ）場合、ラッチ回路Ｑ２
３，Ｑ２２，Ｑ２１の第２の記憶ノードＮ２３ｂ，Ｎ２
２ｂ，Ｎ２１ｂがハイレベル、第１の記憶ノードＮ２３
ａ，Ｎ２２ａ，Ｎ２１ａがローレベルに保持されてい
る。

【００７７】したがって、信号φＬＡＴ５がハイレベル
の期間では、ラッチ回路Ｑ２１の大１の記憶ノードＮ２
１ａがローレベルにあることから、ＮＭＯＳトランジス
タＮＴ５４が非導通状態に保持され、ラッチ回路Ｑ２２
の第２の記憶ノードＮ２２ｂがハイレベル、第１の記憶
ノードＮ２２ａがローレベルのままに保持される。

【００７８】信号φＬＡＴ１がハイレベルの期間では、
ラッチ回路Ｑ２２，Ｑ２１の第１の記憶ノードＮ２２
ａ，Ｎ２１ａがローレベルのままに保持されていること
から、ＮＭＯＳトランジスタＮＴ４３，ＮＴ４４が非導
通状態に保持され、ラッチ回路Ｑ２３の第２の記憶ノー
ドＮ２３ｂがハイレベル、第１の記憶ノードＮ２３ａが
ローレベルのままに保持される。

【００７９】以上により、書き込みデータが“０００”
のメモリセルで、そのしきい値電圧Ｖｔｈがワード線電
圧ＶVF６より大きい（Ｖｔｈ＞ＶVF6 ）場合、ラッチ回
路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ（第１の記憶
ノードのレベル）が“０００”のままで変化せず、再書
き込み時に、ビット線電圧が書き込み電位に設定されて
書き込みが行われる。

【００８０】書き込みデータが“００１”のメモリセル
で、メモリセルのしきい値電圧Ｖｔｈがワード線電圧Ｖ
VF6 以下（Ｖｔｈ＜ＶVF6 ）の場合には、リーク補償電
流より大きいセル電流が流れてビット線電圧は降下し、
ＮＭＯＳトランジスタＮＴ２１は導通状態となって、ビ
ット線（１Ｖ程度）の容量ＣBLとノードＳＡ２１（電源
電圧Ｖ_CC）の容量ＣSA（＜＜ＣBL）との間の電荷の再配
分が起こり、ノードＳＡ２１の電圧はビット線電圧とほ
ぼ同電位１Ｖとなる。そして、一定時間経過後、パルス
状の信号である信号φＬＡＴ５、φＬＡＴ１が順次にハ
イレベルに設定される。

【００８１】信号φＬＡＴ５がハイレベルの期間では、
安定しているラッチ回路の反転にはある程度の電流が必
要である。この間、ＮＭＯＳトランジスタＮＴ５５は完
全に導通状態に保持されるが、ＮＭＯＳトランジスタＮ
Ｔ４０のゲート電圧は１Ｖ程度であり、オンしているが
電流値は小さく、なおかつ電流が流れるとＮＭＯＳトラ
ンジスタＮＴ４０のドレイン・ソース間電圧ＶDSが大き
くなり、結局、ラッチ回路Ｑ２２は反転できず、第２の
記憶ノードＮ２２ｂがハイレベル、第１の記憶ノードＮ
２２ａがローレベルのままに保持される。

【００８２】信号φＬＡＴ１がハイレベルの期間では、
ラッチ回路Ｑ２２の第１の記憶ノードＮ２２ａがローレ
ベルのままに保持されているから、ＮＭＯＳトランジス
タＮＴ４３が非導通状態に保持される。その結果、ラッ
チ回路２３は反転できず、第２の記憶ノードＮ２３ｂが
ハイレベル、第１の記憶ノードＮ２３ａがローレベルの
ままに保持される。

【００８３】結局、書き込みデータが“００１”のメモ
リセルで、そのしきい値電圧Ｖｔｈがワード線電圧ＶVF
6 より大きい（Ｖｔｈ＞ＶVF6 ）場合のみラッチ回路Ｑ
２３，Ｑ２２，Ｑ２１のラッチデータ（第１の記憶ノー
ドのレベル）が“１１１”に反転し、その他の場合は、
ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ（第
１の記憶ノードのレベル）が書き込みデータが“００
１”で書き込み不十分な場合は“００１”が保持され
る。再書き込み時に、ビット線電圧が書き込み電位に設
定されて書き込みが行われる。

【００８４】以下、同様にして、以下のような制御が行
われる。ワード線電圧がＶVF5 の場合、書き込みデータ
が“０１０”のメモリセルで、そのしきい値電圧Ｖｔｈ
がワード線電圧ＶVF5 より大きい（Ｖｔｈ＞ＶVF5 ）場
合のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデー
タ（第１の記憶ノードのレベル）が“１１１”に反転す
るように制御される。ワード線電圧がＶVF4 の場合、書
き込みデータが“０１１”のメモリセルで、そのしきい
値電圧Ｖｔｈがワード線電圧ＶVF4 より大きい（Ｖｔｈ
＞ＶVF4 ）場合のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１
のラッチデータが“１１１”に反転するように制御され
る。ワード線電圧がＶVF3 の場合、書き込みデータが
“１００”のメモリセルで、そのしきい値電圧Ｖｔｈが
ワード線電圧ＶVF3 より大きい（Ｖｔｈ＞ＶVF3 ）場合
のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ
が“１１１”に反転するように制御される。ワード線電
圧がＶVF2 の場合、書き込みデータが“１０１”のメモ
リセルで、そのしきい値電圧Ｖｔｈがワード線電圧ＶVF
2 より大きい（Ｖｔｈ＞ＶVF2 ）場合のみラッチ回路Ｑ
２３，Ｑ２２，Ｑ２１のラッチデータが“１１１”に反
転するように制御される。ワード線電圧がＶVF1 の場
合、書き込みデータが“１１０”のメモリセルで、その
しきい値電圧Ｖｔｈがワード線電圧ＶVF1 より大きい
（Ｖｔｈ＞ＶVF1 ）場合のみラッチ回路Ｑ２３，Ｑ２
２，Ｑ２１のラッチデータが“１１１”に反転するよう
に制御される。

【００８５】そして、ワード線電圧ＶVF1 でのベリファ
イが終了した段階で、全ラッチデータの反転信号のワイ
ヤードオアがとられ、１つでも“０”（反転データは
“１”）があれば、ワイヤードオアの結果はローレベル
となって、再書き込みプロセスに移行し、全てが“１”
（反転データは“０”）となっていれば、書き込みが終
了する。以上の書き込みおよびベリファイサイクルを、
全てのメモリセルが書き込み十分と判定されるか、設定
回数に達するまで繰り返される。

【００８６】次に、通常読み出し動作について、図５の
タイミングチャートに関連付けて説明する。なお、説明
はアドレスデコード信号Ａｉが選択状態の場合について
行う。通常読み出し動作が起動されると、リセット信号
ＲＳＴが一定期間ハイレベルに設定され、ラッチ回路Ｑ
２３，Ｑ２２，Ｑ２１のラッチデータがローレベルにリ
セットされる。読み出し動作は、ワード線電圧をＶRD7
→ＶRD6 →ＶRD5 →ＶRD4 →ＶRD3 →ＶRD2 →ＶRD1 へ
順次下げて行う。

【００８７】そして、前述したベリファイ動作と同様
に、各ワード線電圧での読み出し前に、信号Ｖｒｅｆが
ローレベル（接地レベル）に設定されて、ＰＭＯＳトラ
ンジスタＰＴ２１が導通状態に保持される。また、信号
ＴＲＮが２Ｖ程度に設定される。これにより、ノードＳ
Ａ２１が電源電圧Ｖ_CCに充電され、ビット線の電位が信
号ＴＲＮのレベル（２Ｖ程度）からしきい値電圧Ｖｔｈ
分だけ降下した電圧（たとえば１Ｖ程度：充電後、ＮＭ
ＯＳトランジスタＮＴ２１はカットオフする）に充電さ
れる。これと同時にドレイン側の選択ゲートＳＧ１Ａ，
ＳＧ１Ｂのゲート電極が接続された選択信号供給線ＳＳ
Ｌが選択ストリングの非選択ワード線電圧と同じ電圧
（Ｐ５Ｖ：５. ０〜６. ０Ｖのある電圧）に設定され
る。充電が完了した段階で、メモリセルの書込状況がビ
ット線ＢＬ０およびノードＳＡ２１に反映される。この
とき、ビット線は１Ｖ、ノードＳＡ２１は電源電圧Ｖ_CC
に充電されていてＮＭＯＳトランジスタＮＴ２１は自動
的に非導通状態となる。

【００８８】ここで、信号Ｖｒｅｆは、ビット線のリー
ク電流を補償するだけの電流をＰＭＯＳトランジスタＰ
Ｔ２１が流すことが可能な電圧、たとえば２Ｖ程度に設
定され、非選択メモリセルのワード線にＰ５Ｖ、選択セ
ルが接続されたワード線にまずＶRD7 が印加される。

【００８９】ワード線電圧がＶRD7 での読み出しの結
果、メモリセルのしきい値電圧Ｖｔｈがワード線電圧Ｖ
RD7 より大きい（Ｖｔｈ＞ＶRD7 ）場合、セル電流が流
れないことにより、ノードＳＡ２１は電源電圧Ｖ_CCに保
持される。このとき、ＮＭＯＳトランジスタＮＴ３９〜
ＮＴ４１は導通状態に保持される。そして、一定時間経
過後、パルス状の信号である信号φＬＡＴ０、φＬＡＴ
２、φＬＡＴ６が順次にハイレベルに設定される。

【００９０】信号φＬＡＴ０がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４２が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ３９が導通状態
にあることから、ラッチ回路Ｑ２３の第２の記憶ノード
Ｎ２３ｂがローレベル、第１の記憶ノードＮ２３ａがハ
イレベルにそれぞれ反転する。

【００９１】信号φＬＡＴ２がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４８が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ４０が導通状態
にあり、ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ４６が導通状態に保持され、また、ラッチ回路Ｑ
２１の第２の記憶ノードＮ２１ｂがハイレベルにあるこ
とからＮＭＯＳトランジスタＮＴ４７が導通状態に保持
される。その結果、ラッチ回路Ｑ２２の第２の記憶ノー
ドＮ２２ｂがローレベル、第１の記憶ノードＮ２２ａが
ハイレベルのそれぞれ反転する。

【００９２】信号φＬＡＴ６がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ５８が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ４１が導通状態
にあり、ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ５６が導通状態に保持され、また、ラッチ回路Ｑ
２２の第１の記憶ノードＮ２２ａがハイレベルに反転し
たことから、ＮＭＯＳトランジスタＮＴ５７が導通状態
に保持される。その結果、ラッチ回路Ｑ２１の第２の記
憶ノードＮ２１ｂがローレベル、第１の記憶ノードＮ２
１ａがハイレベルにそれぞれ反転する。

【００９３】以上により、メモリセルのしきい値電圧Ｖ
ｔｈがワード線電圧ＶRD7 より大きい（Ｖｔｈ＞ＶRD7
）場合、ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチ
データ（第１の記憶ノードのレベル）が“１１１”に反
転する。

【００９４】一方、メモリセルのしきい値電圧Ｖｔｈが
ワード線電圧ＶRD7 以下（Ｖｔｈ＜ＶRD7 ）であれば、
リーク補償電流より大きいセル電流が流れてビット線電
圧は降下し、ＮＭＯＳトランジスタＮＴ２１は導通状態
となって、ビット線（１Ｖ程度）の容量ＣBLとノードＳ
Ａ２１（電源電圧Ｖ_CC）の容量ＣSA（＜＜ＣBL）との間
の電荷の再配分が起こり、ノードＳＡ２１の電圧はビッ
ト線電圧とほぼ同電位１Ｖとなる。そして、一定時間経
過後、パルス状の信号である信号φＬＡＴ０、φＬＡＴ
２、φＬＡＴ６が順次にハイレベルに設定される。

【００９５】信号φＬＡＴ０がハイレベルの期間では、
安定しているラッチ回路の反転にはある程度の電流が必
要である。この間、ＮＭＯＳトランジスタＮＴ４２は完
全に導通状態に保持されるが、ＮＭＯＳトランジスタＮ
Ｔ３９のゲート電圧は１Ｖ程度であり、オンしているが
電流値は小さく、なおかつ電流が流れるとＮＭＯＳトラ
ンジスタＮＴ３９のドレイン・ソース間電圧ＶDSが大き
くなり、結局、ラッチ回路２３は反転できず、第２の記
憶ノードＮ２３ｂがハイレベル、第１の記憶ノードＮ２
３ａがローレベルのままに保持される。

【００９６】信号φＬＡＴ２がハイレベルの期間では、
ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａがローレ
ベルのままに保持されているから、ＮＭＯＳトランジス
タＮＴ４６が非導通状態に保持される。その結果、ラッ
チ回路２２は反転できず、第２の記憶ノードＮ２２ｂが
ハイレベル、第１の記憶ノードＮ２２ａがローレベルの
ままに保持される。

【００９７】信号φＬＡＴ６がハイレベルの期間では、
ラッチ回路Ｑ２３，Ｑ２２の第１の記憶ノードＮ２３
ａ，Ｎ２２ａがローレベルのままに保持されているか
ら、ＮＭＯＳトランジスタＮＴ５６，ＮＴ５７が非導通
状態に保持される。その結果、ラッチ回路２１は反転で
きず、第２の記憶ノードＮ２１ｂがハイレベル、第１の
記憶ノードＮ２１ａがローレベルのままに保持される。

【００９８】以上により、メモリセルのしきい値電圧Ｖ
ｔｈがワード線電圧ＶRD7 以下（Ｖｔｈ＜ＶRD7 ）場
合、ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ
（第１の記憶ノードのレベル）が“０００”のままに保
持される。

【００９９】次に、選択セルが接続されたワード線に電
圧ＶRD6 が印加される。

【０１００】ワード線電圧がＶRD6 での読み出しの結
果、メモリセルのしきい値電圧Ｖｔｈがワード線電圧Ｖ
RD6 より大きい（Ｖｔｈ＞ＶRD6 ）場合、セル電流が流
れないことにより、ノードＳＡ２１は電源電圧Ｖ_CCに保
持される。このとき、ＮＭＯＳトランジスタＮＴ３９〜
ＮＴ４１は導通状態に保持される。そして、一定時間経
過後、パルス状の信号である信号φＬＡＴ０、φＬＡＴ
２が順次にハイレベルに設定される。

【０１０１】信号φＬＡＴ０がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４２が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ３９が導通状態
にあることから、ラッチ回路Ｑ２３の第２の記憶ノード
Ｎ２３ｂがローレベル、第１の記憶ノードＮ２３ａがハ
イレベルにそれぞれ反転する。

【０１０２】信号φＬＡＴ２がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４８が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ４０が導通状態
にあり、ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ４６が導通状態に保持され、また、ラッチ回路Ｑ
２１の第２の記憶ノードＮ２１ｂがハイレベルにあるこ
とからＮＭＯＳトランジスタＮＴ４７が導通状態に保持
される。その結果、ラッチ回路Ｑ２２の第２の記憶ノー
ドＮ２２ｂがローレベル、第１の記憶ノードＮ２２ａが
ハイレベルにそれぞれ反転する。

【０１０３】以上により、メモリセルのしきい値電圧Ｖ
ｔｈがワード線電圧ＶRD6 より大きい（Ｖｔｈ＞ＶRD6
）場合、ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチ
データ（第１の記憶ノードのレベル）が“１１０”に反
転する。

【０１０４】しきい値電圧Ｖｔｈがワード線電圧ＶRD6
以下（Ｖｔｈ＜ＶRD6 ）の場合には、リーク補償電流よ
り大きいセル電流が流れてビット線電圧は降下し、ＮＭ
ＯＳトランジスタＮＴ２１は導通状態となって、ビット
線（１Ｖ程度）の容量ＣBLとノードＳＡ２１（電源電圧
Ｖ_CC）の容量ＣSA（＜＜ＣBL）との間の電荷の再配分が
起こり、ノードＳＡ２１の電圧はビット線電圧とほぼ同
電位１Ｖとなる。そして、一定時間経過後、パルス状の
信号である信号φＬＡＴ０、φＬＡＴ２が順次にハイレ
ベルに設定される。

【０１０５】信号φＬＡＴ０がハイレベルの期間では、
安定しているラッチ回路の反転にはある程度の電流が必
要である。この間、ＮＭＯＳトランジスタＮＴ４２は完
全に導通状態に保持されるが、ＮＭＯＳトランジスタＮ
Ｔ３９のゲート電圧は１Ｖ程度であり、オンしているが
電流値は小さく、なおかつ電流が流れるとＮＭＯＳトラ
ンジスタＮＴ３９のドレイン・ソース間電圧ＶDSが大き
くなり、結局、ラッチ回路２３は反転できず、第２の記
憶ノードＮ２３ｂがハイレベル、第１の記憶ノードＮ２
３ａがローレベルのままに保持される。

【０１０６】信号φＬＡＴ２がハイレベルの期間では、
ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａがローレ
ベルのままに保持されているから、ＮＭＯＳトランジス
タＮＴ４６が非導通状態に保持される。その結果、ラッ
チ回路２２は反転できず、第２の記憶ノードＮ２２ｂが
ハイレベル、第１の記憶ノードＮ２２ａがローレベルの
ままに保持される。

【０１０７】以上により、メモリセルのしきい値電圧Ｖ
ｔｈがワード線電圧ＶRD6 以下（Ｖｔｈ＜ＶRD6 ）場
合、ラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデータ
（第１の記憶ノードのレベル）が“０００”のままに保
持される。

【０１０８】次に、選択セルが接続されたワード線に電
圧ＶRD5 が印加される。

【０１０９】ワード線電圧がＶRD5 での読み出しの結
果、メモリセルのしきい値電圧Ｖｔｈがワード線電圧Ｖ
RD5 より大きい（Ｖｔｈ＞ＶRD5 ）場合、セル電流が流
れないことにより、ノードＳＡ２１は電源電圧Ｖ_CCに保
持される。このとき、ＮＭＯＳトランジスタＮＴ３９〜
ＮＴ４１は導通状態に保持される。

【０１１０】ここで、ラッチデータに関しては、以下の
場合が考えられる。 Ｖｔｈ＞ＶRD7 の場合：ラッチデータは“１１１”、 ＶRD7 ＞Ｖｔｈ＞ＶRD6 の場合：ラッチデータは“１
１０”、 ＶRD6 ＞Ｖｔｈ＞ＶRD5 の場合：ラッチデータは“０
００”。

【０１１１】そして、ここでは、の場合のみ、ラッチ
回路Ｑ２３，Ｑ２１の第１の記憶ノードＮ２３ａ，Ｎ２
１ａがハイレベルに反転される。このとき、の場合の
ラッチ回路Ｑ２１の第１の記憶ノードＮ２１ａをハイレ
ベルに反転させないように制御する必要がある。そし
て、一定時間経過後、パルス状の信号である信号φＬＡ
Ｔ０、φＬＡＴ７が順次にハイレベルに設定される。

【０１１２】信号φＬＡＴ０がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ４２が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ３９が導通状態
にあることから、の場合にラッチ回路Ｑ２３の第２の
記憶ノードＮ２３ｂがローレベル、第１の記憶ノードＮ
２３ａがハイレベルのそれぞれ反転する。また、及び
の場合には、元々ラッチ回路Ｑ２３の第２の記憶ノー
ドＮ２３ｂがローレベル、第１の記憶ノードＮ２３ａが
ハイレベルであることから、影響はない。

【０１１３】信号φＬＡＴ７がハイレベルの期間では、
ＮＭＯＳトランジスタＮＴ６０が導通状態に切り換わ
り、このときＮＭＯＳトランジスタＮＴ４１が導通状態
にあり、ラッチ回路Ｑ２３の第１の記憶ノードＮ２３ａ
がハイレベルに反転したことから、ＮＭＯＳトランジス
タＮＴ５６が導通状態に保持され、また、上記の場合
にのみラッチ回路Ｑ２２の第２の記憶ノードＮ２２ｂが
ハイレベルであるから、ＮＭＯＳトランジスタＮＴ５９
が導通状態に保持される。その結果、上記の場合にの
み、ラッチ回路Ｑ２１の第２の記憶ノードＮ２１ｂがロ
ーレベル、第１の記憶ノードＮ２２ａがハイレベルにそ
れぞれ反転する。その他のおよびの場合には、ラッ
チデータに変化はない。

【０１１４】一方、しきい値電圧Ｖｔｈがワード線電圧
ＶRD5 以下（Ｖｔｈ＜ＶRD5 ）の場合には、リーク補償
電流より大きいセル電流が流れてビット線電圧は降下
し、ＮＭＯＳトランジスタＮＴ２１は導通状態となっ
て、ビット線（１Ｖ程度）の容量ＣBLとノードＳＡ２１
（電源電圧Ｖ_CC）の容量ＣSA（＜＜ＣBL）との間の電荷
の再配分が起こり、ノードＳＡ２１の電圧はビット線電
圧とほぼ同電位１Ｖとなる。そして、ＮＭＯＳトランジ
スタＮＴ３９のゲート電圧は１Ｖ程度であり、オンして
いるが電流値は小さく、なおかつ電流が流れるとＮＭＯ
ＳトランジスタＮＴ３９のドレイン・ソース間電圧ＶDS
が大きくなり、結局、ラッチ回路２３は反転できず、第
２の記憶ノードＮ２３ｂがハイレベル、第１の記憶ノー
ドＮ２３ａがローレベルのままに保持される。すなわ
ち、ラッチデータは“０００”のままに保持される。

【０１１５】以下、同様にして、以下のような制御が行
われる。ワード線電圧がＶRD4 の場合、ＶRD5 ＞Ｖｔｈ
＞ＶRD4 の場合のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１
のラッチデータが“１００”に反転するように制御され
る。ワード線電圧がＶRD3 の場合、ＶRD4 ＞Ｖｔｈ＞Ｖ
RD3 の場合のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラ
ッチデータが“０１１”に反転するように制御される。
ワード線電圧がＶRD2 の場合、ＶRD3 ＞Ｖｔｈ＞ＶRD2
の場合のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチ
データが“０１０”に反転するように制御される。ワー
ド線電圧がＶRD1 の場合、ＶRD2 ＞Ｖｔｈ＞ＶRD1 の場
合のみラッチ回路Ｑ２３，Ｑ２２，Ｑ２１のラッチデー
タが“００１”に反転するように制御される。

【０１１６】そして、以上の読み出し動作でラッチ回路
Ｑ２３，Ｑ２２，Ｑ２１にラッチされたラッチデータ
が、カラムゲートとしてのＮＭＯＳトランジスタＮＴ６
６〜ＮＴ６８を通して、バスＩＯ０，ＩＯ１，ＩＯ２に
転送されて、読み出し動作が終了する。

【０１１７】以上説明したように、本実施形態によれ
ば、１個のメモリトランジスタに３ビットからなり８値
をとるデータを記録するＮＡＮＤ型フラッシュメモリに
おいて、書き込み前に全ビット線を電源電圧Ｖ_CCレベル
に充電しておき、ビット線をラッチ回路Ｑ２３，Ｑ２
２，Ｑ２１の書き込みデータに応じた電圧の供給源に接
続させ、かつ並列的に書き込みを行うので、全体の書き
込み時間を短縮でき、また、ベリファイ読み出しおよび
通常読み出しを高速に行うことができる利点がある。

【０１１８】

【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、多値レベルの高い８値におい
ても、書き込み時間を短縮でき、さらにはベリファイ読
み出し、および通常読み出しを高速に行える利点があ
る。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶装置の第１の
実施形態を示す回路図である。

【図２】図１の回路の書き込みシーケンスを説明するた
めの図である。

【図３】図１の回路の書き込み動作を説明するためのタ
イミングチャートである。

【図４】図１の回路のベリファイ読み出し動作を説明す
るためのタイミングチャートである。

【図５】図１の回路の読み出し動作を説明するためのタ
イミングチャートである。

【図６】ＮＡＮＤ型フラッシュメモリにおいて、１個の
メモリトランジスタに２ビットからなり４値をとるデー
タを記録する場合の、しきい値電圧Ｖｔｈレベルとデー
タ内容との関係を示す図である。

【図７】従来の４値のＮＡＮＤ型フラッシュメモリの要
部構成を示す回路図である。

【図８】図７の回路の動作を説明するためのタイミング
チャートである。

【図９】従来の課題を説明するための図である。

【図１０】ＮＡＮＤ型フラッシュメモリにおいて、１個
のメモリトランジスタに３ビットからなり８値をとるデ
ータを記録する場合の、しきい値電圧Ｖｔｈレベルとデ
ータ内容との関係を示す図である。

【符号の説明】

１０…不揮発性半導体記憶装置、１１…メモリアレイ、
Ａ０，Ａ１…メモリストリング、ＷＬ０〜ＷＬ１５…ワ
ード線、ＢＬ０，ＢＬ１…ビット線、２０…書込／ベリ
ファイ／読出制御回路、２１…書き込み時のビット線電
圧発生回路、２２…読み出し／ベリファイ制御回路、Ｎ
Ｔ２１〜ＮＴ６８…ＮＭＯＳトランジスタ、ＰＴ２１…
ＰＭＯＳトランジスタ、Ｑ２１，Ｑ２２，Ｑ２３…ラッ
チ回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化し、しきい値電圧に応じ
   た値のデータを記憶するメモリセルを有し、３ビットの
   ８値データをページ単位でメモリセルに書き込む不揮発
   性半導体記憶装置であって、 書き込み前に全ビット線を所定の電圧にプリチャージす
   るプリチャージ手段と、 書き込みデータがラッチされるラッチ回路を有し、アド
   レスに応じて選択されたビット線をラッチデータに応じ
   た電圧に設定し、書き込みを並列に行う書込制御回路と
   を有する不揮発性半導体記憶装置。
2. 【請求項２】 上記書込制御回路は、ビット線対毎に対
   応して３ビット分の上記ラッチ回路が設けられている請
   求項１記載の不揮発性半導体記憶装置。
3. 【請求項３】 上記ラッチ回路はラッチデータレベルを
   保持する第１の記憶ノードとその反転レベルを保持する
   第２の記憶ノードとを有し、 上記ラッチ回路の第１の記憶ノード及び第２の記憶ノー
   ドのレベルが所定のレベルのとき上記選択ビット線をビ
   ット線用設定電圧の供給源に接続する手段を有する請求
   項２記載の不揮発性半導体記憶装置。
4. 【請求項４】 上記書き込み動作時に各書き込みビット
   毎に書き込み十分であるか否かの判定を、ワード線電圧
   を高いレベルから低いレベルに順次に下げて行うベリフ
   ァイ読み出し回路を有する請求項１記載の不揮発性半導
   体記憶装置。
5. 【請求項５】 上記書き込み動作時に各書き込みビット
   毎に書き込み十分であるか否かの判定を、ワード線電圧
   を高いレベルから低いレベルに順次に下げて行うベリフ
   ァイ読み出し回路を有する請求項３記載の不揮発性半導
   体記憶装置。
6. 【請求項６】 ワード線およびビット線への印加電圧に
   応じて電荷蓄積部に蓄積された電荷量が変化し、その変
   化に応じてしきい値電圧が変化し、しきい値電圧に応じ
   た値のデータを記憶するメモリセルが複数個接続され、
   その一端および他端がゲート電圧に応じて導通状態が制
   御される選択トランジスタを介してビット線および接地
   線に接続されたメモリストリングがマトリクス状に配置
   され、同一行のメモリセルの制御ゲートが共通のワード
   線に接続され、セルフ−ブーストを用いて３ビットの８
   値データをページ単位でメモリセルに書き込む不揮発性
   半導体記憶装置であって、 書き込み前に全ビット線を所定の電圧にプリチャージす
   るプリチャージ手段と、 書き込みデータがラッチされるラッチ回路を有し、アド
   レスに応じて選択されたビット線をラッチデータに応じ
   た電圧に設定し、書き込みを並列に行う書込制御回路と
   を有する不揮発性半導体記憶装置。
7. 【請求項７】 上記書込制御回路は、ビット線対毎に対
   応して３ビット分の上記ラッチ回路が設けられている請
   求項６記載の不揮発性半導体記憶装置。
8. 【請求項８】 上記ラッチ回路はラッチデータレベルを
   保持する第１の記憶ノードとその反転レベルを保持する
   第２の記憶ノードとを有し、 上記ラッチ回路の第１の記憶ノード及び第２の記憶ノー
   ドのレベルが所定のレベルのとき上記選択ビット線をビ
   ット線用設定電圧の供給源に接続する手段を有する請求
   項７記載の不揮発性半導体記憶装置。
9. 【請求項９】 上記書き込み動作時に各書き込みビット
   毎に書き込み十分であるか否かの判定を、ワード線電圧
   を高いレベルから低いレベルに順次に下げて行うベリフ
   ァイ読み出し回路を有する請求項６記載の不揮発性半導
   体記憶装置。
10. 【請求項１０】 上記書き込み動作時に各書き込みビッ
    ト毎に書き込み十分であるか否かの判定を、ワード線電
    圧を高いレベルから低いレベルに順次に下げて行うベリ
    ファイ読み出し回路を有する請求項８記載の不揮発性半
    導体記憶装置。
11. 【請求項１１】 ワード線およびビット線への印加電圧
    に応じて電荷蓄積部に蓄積された電荷量が変化し、その
    変化に応じてしきい値電圧が変化し、しきい値電圧に応
    じた値のデータを記憶するメモリセルを有し、３ビット
    の８値データをページ単位でメモリセルに書き込む不揮
    発性半導体記憶装置であって、 書き込み前に全ビット線を所定の電圧にプリチャージ
    し、 書き込み時に、アドレスに応じて選択されたビット線を
    ラッチデータに応じた電圧に設定し、書き込みを並列に
    行う不揮発性半導体記憶装置のデータ書き込み方法。