[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

FR3116383A1 - Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication - Google Patents

Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication Download PDF

Info

Publication number
FR3116383A1
FR3116383A1 FR2011744A FR2011744A FR3116383A1 FR 3116383 A1 FR3116383 A1 FR 3116383A1 FR 2011744 A FR2011744 A FR 2011744A FR 2011744 A FR2011744 A FR 2011744A FR 3116383 A1 FR3116383 A1 FR 3116383A1
Authority
FR
France
Prior art keywords
trench
coating
heat sink
electronic chip
thermal interface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR2011744A
Other languages
English (en)
Other versions
FR3116383B1 (fr
Inventor
Younes BOUTALEB
Fabien Quercia
Asma Hajji
Ouafa HAJJI
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics Grenoble 2 SAS
Original Assignee
STMicroelectronics Grenoble 2 SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Grenoble 2 SAS filed Critical STMicroelectronics Grenoble 2 SAS
Priority to FR2011744A priority Critical patent/FR3116383B1/fr
Priority to US17/523,386 priority patent/US20220157683A1/en
Publication of FR3116383A1 publication Critical patent/FR3116383A1/fr
Application granted granted Critical
Publication of FR3116383B1 publication Critical patent/FR3116383B1/fr
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142Sealing arrangements between parts, e.g. adhesion promotors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/10Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73253Bump and layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape
    • H01L2924/1816Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

Boîtier de circuit intégré, comprenant un substrat support (20) supportant une puce électronique (50), un enrobage (40) situé sur le substrat support et enrobant ladite puce électronique, un dissipateur thermique(80) situé au-dessus de ladite puce électronique et au-dessus d’au moins une partie dudit enrobage et fixé sur ledit enrobage par un matériau adhésif (90) et une couche (70) d’un matériau d’interface thermique située entre la puce électronique et le dissipateur thermique, dans lequel l’enrobage (40) comporte une première tranchée (401) entourant ladite puce (50) et située entre la couche (70) de matériau d’interface thermique et le matériau adhésif (90). Figure de l’abrégé : figure 2

Description

Boîtier de circuit intégré avec dissipateur thermiqueet procédé de fabrication
Des modes de réalisation et de mise en œuvre de l’invention concernent le conditionnement (« packaging » en langue anglaise) de dispositifs électroniques intégrés, notamment les boîtiers pour circuits intégrés et tout particulièrement les boîtiers comportant un dissipateur thermique (« lid » en langue anglaise), par exemple les boîtiers de taille réduite avec une puce électronique retournée, connus par l’homme du métier sous l’acronyme anglo-saxon FCCSP (« Flip Chip Compact Size Package »).
Un exemple d’un boîtier de circuit intégré avec dissipateur thermique de l’art antérieur est illustré sur la .
Ce boîtier comprend un substrat support 2 supportant une puce électronique 5 retournée.
Plus particulièrement, la puce 5 comporte ici des moyens de connexion formés de bosses (« bumps » en langue anglaise) permettant de la connecter électriquement aux pistes métalliques du substrat support 2.
Le substrat de support 2 comporte en effet un réseau d’interconnexion qui permet de connecter les moyens de connexion 6 de la puce à des moyens de connexion 3 permettant au substrat support 2 d’être connecté sur une carte de circuit imprimé.
Ces moyens de connexion 3 peuvent être par exemple une matrice de billes.
La puce électronique 5 est enrobée dans un enrobage 4 situé sur le substrat support 2.
La face de la puce électronique 5, opposée à celle comportant les moyens de connexion 6 est recouverte d’une couche 7 d’un matériau d’interface thermique (connu par l’homme du métier sous l’acronyme anglo-saxon TIM : Thermal Interface Material).
Le boîtier 1 comporte également un dissipateur thermique (LID) 8 recouvrant d’une part la couche 7 de matériau d’interface thermique et fixé d’autre part sur la face supérieure de l’enrobage 4 par un matériau adhésif 9, par exemple un cordon de colle.
Cependant, une telle structure présente certains inconvénients.
En effet, lors du montage du dissipateur thermique 8, une partie du matériau d’interface thermique peut s’étaler et venir en contact avec la colle adhésive 9 ce qui peut poser des problèmes d’incompatibilité chimique.
Une solution pour réduire ce risque d’étalement du matériau d’interface thermique peut consister à ne pas exercer une pression trop importante sur le dissipateur thermique 8 lors de son montage. Mais, dans ce cas, une telle solution peut conduire à la formation d’une couche de matériau d’interface thermique ayant une épaisseur plus importante que nécessaire ce qui conduit alors à une résistance thermique du matériau d’interface thermique plus importante et donc à une dissipation de chaleur moins efficace.
Il existe par conséquent un besoin d’apporter une solution plus satisfaisante à ce problème.
Selon un mode de mise en œuvre et de réalisation, il est proposé une nouvelle structure de boîtier permettant de limiter, voire de supprimer, le risque d’étalement du matériau d’interface thermique sur l’enrobage de façon à limiter, voire supprimer, le risque de mélange avec le matériau adhésif fixant le dissipateur thermique sur l’enrobage.
Selon un mode de mise en œuvre et de réalisation il est également proposé une nouvelle structure de boîtier permettant un meilleur contrôle de l’épaisseur de la couche de matériau d’interface thermique conduisant à une réduction de la résistance thermique de cette couche et par conséquent à une dissipation de chaleur améliorée.
Selon un aspect, il est proposé un boîtier de circuit intégré, comprenant
-un substrat support supportant une puce électronique,
-un enrobage situé sur le substrat support et enrobant ladite puce électronique,
-un dissipateur thermique situé au-dessus de ladite puce électronique et au-dessus d’au moins une partie dudit enrobage et fixé sur ledit enrobage par un matériau adhésif, et
-une couche d’un matériau d’interface thermique situé entre la puce électronique et le dissipateur thermique.
Dans ce boîtier, l’enrobage comporte avantageusement au moins une première tranchée entourant ladite puce et située entre la couche de matériau d’interface thermique et le matériau adhésif.
Ainsi, cette première tranchée forme un obstacle à l’étalement du matériau d’interface thermique et contribue à limiter le risque de mélange de ce matériau d’interface thermique avec le matériau adhésif.
En outre le contrôle de l’épaisseur de la couche de matériau d’interface thermique est amélioré, et cette épaisseur peut être réduite par rapport à un boîtier de l’art antérieur, car même si la réduction de cette épaisseur conduit à un débordement d’une partie du matériau d’interface thermique au-delà de la puce, cette partie débordante pourra éventuellement s’écouler dans la première tranchée sans venir au contact du matériau adhésif.
Même si cette première tranchée est présente dans l’enrobage, il se peut que dans certains cas une partie du matériau d’interface thermique ne vienne pas s’écouler dans cette tranchée. Cela étant, dans d’autres cas, la première tranchée peut contenir une partie du matériau d’interface thermique, qui se sera étalée lors du montage du dissipateur thermique.
La première tranchée est avantageusement continue et est située de préférence au voisinage de la puce électronique.
Selon un mode de réalisation, il est particulièrement avantageux que l’enrobage comporte en outre une deuxième tranchée située autour de la première tranchée et contenant au moins une partie du matériau adhésif.
Ainsi, cette deuxième tranchée vise à contenir le matériau adhésif et par conséquent contribue, avec la première tranchée, encore plus à éviter un mélange du matériau d’interface thermique et du matériau adhésif lors du montage du dissipateur thermique sur l’enrobage.
La deuxième tranchée pourrait être également continue mais en pratique elle peut être discontinue.
La deuxième tranchée est par exemple située au voisinage de la périphérie du dissipateur thermique.
Selon un autre aspect, il est proposé un procédé de réalisation d’un boîtier de circuit intégré.
Ce procédé comprend
-une fixation sur un substrat support d’une puce électronique,
-une réalisation d’un enrobage sur le substrat support enrobant la puce électronique,
-une formation dans ledit enrobage d’une première tranchée entourant ladite puce,
-une formation d’une couche de matériau d’interface thermique sur la puce électronique et un montage d’un dissipateur thermique s’étendant au-dessus de la couche de matériau d’interface thermique et fixée sur le substrat support par l’intermédiaire d’un matériau adhésif, la première tranchée étant située entre la puce électronique et le matériau adhésif.
La première tranchée est avantageusement continue et située de préférence au voisinage de la puce électronique.
Selon un mode de mise en œuvre, le procédé comprend en outre une formation dans ledit enrobage d’une deuxième tranchée, par exemple discontinue et avantageusement située au voisinage de la périphérie du dissipateur thermique, cette deuxième tranchée étant située autour de la première tranchée.
Le procédé selon ce mode de mise en œuvre comprend alors un remplissage de la deuxième tranchée avec le matériau adhésif débordant de l’ouverture de cette deuxième tranchée, et un montage du dissipateur thermique s’étendant au-dessus de la couche de matériau d’interface thermique et de la deuxième tranchée de façon à être fixé sur ledit enrobage par l’intermédiaire du matériau adhésif.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
déjà décrite illustre un art antérieur et
et
illustrent des modes de réalisation et de mise en œuvre de l’invention.
Sur la , la référence 10 désigne un boîtier comportant un substrat support 20 équipé sur une de ses faces de moyens de connexion électrique 30 permettant de connecter ce substrat support sur une carte de circuit imprimé par exemple, et supportant sur son autre face une puce 50 retournée.
Cette puce 50 est électriquement connectée à des pistes métalliques du substrat support par l’intermédiaire de moyens de connexion 60 tels que des bosses (« bumps »).
Le boîtier 10 comporte également un enrobage 40, par exemple en résine, situé sur le substrat support et enrobant la puce électronique 50.
La puce électronique 50 est par ailleurs recouverte d’une couche 70 d’un matériau d’interface thermique (TIM) de composition bien connue de l’homme du métier.
A titre d’exemple non limitatif, on peut par exemple utiliser le matériau de la société DOW connue sous la dénomination « DOWSIL DA 6534 » qui est un adhésif conducteur présentant une grande conductivité thermique.
Le boîtier 10 comporte également un dissipateur thermique 80 situé au-dessus de la couche de matériau d’interface thermique 70 et au-dessus de l’enrobage 40 et fixé sur cet enrobage 40 par l’intermédiaire d’une colle adhésive 90 logée dans une tranchée 402.
Une telle colle adhésive est classique et bien connue de l’homme du métier
La représente une vue de dessus du boîtier de la dans lequel le dissipateur thermique et la couche de matériau d’interface thermique n’ont pas été représentés.
On voit que l’enrobage 40 comporte une première tranchée 401 ménagée autour de la puce électronique 50 au voisinage de celle-ci, ainsi que la deuxième tranchée 402 mentionnée ci-avant.
La première tranchée 401 a une profondeur par exemple de l’ordre de 50 micromètres et une largeur L1 de 100 micromètres.
Elle est située à une distance d1 de la puce 50 pouvant être comprise entre 50 micromètres et 100 micromètres.
On voit que cette première tranchée 401 est continue et entoure complètement la puce 50.
La deuxième tranchée 402 est ici quant à elle discontinue et formée de quatre portions. La largeur L2 de chaque portion est de l’ordre de 250 micromètres et la profondeur de chaque portion est de l’ordre 75 micromètres.
La deuxième tranchée 402 est située au voisinage de la périphérie du dissipateur thermique.
On voit que la première tranchée 401 va servir d’obstacle pour l’étalement éventuel du matériau d’interface thermique lors du montage du dissipateur thermique.
A cet égard, la première tranchée 401 peutin finecontenir une partie du matériau d’interface thermique TIM qui se sera légèrement étalé lors du montage du dissipateur thermique, comme matérialisé par la flèche F sur la .
En raison de la présence notamment de cette première tranchée 401, on peut plus facilement contrôler l’épaisseur de la couche 70 du matériau d’interface thermique.
A cet égard, alors que dans l’art antérieur pour un boîtier du type de celui illustré sur la , on pouvait obtenir une épaisseur de la couche de matériau d’interface thermique de l’ordre de 75 micromètres, il est possible, selon l’invention, de réduire cette épaisseur à 50 micromètres environ ce qui permet d’obtenir une réduction d’environ 33% de la résistance thermique par rapport à la résistance thermique du boîtier de la .
On se réfère maintenant plus particulièrement aux figures 4 à 8 pour illustrer un exemple d’un procédé de fabrication d’un boîtier du type de celui de la .
Sur la , on a représenté le substrat support 20 équipé de ses moyens de connexion 30 ainsi que la puce 50 retournée et électriquement connectée sur le substrat support par les moyens de connexion 60.
Sur la , on forme, de façon classique et connue en soi, typiquement par moulage, l’enrobage 40 enrobant la puce électronique 50.
Puis, sur la , on forme, dans l’enrobage 40, la première tranchée 401 autour de la puce 50 et la deuxième tranchée 402 autour de la première tranchée 401.
Ces tranchées peuvent être par exemple réalisées par une ablation locale laser de l’enrobage ou par un creusement mécanique partiel de l’enrobage.
Puis, comme illustré à la , on dépose la couche de matériau d’interface thermique 70 sur la puce 50 et on dépose dans la deuxième tranchée 402 la colle adhésive 90 de façon qu’elle remplisse cette tranchée 402 en débordant légèrement au-dessus de son orifice de façon à permettre, comme illustré sur la , la fixation du dissipateur thermique 80 lors de son montage au-dessus de la couche de matériau d’interface thermique 70.

Claims (13)

  1. Boîtier de circuit intégré, comprenant un substrat support (20) supportant une puce électronique (50), un enrobage (40) situé sur le substrat support et enrobant ladite puce électronique, un dissipateur thermique(80) situé au-dessus de ladite puce électronique et au-dessus d’au moins une partie dudit enrobage et fixé sur ledit enrobage par un matériau adhésif (90) et une couche (70) d’un matériau d’interface thermique située entre la puce électronique et le dissipateur thermique, dans lequel l’enrobage (40) comporte une première tranchée (401) entourant ladite puce (50) et située entre la couche (70) de matériau d’interface thermique et le matériau adhésif (90).
  2. Boîtier selon la revendication 1, dans lequel la première tranchée (401) contient une partie du matériau d’interface thermique.
  3. Boîtier selon la revendication 1 ou 2, dans lequel la première tranchée (401) est continue.
  4. Boîtier selon l’une des revendications précédentes, dans lequel la première tranchée (401) est située au voisinage de la puce électronique.
  5. Boîtier selon l’une des revendications précédentes, dans lequel l’enrobage (40) comporte une deuxième tranchée (402) située autour de la première tranchée (401) et contenant au moins une partie du matériau adhésif (90).
  6. Boîtier selon la revendication 5, dans lequel la deuxième tranchée (402) est discontinue.
  7. Boîtier selon l’une des revendications 5 ou 6, dans lequel la deuxième tranchée (402) est située au voisinage de la périphérie du dissipateur thermique.
  8. Procédé de réalisation d’un boîtier de circuit intégré, comprenant
    -une fixation sur un substrat support (20) d’une puce électronique (50),
    -une réalisation d’un enrobage (40) sur le substrat support enrobant la puce électronique,
    -une formation dans ledit enrobage (40) d’une première tranchée (401) entourant ladite puce,
    -une formation d’une couche (70) de matériau d’interface thermique sur la puce électronique, et
    -un montage d’un dissipateur thermique (80) s’étendant au-dessus de la couche de matériau d’interface thermique et fixé sur le substrat support par l’intermédiaire d’un matériau adhésif (90), la première tranchée (401) étant située entre la puce électronique (50) et la matériau adhésif (90).
  9. Procédé selon la revendication 8, dans lequel on forme une première tranchée (401) continue.
  10. Procédé selon l’une des revendications 8 ou 9, dans lequel on forme la première tranchée (401) au voisinage de la puce électronique.
  11. Procédé selon l’une des revendications 8 à 10, comprenant en outre
    -une formation dans ledit enrobage (40) d’une deuxième tranchée (402) autour de la première tranchée et un remplissage de la deuxième tranchée avec le matériau adhésif (90) débordant de l’ouverture de cette deuxième tranchée, et
    -un montage du dissipateur thermique (80) s’étendant au-dessus de la couche de matériau d’interface thermique et de la deuxième tranchée de façon à être fixé sur ledit enrobage par l’intermédiaire du matériau adhésif.
  12. Procédé selon la revendication 11, dans lequel on forme une deuxième tranchée (402) discontinue.
  13. Procédé selon l’une des revendications 11 ou 12, dans lequel on forme la deuxième tranchée (402) au voisinage de la périphérie du dissipateur thermique.
FR2011744A 2020-11-17 2020-11-17 Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication Active FR3116383B1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR2011744A FR3116383B1 (fr) 2020-11-17 2020-11-17 Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication
US17/523,386 US20220157683A1 (en) 2020-11-17 2021-11-10 Integrated circuit package with heat sink and manufacturing method thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR2011744 2020-11-17
FR2011744A FR3116383B1 (fr) 2020-11-17 2020-11-17 Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication

Publications (2)

Publication Number Publication Date
FR3116383A1 true FR3116383A1 (fr) 2022-05-20
FR3116383B1 FR3116383B1 (fr) 2023-01-06

Family

ID=74758928

Family Applications (1)

Application Number Title Priority Date Filing Date
FR2011744A Active FR3116383B1 (fr) 2020-11-17 2020-11-17 Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication

Country Status (2)

Country Link
US (1) US20220157683A1 (fr)
FR (1) FR3116383B1 (fr)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021126041B3 (de) * 2021-10-07 2022-12-01 Infineon Technologies Ag Flip-chip-gehäuse und verfahren zur herstellung eines flip-chip-gehäuses
CN117038532B (zh) * 2023-10-09 2024-01-16 成都汉芯国科集成技术有限公司 一种基于可塑性基板的芯片3d堆叠的封装系统及其封装方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168749A1 (en) * 2001-03-06 2003-09-11 Masahiro Koike Semiconductor device, resin sealing method and resin sealing device
US20200020607A1 (en) * 2018-07-16 2020-01-16 Infineon Technologies Ag Selective Plating of Semiconductor Package Leads

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734301B2 (en) * 2018-09-10 2020-08-04 Qorvo Us, Inc. Semiconductor package with floating heat spreader and process for making the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030168749A1 (en) * 2001-03-06 2003-09-11 Masahiro Koike Semiconductor device, resin sealing method and resin sealing device
US20200020607A1 (en) * 2018-07-16 2020-01-16 Infineon Technologies Ag Selective Plating of Semiconductor Package Leads

Also Published As

Publication number Publication date
US20220157683A1 (en) 2022-05-19
FR3116383B1 (fr) 2023-01-06

Similar Documents

Publication Publication Date Title
FR2837022A1 (fr) Dispositif a semiconducteur de puissance
FR2700416A1 (fr) Dispositif à semiconducteurs comportant un élément semiconducteur sur un élément de montage.
EP0308296A1 (fr) Circuit imprimé équipé d'un drain thermique
KR20090060367A (ko) 반도체 구조 준비 방법, 반도체 구조 실장 방법, 반도체 발광 구조 및 반도체 발광 장치
FR3116383A1 (fr) Boîtier de circuit intégré avec dissipateur thermique et procédé de fabrication
FR2829874A1 (fr) Systeme a semi-conducteur a boitier et enveloppe
EP0749160A1 (fr) Procédé de refroidissement d'un circuit intégré monté dans un boîtier
FR2720190A1 (fr) Procédé de raccordement des plages de sortie d'une puce à circuit intégré, et module multipuces ainsi obtenu.
FR2879021A1 (fr) Dispositif a semiconducteur de puissance
FR2667725A1 (fr) Dispositif a semiconducteurs ayant un dissipateur de chaleur et procede pour sa fabrication.
EP0085622B1 (fr) Support de montage de boitier de circuit intégré, à connexions de sorties réparties sur le périmètre du boitier
EP0779775B1 (fr) Assemblage électronique à drain thermique, notamment pour transformateur haute tension de lampe à décharge de projecteur de véhicule automobile
FR2793990A1 (fr) Boitier electronique sur plaque et procede de fabrication d'un tel boitier
FR3126811A1 (fr) Boîtier pour plusieurs circuits integres
FR3141797A1 (fr) Boitier de type qfn comprenant deux puces electroniques de substrat different
FR2896914A1 (fr) Module electronique et procede d'assemblage d'un tel module
EP0920789B1 (fr) Procede de fabrication d'un dispositif de dissipation de l'energie thermique produite par des composants electroniques implantes sur une carte a circuits imprimes, et dispositif ainsi obtenu
FR2790905A1 (fr) Composant electrique de puissance a montage par brasage sur un support et procede de montage correspondant
FR2706730A1 (fr) Module électronique de puissance ayant un support d'évacuation de la chaleur.
FR2758908A1 (fr) Boitier d'encapsulation hyperfrequences bas cout
FR3124888A1 (fr) Boîtier de circuit integre
WO2024153878A1 (fr) Module d'électronique de puissance
FR2651923A1 (fr) Circuit integre de puissance.
FR3126543A1 (fr) Boîtier de circuit integre
EP1350418A1 (fr) Procede de realisation d'interconnexion dans un circuit imprime multicouches

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 2

PLSC Publication of the preliminary search report

Effective date: 20220520

PLFP Fee payment

Year of fee payment: 3

PLFP Fee payment

Year of fee payment: 4

PLFP Fee payment

Year of fee payment: 5