FR3022071A1 - METHOD OF MAKING CONTACTS OF DIFFERENT SIZES IN AN INTEGRATED CIRCUIT AND CORRESPONDING INTEGRATED CIRCUIT - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 14
- 239000002184 metal Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims description 36
- 239000000463 material Substances 0.000 claims description 22
- 238000005516 engineering process Methods 0.000 claims description 19
- 238000000034 method Methods 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 claims description 6
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 5
- 229910052799 carbon Inorganic materials 0.000 claims description 5
- 239000000945 filler Substances 0.000 claims description 3
- 238000003892 spreading Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 3
- 229910002091 carbon monoxide Inorganic materials 0.000 description 3
- 230000000379 polymerizing effect Effects 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- RWRIWBAIICGTTQ-UHFFFAOYSA-N difluoromethane Chemical compound FCF RWRIWBAIICGTTQ-UHFFFAOYSA-N 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
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- Engineering & Computer Science (AREA)
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Abstract
Circuit intégré, réalisé dans un nœud technologique inférieur à 90 nm, comprenant au moins une première zone active (21, 22, 30, 33, 34), une deuxième zone active (20), au moins un premier contact métallique (83) sur ladite au moins une première zone active, au moins un deuxième contact métallique (93) sur ladite au moins une deuxième zone active ayant une section transversale au moins deux fois plus grande que celle dudit au moins un premier contact.Integrated circuit, realized in a technological node less than 90 nm, comprising at least a first active zone (21, 22, 30, 33, 34), a second active zone (20), at least a first metal contact (83) on said at least one first active zone, at least one second metal contact (93) on said at least one second active zone having a cross section at least twice as large as that of said at least one first contact.
Description
Procédé de réalisation de contacts de tailles différentes dans un circuit intégré et circuit intégré correspondant L'invention concerne les circuits intégrés, et plus particulièrement la réalisation de contacts électriquement conducteurs de tailles différentes. L'invention s' applique avantageusement mais non limitativement aux technologies BiCMOS qui incluent la réalisation conjointe de transistors MOS complémentaires et de transistors bipolaires. On rappelle ici que, selon une dénomination habituellement utilisée par l'homme du métier, un contact électriquement conducteur, ou plus simplement « contact », est une liaison électrique, généralement métallique, entre une zone active d'un circuit intégré, par exemple une région de source, de drain, d'émetteur, de collecteur d'un transistor, et le premier niveau de métallisation du circuit intégré, niveau de métallisation qui fait partie de la région d'interconnexion du circuit intégré, plus communément désigné sous le vocable anglosaxon de « BEOL » (« Back End Of Lines »).Process for producing contacts of different sizes in an integrated circuit and corresponding integrated circuit The invention relates to integrated circuits, and more particularly to the production of electrically conductive contacts of different sizes. The invention applies advantageously but not exclusively to BiCMOS technologies which include the joint realization of complementary MOS transistors and bipolar transistors. It will be recalled here that, according to a name usually used by those skilled in the art, an electrically conductive contact, or more simply a "contact", is an electrical connection, generally metallic, between an active zone of an integrated circuit, for example a source, drain, emitter, collector region of a transistor, and the first level of metallization of the integrated circuit, metallization level which is part of the integrated circuit interconnection region, more commonly referred to as Anglosaxon of "BEOL" ("Back End Of Lines").
Les noeuds technologiques CMOS avancés, typiquement inférieurs à 90 nanomètres, plus particulièrement inférieurs ou égaux à 65 nm, par exemple 55 nanomètres, requièrent la formation de contacts rapprochés et de très petite taille. A titre d'exemple, dans une technologie 55nm, les contacts CMOS pourront être larges de 80nm (largeur au sommet de l'ouverture) et espacés entre eux de 100nm, et ceux-ci sont réalisés avec une ou plusieurs étapes imposées par les contraintes de photolithographie. Par ailleurs, il est avantageux d'utiliser des contacts de plus grandes dimensions, par exemple en forme de ruban long et large, pour les dispositifs analogiques, en particulier pour les transistors bipolaires. En effet, l'utilisation de tels contacts de grandes dimensions permet à la fois de réduire les résistances de contacts et d'augmenter la capacité d'électromigration. Il est ainsi par exemple avantageux de prévoir des contacts larges en forme de ruban (dits contacts rubans, ou « bar contacts » en anglais) sur la région d'émetteur d'un transistor bipolaire vertical, afin de réduire la résistance d'accès à la région d'émetteur, notamment en raison de la densité de courant élevée nécessaire. A titre d'exemple, toujours pour une technologie 55nm, ces contacts rubans ont avantageusement une largeur de 180nm en leur base (au contact avec la région d'émetteur) et une longueur pouvant aller de 400nm à plusieurs micromètres, voire une dizaine de micromètres.The advanced CMOS technology nodes, typically less than 90 nanometers, more particularly less than or equal to 65 nm, for example 55 nanometers, require the formation of close contacts and very small size. For example, in a 55 nm technology, the CMOS contacts may be 80 nm wide (width at the apex of the opening) and spaced 100 nm apart, and these are made with one or more steps imposed by the constraints. photolithography. Furthermore, it is advantageous to use contacts of larger dimensions, for example in the form of long and wide ribbon, for analog devices, in particular for bipolar transistors. Indeed, the use of such large contacts can both reduce contact resistance and increase the electromigration capacity. For example, it is advantageous to provide broad strip-shaped contacts (called ribbons or "bar contacts" in English) on the emitter region of a vertical bipolar transistor, in order to reduce the resistance of access to the emitter region, especially because of the high current density required. For example, still for a 55nm technology, these ribbon contacts advantageously have a width of 180nm at their base (in contact with the emitter region) and a length ranging from 400nm to several micrometers, or even ten micrometers .
Or, les différentes chimies de gravure utilisées pour la réalisation des contacts des noeuds technologiques CMOS avancés ne sont pas compatibles avec la réalisation de contacts larges et longs, par exemple en forme de ruban. En effet, les procédés de gravure connus capables de graver correctement des contacts CMOS (c'est à dire petits et rapprochés) comportent une chimie de gravure généralement polymérisante, ce qui conduit à une réduction de la taille du contact, entre le haut de son ouverture et son fond. Par exemple, toujours pour une technologie 55nm, les ouvertures dans la résine de photolithographie auront un diamètre de 100nm, le sommet des contacts un diamètre de 80nm et leur fond un diamètre de 70nm. Or, il se trouve que l'effet polymérisant de la chimie de gravure est fortement accentué par la largeur et la longueur de l'ouverture, au point de provoquer un très fort effet rétrécissant. Ainsi, les inventeurs ont observé que des contacts rubans de 400nm de large en leur sommet n'étaient larges que de 80nm en leur base, cette largeur tombant même à 50nm pour des contacts rubans de 800nm de large. Selon un mode de mise en oeuvre, il est proposé de réaliser sur un même circuit intégré des contacts de tailles différentes sur des zones actives différentes du circuit intégré, en particulier dans une technologie BiCMOS, par exemple une technologie inférieure ou égale à 65 nanomètres telle que la technologie BiCMOS 55 nanomètres. Selon un aspect il est proposé un procédé de réalisation de contacts électriquement conducteurs de tailles différentes sur des zones actives d'un circuit intégré, par exemple de contacts du type CMOS sur des régions de source, de drain et de grille de transistors MOS ou bien sur des régions de collecteurs extrinsèques et de bases extrinsèques de transistors bipolaires verticaux, et des contacts plus importants en taille sur les régions d'émetteurs des transistors bipolaires. Le procédé selon cet aspect comprend un recouvrement des zones actives par un empilement isolant comportant une première couche isolante, par exemple une couche de nitrure de silicium, et une deuxième couche isolante, par exemple du dioxyde de silicium, cette deuxième couche isolante pouvant être celle communément désignée par l'homme du métier sous l'acronyme anglosaxon PMD (« PreMetalDielectric »). Le procédé selon cet aspect comprend également Un traitement de gravure à effet rétrécissant de la deuxième couche isolante, par exemple du type de celle utilisée pour la réalisation des contacts CMOS, de façon à former au moins un premier orifice borgne débouchant sur la première couche isolante au-dessus d'au moins une première zone active, un recouvrement de la deuxième couche isolante et un remplissage au moins partiel dudit au moins un premier orifice borgne par une couche d'un matériau planarisant, par exemple une couche carbonée déposée par étalement telle que celle communément désignée sous l'acronyme anglosaxon de « SoC » (« Spin on Carbon »), un traitement de gravure à effet non rétrécissant de la couche du matériau planarisant et de la deuxième couche isolante de façon à former au moins un deuxième orifice borgne débouchant sur la première couche isolante au-dessus d'au moins une deuxième zone active, par exemple une région d'émetteur d'un transistor bipolaire, et ayant une section transversale plus grande que celle dudit au moins un premier orifice borgne, un retrait du matériau planarisant résiduel de façon à déboucher ledit au moins un premier orifice borgne, une gravure de la première couche isolante à travers tous les orifices borgnes de façon à faire déboucher les orifices sur les zones actives correspondantes, et un remplissage des orifices débouchants par un métal de remplissage, par exemple du tungstène, de façon à former au moins un premier contact sur ladite au moins une première zone active et au moins un deuxième contact sur ladite au moins une deuxième zone active, ce deuxième contact ayant par conséquent une taille plus importante que celle du premier contact.However, the various etch chemistries used to make contacts of advanced CMOS technology nodes are not compatible with making large and long contacts, for example ribbon-shaped. Indeed, known etching processes capable of correctly etching CMOS contacts (that is to say small and close) comprise a generally polymerising etching chemistry, which leads to a reduction in the size of the contact, between the top of its opening and its bottom. For example, still for a 55nm technology, the openings in the photolithography resin will have a diameter of 100 nm, the top of the contacts a diameter of 80 nm and their bottom diameter of 70 nm. However, it turns out that the polymerizing effect of etching chemistry is greatly accentuated by the width and length of the opening, to the point of causing a very strong narrowing effect. Thus, the inventors have observed that ribbon contacts 400nm wide at their apex were only 80nm wide at their base, this width even falling at 50nm for 800nm wide ribbon contacts. According to one mode of implementation, it is proposed to make on the same integrated circuit contacts of different sizes on different active areas of the integrated circuit, in particular in a BiCMOS technology, for example a technology less than or equal to 65 nanometers such that BiCMOS technology 55 nanometers. According to one aspect there is provided a method for producing electrically conductive contacts of different sizes on active areas of an integrated circuit, for example CMOS type contacts on source, drain and gate regions of MOS transistors or on regions of extrinsic collectors and extrinsic bases of vertical bipolar transistors, and larger contacts in size on the emitter regions of the bipolar transistors. The method according to this aspect comprises a covering of the active areas by an insulating stack comprising a first insulating layer, for example a silicon nitride layer, and a second insulating layer, for example silicon dioxide, this second insulating layer possibly being the commonly referred to by those skilled in the art by the acronym Anglosaxon PMD ("PreMetalDielectric"). The method according to this aspect also comprises an etching treatment having a narrowing effect of the second insulating layer, for example of the type used for making the CMOS contacts, so as to form at least a first blind orifice opening onto the first insulating layer above at least a first active zone, an overlap of the second insulating layer and at least a partial filling of said at least one blind hole with a layer of a planarizing material, for example a carbon layer deposited by spreading such than the one commonly referred to by the acronym "SoC" ("Spin on Carbon"), a nonshrinking etching treatment of the layer of the planarizing material and the second insulating layer so as to form at least a second orifice blind opening onto the first insulating layer above at least a second active area, for example an emitter region of a bipolar transistor, and having a cross-section larger than that of said at least one blind hole, a withdrawal of the residual planarizing material so as to open said at least one first blind hole, an etching of the first insulating layer through all the blind holes so as to open the orifices on the corresponding active areas, and a filling of the outlets through a filler metal, for example tungsten, so as to form at least a first contact on said at least a first zone; active and at least one second contact on said at least one second active zone, this second contact therefore having a larger size than that of the first contact.
Ainsi, selon cet aspect, on sépare d'une part les étapes de photolithographie et de gravure relatives aux contacts classiques CMOS, c'est-à-dire les petits contacts, et celles d'autre part relatives aux contacts plus grands, par exemple en forme de ruban. Par ailleurs, les opérations dédiées à la définition des formes (« patterning ») des contacts de grande taille sont introduites de façon à n'avoir aucun impact sur la définition des formes des petits contacts. Plus précisément, la forme des petits contacts est définie en premier et la forme des contacts de taille plus importante est définie ensuite. Puis, la gravure des orifices borgnes de tous les contacts (petits et grands) est une gravure commune de même que le remplissage des orifices ainsi gravés par un métal de remplissage, et le polissage mécanochimique ultérieur. Un tel procédé permet notamment d'obtenir au sein d'un même circuit intégré réalisé dans un noeud technologique inférieur à 90 nanomètres, en particulier inférieur ou égal à 65 nm, par exemple réalisé dans une technologie BiCMOS 55 nanomètres, des deuxièmes contacts métalliques (c'est-à-dire les contacts les plus grands) ayant une section transversale au moins deux fois plus grande que celle des premiers contacts (c' est-à-dire les contacts de petite taille, typiquement les contacts CMOS). En d'autres termes, selon un mode de mise en oeuvre, la section transversale dudit au moins un deuxième orifice borgne est au moins deux fois plus grande que la section transversale dudit au moins un premier orifice borgne.Thus, according to this aspect, on the one hand, the photolithography and etching steps relating to the conventional CMOS contacts, ie the small contacts, and those on the other hand relating to the larger contacts, for example, are separated. ribbon shaped. In addition, the operations dedicated to the definition of patterns ("patterning") of large contacts are introduced in such a way as to have no impact on the definition of the shapes of the small contacts. Specifically, the shape of the small contacts is defined first and the shape of the larger contacts is defined next. Then, the etching of the blind orifices of all the contacts (large and small) is a common etching as well as the filling of the orifices thus etched by a metal filler, and the subsequent mechanical-chemical polishing. Such a method makes it possible in particular to obtain, within the same integrated circuit made in a technological node less than 90 nanometers, in particular less than or equal to 65 nm, for example made in a 55 nm nanometers BiCMOS technology, second metal contacts ( that is, the larger contacts) having a cross section at least twice as large as that of the first contacts (ie the small contacts, typically the CMOS contacts). In other words, according to one embodiment, the cross section of said at least one second blind hole is at least twice as large as the cross section of said at least one first blind hole.
Ledit au moins un deuxième orifice borgne peut avoir une section transversale en forme de ruban. Selon un mode de mise en oeuvre, la formation dudit au moins un premier orifice borgne comprend en outre une formation d'un premier masque dur, par exemple une couche de carbone amorphe, sur ledit empilement, ce premier masque dur comportant au moins une première ouverture au-dessus de ladite au moins une première zone active, et une gravure de la deuxième couche isolante effectuée à travers ladite au moins une première ouverture, et un retrait du premier masque dur, et la formation dudit au moins un deuxième orifice borgne comprend en outre une formation d'un deuxième masque dur, par exemple un matériau de type SiOC, sur la couche du matériau planarisant, ce deuxième masque dur comportant au moins une deuxième ouverture au-dessus de ladite au moins une deuxième région active, une gravure du matériau planarisant à travers ladite au moins une deuxième ouverture, une gravure de la deuxième couche isolante à travers le matériau planarisant gravé, et un retrait du deuxième masque dur.Said at least one second blind hole may have a ribbon-shaped cross section. According to one embodiment, the formation of said at least one first blind hole further comprises a formation of a first hard mask, for example an amorphous carbon layer, on said stack, this first hard mask comprising at least a first opening above said at least one first active area, and etching the second insulating layer made through said at least one first opening, and removing the first hard mask, and forming said at least one second blind hole comprises in addition, a formation of a second hard mask, for example a SiOC-type material, on the layer of the planarizing material, this second hard mask comprising at least a second opening above said at least one second active region, an etching planarizing material through said at least one second aperture, etching the second insulating layer through the etched planarizing material, and removing the two th hard mask.
Selon un mode de mise en oeuvre, la formation du premier masque dur comprend une formation d'une première couche de masque dur et une gravure à effet rétrécissant de ladite couche de masque dur de façon à former ladite au moins une première ouverture, et la formation du deuxième masque dur comprend une formation d'une deuxième couche de masque dur et une gravure à effet non rétrécissant de ladite deuxième couche de masque dur de façon à former ladite au moins une deuxième ouverture. Selon un mode de mise en oeuvre dans lequel le circuit intégré comporte des transistors MOS réalisés selon une technologie CMOS et des transistors bipolaires verticaux, les premiers contacts comprennent des contacts réalisés dans la technologie CMOS sur les zones actives des transistors MOS et sur les régions de bases extrinsèques et de collecteurs extrinsèques des transistors bipolaires, et les deuxièmes contacts comprennent des contacts réalisés sur les régions d'émetteurs extrinsèques des transistors bipolaires. Selon un autre aspect, il est proposé un circuit intégré, avantageusement réalisé dans un noeud technologique inférieur à 90 nanomètres, en particulier inférieur ou égal à 65 nm, comprenant au moins une première zone active, une deuxième zone active, au moins un premier contact métallique sur ladite au moins une première zone active et au moins un deuxième contact métallique sur ladite au moins une deuxième zone active ayant une section transversale au moins deux fois plus grande que celle dudit au moins un premier contact. Ledit au moins un deuxième contact peut avoir une section transversale en forme de ruban. D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de mise en oeuvre et de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : - les figures 1 à 8 illustrent des modes de mise en oeuvre et de réalisation de l'invention. Sur la figure 1, la référence IC désigne un circuit intégré réalisé par exemple dans une technologie BiCMOS 55 nanomètres. Plus précisément, ce circuit intégré comprend ici un substrat semiconducteur 1 qui peut être éventuellement un caisson, comportant des régions isolantes 10, par exemple du type tranchée peu profonde (STI : « Shallow Trench Isolation ») délimitant des régions actives au sein du substrat 1, ces régions actives incluant différentes zones actives. Plus particulièrement, dans l'exemple illustré ici, les zones actives 33 et 34 sont des régions de source et de drain d'un transistor MOS 3 possédant également une zone active de grille 30 électriquement isolée du substrat 1 par un oxyde de grille 31 et flanquée de régions latérales isolantes ou espaceurs 32. La zone active 22 est ici une zone de collecteur extrinsèque d'un transistor bipolaire vertical 2 dont le collecteur intrinsèque est référencé 23.According to one embodiment, the formation of the first hard mask comprises a formation of a first hard mask layer and a narrowing effect etching of said hard mask layer so as to form said at least one first opening, and the forming the second hard mask comprises forming a second hard mask layer and non-shrinking etching of said second hard mask layer to form said at least one second aperture. According to an embodiment in which the integrated circuit comprises MOS transistors made using a CMOS technology and vertical bipolar transistors, the first contacts comprise contacts made in the CMOS technology on the active areas of the MOS transistors and the regions of the MOS transistors. extrinsic bases and extrinsic collectors bipolar transistors, and the second contacts comprise contacts made on the extrinsic emitter regions of the bipolar transistors. According to another aspect, there is provided an integrated circuit, advantageously made in a technological node less than 90 nanometers, in particular less than or equal to 65 nm, comprising at least a first active zone, a second active zone, at least a first contact metal on said at least one first active zone and at least one second metal contact on said at least one second active zone having a cross section at least twice as large as that of said at least one first contact. The at least one second contact may have a ribbon-shaped cross-section. Other advantages and characteristics of the invention will appear on examining the detailed description of embodiments and embodiments, in no way limiting, and the accompanying drawings, in which: FIGS. 1 to 8 illustrate modes of placing implementation and realization of the invention. In FIG. 1, the reference IC designates an integrated circuit produced for example in a 55 nm Nanometers BiCMOS technology. More specifically, this integrated circuit here comprises a semiconductor substrate 1 which may optionally be a box, having insulating regions 10, for example of the shallow trench type (STI: "Shallow Trench Isolation") delimiting active regions within the substrate 1 , these active regions including different active areas. More particularly, in the example illustrated here, the active areas 33 and 34 are source and drain regions of a MOS transistor 3 also having an active gate area 30 electrically isolated from the substrate 1 by a gate oxide 31 and flanked by insulating lateral regions or spacers 32. The active zone 22 is here an extrinsic collector zone of a vertical bipolar transistor 2 whose intrinsic collector is referenced 23.
Ce transistor bipolaire 2 comporte également des zones actives 21 de base extrinsèque ainsi qu'une zone active d'émetteur extrinsèque 20. Il convient de noter ici qu'à des fins de simplifications des figures, le transistor bipolaire vertical n'a été représenté que schématiquement. Ainsi seules les zones du transistor bipolaire vertical, c'est-à-dire les zones extrinsèques d'émetteur, de base et de collecteur, sur lesquelles des contacts électriquement conducteurs vont être réalisés sont correctement représentées.This bipolar transistor 2 also comprises active zones 21 of extrinsic base as well as an active zone of extrinsic emitter 20. It should be noted here that for purposes of simplifications of the figures, the vertical bipolar transistor has only been shown schematically. Thus only the zones of the vertical bipolar transistor, that is to say the extrinsic emitter, base and collector zones, on which electrically conductive contacts will be made are correctly represented.
La réalisation de contacts électriquement conducteurs sur les zones actives 30, 33, 34, 22, 21 et 20 va maintenant être décrite en référence aux figures 2 et suivantes. Les zones actives s'entendent ici comme étant des zones actives « siliciurées » c'est-à-dire recouvertes d'un silicium de métal.The production of electrically conductive contacts on the active zones 30, 33, 34, 22, 21 and 20 will now be described with reference to FIG. 2 and following. Active areas are understood here as active zones "silicided" that is to say covered with a silicon metal.
Comme illustré sur la figure 2, on procède tout d'abord à un recouvrement de la face supérieure du substrat, et par conséquent des zones actives 20,21, 22, 33, 30 et 34, par un empilement isolant comportant une première couche isolante 4 et une deuxième couche isolante 5.As illustrated in FIG. 2, the upper face of the substrate, and consequently the active zones 20, 21, 22, 33, 30 and 34, are first covered by an insulating stack comprising a first insulating layer. 4 and a second insulating layer 5.
La première couche isolante 4 peut être par exemple une couche de nitrure de silicium tandis que la deuxième couche isolante 5, communément désignée par l'homme du métier sous le vocable anglosaxon PMD (« PreMetalDielectric ») peut comporter du dioxyde de silicium.The first insulating layer 4 may for example be a silicon nitride layer while the second insulating layer 5, commonly designated by those skilled in the art as PMD ("PreMetalDielectric") may comprise silicon dioxide.
On forme ensuite sur la deuxième couche isolante 5 une couche 6 destinée après gravure à former un premier masque dur. Cette couche 6 peut comporter du carbone amorphe, notamment sous la forme de produits disponibles commercialement connus sous l'acronyme anglosaxon APF (« Advanced Patterning Film »).Then forming on the second insulating layer 5 a layer 6 for etching after forming a first hard mask. This layer 6 may comprise amorphous carbon, especially in the form of commercially available products known by the acronym acfosphere APF ("Advanced Patterning Film").
On recouvre la couche 6 d'une couche de résine 7 photosensible et, comme illustré sur la figure 3, on procède à une étape de photolithographie classique de façon, après insolation et développement de la résine 7, à effectuer une gravure G1 de la couche 6, sélective par rapport à l'oxyde 5, de façon à former un masque dur ayant des premières ouvertures 61 situées au-dessus des zones actives 21, 22, 33, 30 et 34. Puis, on procède, à travers les premières ouvertures 61, à une gravure G10 de la deuxième couche isolante 5 de façon à former des premiers orifices borgnes 8 débouchant sur la première couche isolante 4. La gravure G1 a un effet rétrécissant. En effet, la chimie de gravure qui est utilisée est une chimie polymérisante, c'est-à-dire qu'elle crée des polymères qui vont réduire la taille des ouvertures 61, et donc des orifices borgnes 8 et par conséquent la taille des futurs contacts métalliques CMOS. A titre indicatif, on peut utiliser une chimie à base de monoxyde de carbone CO, d'argon Ar, et d'oxygène 02. Et, dans ce cas, c'est le monoxyde de carbone qui produit le principal effet polymérisant.The layer 6 is covered with a photoresist layer 7 and, as illustrated in FIG. 3, a conventional photolithography step is carried out so as, after exposure and development of the resin 7, to perform a G1 etching of the layer 6, selective with respect to the oxide 5, so as to form a hard mask having first openings 61 located above the active zones 21, 22, 33, 30 and 34. Then, it proceeds, through the first openings 61, to an etching G10 of the second insulating layer 5 so as to form first blind holes 8 opening on the first insulating layer 4. The etching G1 has a narrowing effect. Indeed, the etching chemistry that is used is a polymerizing chemistry, that is to say that it creates polymers that will reduce the size of the openings 61, and thus the blind holes 8 and therefore the size of the future CMOS metal contacts. As an indication, one can use a carbon monoxide CO, argon Ar, and oxygen 02. And in this case, it is carbon monoxide that produces the main polymerizing effect.
La chimie de gravure utilisée dans la gravure G10, sélective par rapport au nitrure de silicium, est classique et connue en soi. Elle est par exemple du type C4F6/02 A titre d'exemple, comme illustré schématiquement sur la figure 4, la section transversale des orifices borgnes 8 peut être globalement circulaire et avoir typiquement un diamètre D égal à 70 nm pour le noeud technologique 55 nanomètres. Après avoir retiré la couche de masque dur 6 et la résine 7, on recouvre, comme illustré sur la figure 5, la deuxième couche isolante 5 par une couche d'un matériau planarisant 9 qui remplit également, au moins partiellement, les premiers orifices borgnes 8. A titre d'exemple, le matériau planarisant peut être une couche carbonée déposée par étalement, connue par l'homme du métier sous l'acronyme anglosaxon SoC (« Spin on Carbon »). Puis, on forme sur la couche 9 une couche 90 destinée à former ultérieurement un deuxième masque dur. Cette couche 9 comprend par exemple un matériau du type SiOC. Puis, on recouvre cette couche 90 par une couche de résine 7, qui peut être identique à la couche 7 utilisée lors des étapes décrites en référence à la figure 3.The etch chemistry used in etching G10, selective with respect to silicon nitride, is conventional and known per se. It is for example of the C4F6 / 02 type As an example, as illustrated schematically in Figure 4, the cross section of the blind holes 8 may be generally circular and typically have a diameter D equal to 70 nm for the technological node 55 nanometers . After having removed the hard mask layer 6 and the resin 7, the second insulating layer 5 is covered, as illustrated in FIG. 5, with a layer of a planarizing material 9 which also fills, at least partially, the first blind holes 8. By way of example, the planarizing material may be a spread-deposited carbon layer known to those skilled in the art under the acronym SoC (Spin on Carbon). Then, on the layer 9, a layer 90 is formed for forming a second hard mask subsequently. This layer 9 comprises for example a material of the SiOC type. Then, this layer 90 is covered by a layer of resin 7, which may be identical to the layer 7 used during the steps described with reference to FIG.
On procède ensuite de nouveau à une étape classique de photolithographie de façon, après insolation et développement de la résine 7, à former dans la couche 90 par une gravure G2 une deuxième ouverture 900 située au-dessus de la zone active 20, en l'espèce la région d'émetteurs du transistor bipolaire 2. La gravure G2 utilise par exemple une chimie de gravure du type CF4. Puis, on procède à travers l'ouverture 900 du deuxième masque dur 90, à une gravure G20 de la couche de matériau planarisant 9 et on procède à travers le matériau planarisant gravé à une gravure G21 de la deuxième couche isolante 5 de façon à former un deuxième orifice borgne 91 débouchant sur la première couche isolante 4. A titre indicatif, la chimie de gravure G20 utilisée pour graver la couche 9 peut être une chimie à base de monoxyde de carbone CO et d'oxygène 02 tandis que la chimie de gravure G21 utilisée pour graver la deuxième couche isolante 5 peut être, comme précédemment, une chimie utilisant du C4F6/02. La section transversale de ce deuxième orifice borgne 91 est au moins deux fois plus grande que la section transversale du premier orifice borgne 8. Dans l'exemple décrit ici, cette section transversale peut être en forme de ruban comme illustré schématiquement sur la figure 6 et présenter une longueur L1 qui peut être comprise entre 400 nm et 10 micromètres et une largeur L2 égale à 190 nm pour un noeud technologique 55 nanomètres. Cela étant une longueur L1 de plusieurs dizaines de micromètres est tout à fait envisageable pour la réalisation de contacts. Puis, comme illustré sur la figure 7, on retire le masque dur et le matériau planarisant 9, le retrait de ce matériau planarisant s'effectuant à l'aide d'une chimie de gravure 02. Ce retrait a pour effet de déboucher les premiers orifices borgnes 8. Puis, on procède à une gravure G3 de la première couche isolante 4 à travers tous les orifices borgnes 8 et 91 de façon à obtenir des orifices 82 et 92 débouchant sur les zones actives correspondantes.Next, a conventional photolithography step is carried out so as, after insolation and development of the resin 7, to form in the layer 90 by etching G2 a second opening 900 situated above the active zone 20, at the same time. The region of emitters of the bipolar transistor 2 is the same. The etching G2 uses, for example, an etching chemistry of the CF4 type. Then, the aperture 900 of the second hard mask 90 is etched G20 of the planarizing material layer 9 and the etched planarizing material is etched G21 of the second insulating layer 5 so as to form a second blind hole 91 opening onto the first insulating layer 4. As an indication, the etching chemistry G20 used to etch the layer 9 may be a CO carbon monoxide and oxygen 02 chemistry while the etching chemistry G21 used to etch the second insulating layer 5 may be, as before, a chemistry using C4F6 / 02. The cross section of this second blind hole 91 is at least twice as large as the cross section of the first blind hole 8. In the example described here, this cross-section may be in the form of a ribbon as schematically illustrated in FIG. have a length L1 which can be between 400 nm and 10 micrometers and a width L2 equal to 190 nm for a technological node 55 nanometers. That being a length L1 of several tens of micrometers is quite possible for the realization of contacts. Then, as illustrated in FIG. 7, the hard mask and the planarizing material 9 are removed, the removal of this planarizing material taking place using etching chemistry 02. This removal has the effect of leading to the first blind apertures 8. Then, etching G3 of the first insulating layer 4 through all the blind holes 8 and 91 so as to obtain orifices 82 and 92 opening on the corresponding active areas.
A titre indicatif, lorsque la première couche isolante 4 est du nitrure de silicium, on peut utiliser une chimie de gravure à base de CH2F2/N2. On procède ensuite, par dépôt d'une couche métallique, par exemple du tungstène, à un remplissage des orifices débouchants 82 et 92 (figure 8). On procède ensuite de façon classique à un polissage mécanochimique de façon à obtenir la structure illustrée sur cette figure 8. On voit donc que le circuit intégré IC, réalisé dans un noeud technologique inférieur à 90 nanomètres, en particulier inférieur ou égal à 65 nanomètres, et par exemple égal à 55 nanomètres, comprend des premières zones actives 21, 22, 30, 33 et 34 et au moins une deuxième zone active 20, des premiers contacts métalliques 83 sur les premières zones actives et un deuxième contact métallique 93 sur la deuxième zone active 20. Le deuxième contact 93 a une section transversale au moins deux fois plus grande que celle des premiers contacts 83. Bien que l'invention ait été décrite en référence notamment à un transistor bipolaire vertical, elle est indépendante de l'architecture de transistor bipolaire utilisée et peut être utilisée pour tout autre composant actif ou passif nécessitant un contact de grande taille.As an indication, when the first insulating layer 4 is silicon nitride, it is possible to use an etching chemistry based on CH2F2 / N2. Then, by depositing a metal layer, for example tungsten, a filling of the through holes 82 and 92 (Figure 8). Mechanochemical polishing is then conventionally carried out so as to obtain the structure illustrated in this FIG. 8. It can thus be seen that the integrated circuit IC, produced in a technological node less than 90 nanometers, in particular less than or equal to 65 nanometers, and for example equal to 55 nanometers, comprises first active zones 21, 22, 30, 33 and 34 and at least one second active zone 20, first metal contacts 83 on the first active zones and a second metal contact 93 on the second active zone 20. The second contact 93 has a cross section at least twice as large as that of the first contacts 83. Although the invention has been described with reference in particular to a vertical bipolar transistor, it is independent of the architecture of Bipolar transistor used and can be used for any other active or passive component requiring a large contact.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1455085A FR3022071A1 (en) | 2014-06-05 | 2014-06-05 | METHOD OF MAKING CONTACTS OF DIFFERENT SIZES IN AN INTEGRATED CIRCUIT AND CORRESPONDING INTEGRATED CIRCUIT |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1455085A FR3022071A1 (en) | 2014-06-05 | 2014-06-05 | METHOD OF MAKING CONTACTS OF DIFFERENT SIZES IN AN INTEGRATED CIRCUIT AND CORRESPONDING INTEGRATED CIRCUIT |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| FR3022071A1 true FR3022071A1 (en) | 2015-12-11 |
Family
ID=51688164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1455085A Pending FR3022071A1 (en) | 2014-06-05 | 2014-06-05 | METHOD OF MAKING CONTACTS OF DIFFERENT SIZES IN AN INTEGRATED CIRCUIT AND CORRESPONDING INTEGRATED CIRCUIT |
Country Status (1)
| Country | Link |
|---|---|
| FR (1) | FR3022071A1 (en) |
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