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FR3059148B1 - Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d - Google Patents

Realisation d'elements d'interconnexions auto-alignes pour circuit integre 3d Download PDF

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FR3059148B1
FR3059148B1 FR1661386A FR1661386A FR3059148B1 FR 3059148 B1 FR3059148 B1 FR 3059148B1 FR 1661386 A FR1661386 A FR 1661386A FR 1661386 A FR1661386 A FR 1661386A FR 3059148 B1 FR3059148 B1 FR 3059148B1
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ground plane
sacrificial
semiconductor
continuous
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Claire Fenouillet-Beranger
Benoit Mathieu
Philippe Coronel
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Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Procédé de réalisation de transistors pour un circuit intégré 3D comprenant : a) former sur un niveau donné de transistors réalisés dans une première couche semi-conductrice : un empilement comprenant une première région d'une deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor de type N et une deuxième région de la deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor de type P d'un niveau supérieur au niveau donné, l'empilement comprenant en outre une couche (40) continue en matériau conducteur ou semi-conducteur dopé et appelée plan de masse, ainsi qu'une couche isolante entre la couche de plan de masse et la deuxième couche semi-conductrice, puis b) exposer à un laser (L) une ou plusieurs zones du circuit de sorte à effectuer au moins un recuit thermique, les zones exposées étant situées du côté d'une face supérieure de la couche continue de plan de masse, la couche continue de plan de masse étant configurée de sorte à protéger du laser une partie du circuit située du côté d'une face inférieure de la couche continue de plan de masse, puis c) effectuer une découpe de la couche (40) continue de plan de masse en au moins une première portion et au moins une deuxième portion disjointe de la première portion, la première portion étant configurée pour permettre de polariser la première région, la deuxième portion étant configurée pour permettre de polariser la deuxième région.

Description

REALISATION D'ELEMENTS D'INTERCONNEXIONS AUTO-ALIGNES POURCIRCUIT INTEGRE 3D
DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
La présente demande concerne le domaine des circuits intégrés dotés decomposants répartis sur plusieurs niveaux, en particulier des transistors. De tels dispositifssont généralement qualifiés de circuits intégrés en 3 dimensions ou « 3D ». D'une manière générale, dans le domaine des circuits intégrés, oncherche continuellement à augmenter la densité de transistors.
Pour cela, une solution consiste à répartir les transistors sur plusieursniveaux de couches semi-conductrices superposées. De tels circuits comportent ainsitypiquement au moins deux couches semi-conductrices superposées et séparées entreelles par une couche isolante.
La réalisation du ou des étages de niveau supérieur peut impliquer descontraintes en termes de budget thermique. Dans certains cas, on cherche par exemple àlimiter le budget thermique à 500°C. Une des raisons de cette limitation provient deséléments d'interconnexion inter-niveaux. Ces éléments sont généralement à base de métaltel que du W et peuvent avoir des propriétés de conduction électrique affectées lorsqu'ilssont soumis à des températures trop importantes.
Dans le même temps, certaines étapes de réalisation du ou des niveauxsupérieurs telles que par exemple l'activation des dopants entraînent parfois desconditions de température élevées. Le recuit laser est une solution possible pour permettrede réaliser de tels recuits sans utiliser un budget thermique trop important. Toutefois, unphénomène de diffusion thermique dû au laser peut survenir dans le ou les étagesinférieurs d'un circuit 3D en cours de réalisation.
Il se pose le problème de trouver un nouveau procédé pour circuit intégré3D amélioré vis-à-vis d'inconvénients énoncés ci-dessus.
EXPOSÉ DE L'INVENTION
Un mode de réalisation de la présente invention prévoit un procédé deréalisation de transistors pour un circuit intégré doté de plusieurs niveaux superposés detransistors comprenant : a) former sur un niveau donné doté d'un ou plusieurs transistors réalisésau moins partiellement dans une première couche semi-conductrice : un empilementcomprenant au moins une première région d'une deuxième couche semi-conductriceadaptée pour accueillir un canal d'un transistor de type N et au moins une deuxième régionde la deuxième couche semi-conductrice adaptée pour accueillir un canal d'un transistorde type P d'un niveau supérieur au niveau donné, l'empilement comprenant en outre unecouche continue en matériau conducteur ou semi-conducteur dopé et appelée de plan demasse, ainsi qu'une couche isolante entre la couche de plan de masse et la deuxièmecouche semi-conductrice, puis b) exposer à un laser une ou plusieurs zones du circuit de sorte à effectuerau moins un recuit thermique, les zones exposées étant situées du côté d'une facesupérieure de la couche continue de plan de masse, la couche continue de plan de masseétant configurée de sorte à protéger du laser une partie du circuit située du côté d'une faceinférieure de la couche continue de plan de masse, puis c) effectuer une découpe de la couche continue de plan de masse en aumoins une première portion et au moins une deuxième portion disjointe de la premièreportion, la première portion étant configurée pour permettre de polariser la premièrerégion, la deuxième portion étant configurée pour permettre de polariser la deuxièmerégion.
La couche de plan de masse permet de jouer le rôle d'écran de protectionlors de l'exposition au laser et empêcher un échauffement trop important du ou desniveaux inférieur(s) au niveau donné.
La découpe de la couche de plan de masse en au moins une premièreportion et au moins une deuxième portion permet de mettre en œuvre des polarisationsindépendantes et différentes. Par exemple, la première portion peut être prévue pour permettre de moduler la tension de seuil de transistors de type N tandis que la deuxièmeportion peut être configurée pour permettre de moduler la tension de seuil de transistorsde type P.
Le fait de réaliser la découpe de la couche de plan de masse aprèsl'exposition au laser permet de conserver lors de cet étape un écran de protection continusur l'ensemble du ou des niveaux inférieur et d'avoir ainsi une protection améliorée de ceou ces niveau(x) inférieur afin de pouvoir davantage limiter leur échauffement. L'exposition au laser peut être réalisée en particulier pour mettre enœuvre une activation dopants de la deuxième couche semi-conductrice et/ou de blocssemi-conducteurs formés sur la deuxième couche semi-conductrice.
Avantageusement la couche continue de plan de masse est à base dematériau semi-conducteur dopé, la première portion étant dopée N, la deuxième portionétant dopée P.
La formation de l'empilement peut comprendre une gravure de ladeuxième couche semi-conductrice de sorte à former des îlots aptes à réaliser des zonesactives de transistors. Dans ce cas, la couche de plan de masse n'est pas gravée ou tout aumoins est conservée continue à l'issue de cette gravure afin de recouvrir au mieux le ou lesniveaux inférieur(s) et lui permettre de jouer le rôle d'écran.
Selon une possibilité de mise en œuvre, on peut former des grillesdéfinitives pour les transistors du niveau donné, après avoir réalisé la découpe de la couchede plan de masse.
Dans ce cas, le procédé peut avantageusement comprendrepréalablement à la découpe de la couche continue de plan de masse, la formation d'unepremière grille sacrificielle et d'une deuxième grille sacrificielle et d'un élément de liaisonsacrificiel entre la première grille sacrificielle et la deuxième grille sacrificielle, puis réaliserla découpe de la couche continue de plan de masse en formant une tranchée entre lapremière grille sacrificielle et la deuxième grille sacrificielle, la tranchée traversantl'élément de liaison sacrificiel et la couche continue de plan de masse de sorte à séparer lapremière portion et la deuxième portion, - boucher la tranchée à l'aide d'au moins un matériau isolant, - retrait des grilles sacrificielles et leur remplacement respectivement parune première grille de remplacement, une deuxième grille de remplacement, et un élémentde connexion reliant la première grille de remplacement et la deuxième grille deremplacement.
Selon un possibilité de mise en œuvre du procédé le bouchage de latranchée comprend le dépôt d'une couche d'un premier matériau isolant tapissant latranchée et recouvrant la première grille sacrificielle et la deuxième grille sacrificielle puisd'une couche d'un deuxième matériau isolant sur le premier matériau isolant, de sorte àréaliser ledit bouchage puis, préalablement au retrait des grilles sacrificielles : - planarisation de la couche du deuxième matériau isolant de sorte àretirer le deuxième matériau isolant en regard de la première grille sacrificielle et de ladeuxième grille sacrificielle, - formation de trous dans la couche du premier matériau isolant, les trousdévoilant la première grille sacrificielle et la deuxième grille sacrificielle.
La tranchée peut comporter une région principale de largeur Δ2supérieure à la largeur L des grilles sacrificielles et une région rétrécie de largeur Δι<Δ2 desgrilles sacrificielles, la région rétrécie séparant la première grille sacrificielle et la deuxièmegrille sacrificielle.
Selon une possibilité de mise en œuvre, on peut former des grillesdéfinitives pour les transistors du niveau donné puis réaliser la découpe de la couche deplan de masse.
Selon une possibilité de mise en œuvre, la formation de l'empilementcomprend la gravure de la deuxième couche semi-conductrice de sorte à former des îlotsaptes à réaliser des zones actives de transistors, le procédé comprenant préalablement ladécoupe de la couche continue de plan de masse : - formation d'une première grille sacrificielle et une deuxième grillesacrificielle et un élément de liaison sacrificiel, les îlots et grilles sacrificielles étantentourées d'une première couche d'encapsulation, - retrait des grilles sacrificielles et leur remplacement respectivement parune première grille de remplacement, une deuxième grille de remplacement, et un élément de connexion reliant la première grille de remplacement et la deuxième grille deremplacement, puis - retrait de la première couche d'encapsulation et remplacement par unedeuxième couche d'encapsulation à base de HSQ, la deuxième couche d'encapsulations'étendant autour des îlots et sous l'élément de connexion reliant une grille 85b d'untransistor de type P et une grille 85a d'un transistor de type N, - exposer un bloc de la deuxième couche d'encapsulation s'étendantentre l'élément de connexion et la couche de plan de masse à un faisceau laser oud'électrons, - retirer ce bloc de sorte à former une tranchée entre la première grillede remplacement et la deuxième grille de remplacement, la tranchée traversant l'élémentde connexion et la couche continue de plan de masse, la découpe de la couche continue de plan de masse en au moins unepremière portion et au moins une deuxième portion disjointe de la première portion, étanteffectuée par gravure dans le prolongement de la tranchée.
Avec un tel procédé, on peut effectuer la tranchée sous l'élément deconnexion reliant la première grille et la deuxième grille de remplacement, et ce sansdétériorer cet élément de connexion.
Avantageusement, l'exposition est réalisée à l'aide d'un laser UV avec desimpulsions courtes entre 40 ns et 160 ns. Dans un telle gamme de durée d'impulsion, lafonction protectrice de la couche de plan de masse est améliorée.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la descriptiond'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, enfaisant référence aux dessins annexés sur lesquels : - les figures 1, 2, 3A-3C, 4, 5, 6, 7, 8, 9,10, 11A-11B, 12, 13, 14,15, 16A-16C, 17A-17B servent à illustrer un exemple de procédé de réalisation d'un circuit intégré3D suivant un mode de réalisation de la présente invention ; - les figures 18,19A-19B, 20, 21, 22A-22C servent à illustrer une variantede procédé de réalisation d'un circuit intégré 3D ; - les figures 23, 24, 25, 26, 27, 28A-28B servent à illustrer une autrevariante de procédé de réalisation d'un circuit intégré 3D ;
Des parties identiques, similaires ou équivalentes des différentes figuresportent les mêmes références numériques de façon à faciliter le passage d'une figure àl'autre.
Les différentes parties représentées sur les figures ne le sont pasnécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
En outre, dans la description ci-après, des termes qui dépendent del'orientation de la structure tels que «sur», «au-dessus», «sous», par-dessous« latéral», «supérieur», « inférieur» s'appliquent en considérant que la structure estorientée de la façon illustrée dans les figures.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
Un exemple de procédé de réalisation d'un circuit intégré en 3dimensions ou « 3D », va à présent être donné.
Le circuit peut être réalisé à partir d'un substrat comprenant unepremière couche semi-conductrice superficielle 11 dans laquelle un ou plusieurscomposants d'un premier niveau Ni de composants électroniques sont prévus. Dansl'exemple illustré sur la figure 1, les composants sont des transistors Tu et T12, en particulierde type MOS (MOS pour « Métal Oxide Semi-conductor ») et ont des régions de canalrespectives qui s'étendent dans la première couche semi-conductrice 11.
Une ou plusieurs zones conductrices 21 de connexion appartenant aupremier niveau Ni sont également formées au-dessus des transistors Tu, T12 et connectéesà ceux-ci. Les zones conductrices 21 de connexion sont typiquement en métal, par exempledu tungstène et agencées dans une couche 25 à base d'un matériau diélectrique. Cematériau peut être de type communément appelé « low-k », autrement dit à faiblepermittivité diélectrique, tel que par exemple du SiOCH.
Après avoir formé le premier niveau Ni de composants, on réalise, sur cepremier niveau Ni, un empilement de couches recouvrant une ou plusieurs des zones deconnexion 21.
Sur la figure 2, la couche isolante 25 dans laquelle les zones de connexiondu premier niveau Ni sont disposées, est représentée de manière schématique au moyend'un contour en trait discontinu. L'empilement réalisé peut également comporter une fine couche 31 deprotection prévue de sorte à protéger les zones de connexion du premier niveau Ni lorsd'une ou plusieurs étape(s) ultérieure(s) de gravure. La fine couche 31 de protection peutêtre formée par exemple en Si N.
Sur la fine couche de protection 31, une couche isolante 33 est agencéeet configurée pour réaliser une isolation entre le premier niveau Ni et un deuxième niveauN2 de composants. La couche isolante 33 est typiquement en un matériau isolant différentde celui de la fine couche 31 de protection, par exemple du S1O2.
La couche isolante 33 est recouverte d'une couche 40 dite « de plan demasse » destinée à réaliser une polarisation par-dessous de transistors d'un deuxièmeniveau N2 et pouvoir en particulier moduler la tension de seuil de transistors du deuxièmeniveau N2. Une telle couche 40 de plan de masse est prévue notamment lorsque le ou lestransistors du deuxième niveau N2 sont formés selon une technologie de type SOItotalement désertée également appelée FDSOI (pour « Fully Depleted Silicon OnInsulator »). La couche 40 dite « de plan de masse » s'étend en pleine plaque et forme unebarrière continue entre le premier niveau Ni et le deuxième niveau N2. La couche 40 deplan de masse peut être à base d'un matériau semi-conducteur dopé ou destiné à êtredopé.
Sur la couche 40 de plan de masse, une autre couche isolante 41 estdisposée et sépare la couche 40 de plan de masse d'une deuxième couche semi-conductrice 42. La couche isolante 41 séparant la couche 40 de plan de masse estconfigurée, en particulier en termes de matériau la composant et d'épaisseur, de sorte àpermettre un couplage électrostatique entre la couche 40 de plan de masse et la deuxièmecouche semi-conductrice 42. La couche isolante 41 est par exemple en S1O2 et a une épaisseur comprise par exemple entre 5 nm et 20 nm. La couche isolante 41 peut êtreavantageusement une couche d'oxyde enterré (BOX pour « burried oxide ») d'un substratsemi-conducteur sur isolant dont la deuxième couche semi-conductrice 42 est la couchesuperficielle.
Dans cet exemple de réalisation, un ou plusieurs transistors de type N etou plusieurs transistors de type P sont prévus dans le deuxième niveau N2 de composants.Les canaux de ces transistors du deuxième niveau N2 sont destinés à s'étendre dans ladeuxième couche semi-conductrice 42.
Une méthode pour former cette deuxième couche semi-conductrice 42peut consister à effectuer un report, par exemple suivant une technique de collagemoléculaire, dans lequel un support comprenant la deuxième couche semi-conductrice 42est reporté sur la couche isolante 41. Ce support peut être lui-même doté d'une coucheisolante, par exemple à base d'oxyde de silicium (SiO2), que l'on met alors en contact avecla couche isolante 41 pour effectuer un collage de type oxyde-oxyde. Selon une variante,on peut reporter la deuxième couche semi-conductrice 42 directement sur la coucheisolante 41 par collage moléculaire.
Pour pouvoir réaliser indépendamment une polarisation des transistorsde type N et des transistors de type P à l'aide de la couche 40 de plan de masse, on prévoitde dédier une première portion 40a de cette couche 40 à une polarisation par l'arrière destransistors de type N et de dédier une deuxième portion 40b de cette couche conductrice40 de plan de masse à une polarisation par l'arrière des transistors de type P.
Dans le cas où la couche 40 de plan de masse est semi-conductrice, onprévoit avantageusement la première portion 40a dopée N et la deuxième portion 40bdopée P.
Les figures 3A-3C illustrent (par le biais respectivement d'une vue selonune première coupe transversale AA', d'une vue de dessus, d'une deuxième vue en coupetransversale BB', le plan de coupe AA' étant parallèle au plan [O ; x ; z] d'un repèreorthogonal [O ; x ; y ; z] indiqué sur chacune des figures, le plan de coupe BB' étant parallèleà un plan [O ; y ; z]) une définition de portion dopée 40a à l'aide par exemple d'au moinsune implantation ionique. De même, la portion 40b peut être dopée par implantation.
Ensuite (vue dessus de la figure 4), on définit des îlots 42a, 42b, 42c, 42ddans la deuxième couche semi-conductrice 42 aptes à former des zones actives destransistors du deuxième niveau N2. Les îlots 42a, 42b, 42c, 42d sont réalisés par gravure dela deuxième couche semi-conductrice 42, par exemple une gravure sèche. Cette gravureest prolongée dans la couche isolante 41 et s'arrête lorsqu'on atteint la couche 40 de plande masse. La couche 40 de plan de masse n'est donc à ce stade pas gravée et est conservéecontinue.
Puis, on forme des grilles sacrificielles sur les îlots 42a, 42b, 42c, 42d, pardépôt d'un matériau tel que du polysilicium qui peut être semblable à celui de la couchede plan de masse 40. Un masque dur 46, par exemple en SiN est ensuite typiquementréalisé.
Puis, on effectue des étapes de photolithographie puis de gravure deportions non -protégées par le masque dur 46. Un diélectrique de grille tel que par exempledu HfCh peut être déposé préalablement au dépôt de matériau 44 de grille sacrificiel.
Après réalisation de motifs de grille sacrificielle, on forme autour unecouche isolante 43 d'encapsulation qui peut être de même type que les couches 41, 33, parexemple à base de S1O2. Une étape de planarisation ou polissage pour retirer une portionen excédant de la couche isolante 43 dépassant au-dessus des grilles sacrificielles est alorsréalisée. A l'issue de cette étape, les faces supérieures ou sommets des grille sacrificiellessont dévoilées.
On peut prévoir de former un élément de liaison 45' entre une grillesacrificielle 45a d'un transistor de type N et une grille sacrificielle 45b d'un transistor detype P. Cet élément de liaison 45' est dans cet exemple réalisé par un bloc continu en regarddes îlots 42a et 42b avec le même matériau 44 que les grilles sacrificielles 45a, 45b(figure 6 donnant une vue en coupe transversale BB').
Dans l'exemple de réalisation illustré sur la figure 7 (donnant une vue dedessus), d'autre transistors du deuxième niveau sont également pourvus de grillessacrificielles 45c, 45d qui ne sont pas reliées entre elles.
On forme ensuite des espaceurs isolants 49, par exemple en nitrure desilicium, de part et d'autre des grilles sacrificielles contre les flancs latéraux de celles-ci.
Puis, on fait croître des blocs semi-conducteurs 51, 52 de source et dedrain de part et d'autre des grilles sacrificielles (figure 8 donnant une vue en coupetransversale AA'). Les blocs semi-conducteurs 51, 52 sont typiquement réalisés par épitaxiesur les îlots 42a, 42b, 42c, 42d issus de la deuxième couche semi-conductrice 42. Un dopagedes blocs de source et de drain est effectué. Ce dopage est réalisé par exemple in situ, i.e.pendant la croissance du matériau semi-conducteur. En variante, le dopage des blocs 51,52 de source et de drain est mis en œuvre par implantation. On effectue ensuite au moinsun recuit d'activation de dopants de jonctions du deuxième niveau N2. Ce recuit est icieffectué à l'aide d'un laser L (figure 9 donnant une vue en coupe transversale AA'). Un laserUV est typiquement utilisé pour effectuer ce recuit. En particulier, on peut utiliser un laserqui émet à un longueur d'onde de 308 nm avec une puissance par exemple entre 0.15 J/cm2et 0.3 J/cm2 pour une durée par exemple comprise entre 40 ns et 160 ns. De tellesconditions d'exposition sont mises en œuvre pour des couche isolante 41, 33 d'oxyde desilicium d'épaisseur de 50 à 250 nm. On choisit une puissance d'autant plus faible quel'épaisseur totale d'oxyde est importante. Ces gammes de puissance et de duréedépendent également de l'épaisseur de la couche de nitrure qui peut être par exemple del'ordre de 30nm.
Lors du recuit d'activation par laser L, la couche 40 de plan de masse quiest continue et s'étend de sorte à recouvrir l'ensemble du niveau Ni de composants,permet de servir de protection pour le premier niveau Ni et d'empêcher une diffusion dechaleur du côté de sa face inférieure, autrement dit dans le premier niveau Ni. Le faitd'avoir conservé continue la couche 40 de plan de masse sans jusqu'ici la graver ou tout dumoins sans que celle-ci ne comporte de discontinuité permet de protéger l'ensemble duniveau Ni de composants et de limiter réchauffement du premier niveau Ni. On évite ainside dégrader les connexions métalliques 21 et une diffusion intempestive ou unedésactivation de dopants des jonctions du premier niveau Ni ainsi qu'une dégradation dezones d'alliage de métal et de semi-conducteur du premier niveau Ni formées par exempleà base de siliciure pour réaliser des contacts. Pour permettre de limiter l'effet de diffusionde chaleur dans le niveau inférieur, on peut également adapter les épaisseurs des couchesisolantes 33 et 41 afin d'augmenter la réflexion du laser.
On peut ensuite former des zones 53 d'alliage de métal et de semi-conducteur sur les zones des régions semi-conductrices 51 de source et de drain 52. Pourcela on dépose un matériau métallique tel que du Ni ou du Pt ou du CO ou du Ti, puis, oneffectue un recuit thermique, afin de former un siliciure lorsque régions semi-conductrices51 et 52 sont en silicium (figure 10 donnant une vue en coupe transversale AA').
On réalise ensuite une découpe de la couche 40 continue de plan demasse en plusieurs portions. Dans l'exemple de réalisation illustré sur les figures 11A et11B (donnant respectivement une vue de dessus et une vue en coupe transversale BB') onforme une séparation entre la première portion 40a qui est dopée N et la deuxième portion40b qui est dopée P. La découpe est ici effectuée en formant au moins une tranchée 61entre les grilles sacrificielles 45a, 45b. La tranchée 61 est formée ainsi à travers l'élémentde liaison sacrificiel 45', la couche d'encapsulation 43, la couche 40 de plan de masse. Unetelle tranchée 61 peut être réalisée par exemple par gravure sélective à l'aide de CH3F avecune détection de fin de gravure sur le polysilicium lorsque la couche 40 de plan de masseest en polysilicium. Une gravure sélective de la couche 40 de plan de masse à l'aide de HBrou de HCl peut être ensuite réalisée. Un autre exemple de procédé de gravure, prévoit deréaliser la tranchée dans la couche 43 par gravure avec C4F8 lorsque celle-ci est en oxydepuis d'effectuer une gravure de la couche 40 de plan de masse avec du SF6.
Pour pouvoir ensuite effectuer un remplacement du matériau sacrificiel44 des grilles sacrificielles par un autre matériau de grille on forme un masquage dont unepartie bouche la tranchée 61.
Dans l'exemple de réalisation illustré sur la figure 12 (vue en coupetransversale selon l'axe BB'), le masquage est formé par dépôt d'un premier matériauisolant 71. Le dépôt est typiquement un dépôt conforme effectué de sorte à tapisser lesparois et le fond de la tranchée 61 et recouvrir les grilles sacrificielles. Puis un deuxièmematériau isolant 72, est réalisé de sorte à recouvrir le matériau isolant 71 et combler latranchée 61. Le premier matériau isolant 71 est avantageusement choisi de sorte à pouvoirêtre gravé sélectivement vis-à-vis du premier matériau isolant. Par exemple, le premiermatériau isolant 71 est en nitrure de silicium tandis que le matériau isolant 72 est en oxydede silicium.
Une planarisation encore appelé polissage CMP (« Chemical MechanicalPlanarization ») est ensuite réalisée afin de dévoiler des zones de premier matériau isolant71 recouvrant les grilles sacrificielles (figure 13 donnant une vue selon la coupe transversaleAA').
Puis, on forme des trous 75 dévoilant les grilles sacrificielles par exemplepar photolithographie en utilisant un masque puis en effectuant une gravure du deuxièmematériau isolant 72 puis du premier matériau isolant 71 (figure 14 donnant une vue selonla coupe transversale AA'). On retire ensuite le matériau sacrificiel 44. Dans le cas où lematériau sacrificiel 44 est à base de polySi, ce retrait peut être réalisé par exemple à l'aided'une gravure isotrope par exemple à base de SF6 ou de HCl.
Le masquage isolant 71-72 protège l'empilement de cette gravure (figure15 donnant une vue selon la coupe transversale AA').
On remplace ensuite le matériau sacrificiel 44 par un matériauconducteur 80 par exemple un matériau métallique tel que du TiN/W, ou du W, pourformer des grilles 85a, 85b, 85c, 85d de remplacement (figures 16A, 16B, 16C donnantrespectivement une vue en coupe suivant l'axe AA', une vue de dessus, et une vue en coupesuivant l'axe BB'). Le remplissage de matériau conducteur 80 peut être réalisé de manièreà remplir les trous 75.
Dans l'exemple de réalisation des figures 16B-16C, une grille 85a deremplacement d'un transistor de type N et une grille 85b de remplacement d'un transistorde type P sont reliées par un élément 85' formé lors du dépôt de matériau conducteur 80tandis que d'autres transistors de type N et P et qui sont juxtaposés ont des grilles 85c, 85dindépendantes. Les grilles de remplacement comportent des parties supérieures de formeélargie et qui correspondent aux trous remplis 75 de matériau conducteur 80.
On forme ensuite des contacts 87i, 872, 873, 89, 89' (figures 17A, 17Bdonnant respectivement une vue en coupe suivant l'axe AA', une vue de dessus).
Certains contacts 89, 89' sont connectés respectivement à la premièreportion 40a de plan de masse et à la deuxième portion 40b de plan de masse déconnectéede la première portion 40a. Les contacts 89, 89' associés aux portions 40a, 40b de plan de masse permettent la mise en œuvre d'une polarisation indépendante entre d'une part destransistors T21, T23 de type N et d'autre part des transistors T22, T24 de type P.
Parmi les contacts 87i, 872, 873 réalisés, un contact 87i est connecté auxgrilles 85a, 85b qui sont reliées entre elles. D'autres contacts 872, 873 distincts sontconnectés respectivement à une grille 85c et un autre grille 85d, les grilles 85c, 85d étantindépendantes.
Une variante de l'exemple de réalisation prévoit une manière différentede réaliser les grilles 85a, 85b et une approche permettant de réduire le nombre d'étapesde photolithographie pour réaliser ces grilles. On peut en particulier effectuer une seuleétape de photolithographie pour former les grilles au lieu des deux étapes de l'exempleprécédemment décrit. Cela permet de réduire les risques de désalignement. Un teldésalignement pourrait, dans certains cas, éventuellement entraîner une mise enconnexion intempestive et non désirée de contacts avec la grille.
Par rapport au procédé qui vient d'être décrit, cette variante illustrée surles figures 18, 19A-19B, 20, 21, 22A-22C peut permettre d'éviter une deuxièmephotolithographie de grille telle que décrite précédemment en liaison avec la figure 14.
On réalise tout d'abord une zone de séparation 140' entre la premièreportion 40a de plan de masse et la deuxième portion 40b de plan de masse avec unagencement particulier, afin notamment de limiter les risques de mise en connexionintempestive entre d'une part les grilles 85a, 85b qui sont reliées entre elles des transistorsT21 et T22 et d'autre part les contacts de source et de drain.
Cette zone 140' de séparation peut être une zone non-dopée de la couchede plan et peut être sous forme d'une bande située entre la portion 40a dopée de type Net la portion 40b dopée de type P. La zone de séparation 140' comporte une région rétrécie141 par rapport à une région 142 principale. La région rétrécie 141 et la région 142principale ont des largeurs respectives Δι et Δ2 différentes (mesurées dans une directionparallèle au vecteur y du repère orthogonal [O ; x ; y ; z] donné sur la figure 18).
La largeur Δι est de préférence inférieure à la dimension critique L oulargeur L de grille prévue pour les transistors T21 et T22. La largeur Δ2 est supérieure à ladimension critique L ou largeur L de grille prévue pour les transistors T21 et T22, et de préférence choisie telle que Δ2> L + δ avec δ un espacement de sécurité déterminé. Cetespacement δ peut être prévu par exemple de l'ordre de 5 nm. La région rétrécie 141s'étend par ailleurs sur une longueur (mesurée dans une direction parallèle au vecteur x)qui est sensiblement égale à L (i.e. la dimension critique ou longueur de grille).
Ensuite, on effectue des étapes telles que décrites précédemment enliaison avec les figures 4 à 10, et en particulier de découpe des îlots formant des zonesactives de transistors, de réalisation des grilles sacrificielles, de formation de régions desource et de drain dopées.
Puis, on réalise le recuit d'activation à l'aide d'un laser. Comme dansl'exemple précédent, on se sert de la couche 40 de plan de masse non gravée et continuecomme moyen de protection permettant de limiter réchauffement du niveau inférieur Nilors du traitement laser.
On effectue ensuite un dépôt de matériau isolant 151 de protection, parexemple en nitrure de silicium.
Puis, on forme la tranchée 61 permettant de séparer les portions 40a, 40bde la couche de plan de masse. La tranchée 61 réalisée cette fois a un agencementparticulier qui suit le même dessin que celui de la zone 140' décrite précédemment enliaison avec la figure 18. La tranchée 61 comporte ainsi dans cet exemple une régionrétrécie 161 de largeur Δι par rapport à une région 162 plus large de largeur Δ2 (figures19A-19B donnant respectivement une vue en coupe suivant l'axe AA' et une vue de dessus).
La partie rétrécie 161 de la tranchée 61 correspond à un espace forméentre les grilles sacrificielles 45a, 45b lors de la réalisation de la tranchée 61.
On dépose ensuite un matériau isolant 172 tel que par exemple du SiO2permettant de combler la tranchée 61 (figure 20, donnant respectivement une vue encoupe suivant l'axe BB').
On réalise ensuite une planarisation CMP, de sorte à retirer une zone dematériau isolant 151 et à dévoiler les grilles sacrificielles 45a, 45b.
On grave ensuite le SiO2 pour obtenir une continuité entre les 2 grillesfinales, puis on vient retirer les grilles sacrificielles.
Puis, on effectue un retrait des grilles sacrificielles 45a, 45b (figure 21donnant une vue en coupe suivant l'axe BB').
La gravure des grilles sacrificielles 45a, 45b laisse place à des trous, quel'on remplit ensuite par un matériau conducteur 80 afin de former des grilles 85a, 85b, 85c,85d de remplacement (figures 22A, 22B, 22C donnant respectivement une vue en coupesuivant l'axe AA', une vue de dessus, et une vue en coupe suivant l'axe BB').
Pour permettre de ne pas conserver de matériau conducteur 80 dans desrégions situées en regard des îlots et situées de part et d'autre des espaceurs, on peutprévoir des règles de dessins particulières. La largeur d2 des îlots semi-conducteurs et unedistance di entre un bord d'un îlot parallèle à un flanc latéral de la grille et ce même flanclatéral peuvent être prévus en fonction de la largeur L de la grille de remplacement telsque : di > L + δ et d2 > L + δ.
Selon un autre exemple de procédé suivant l'invention, on réalise laséparation des portions 40a, 40b du plan de masse après avoir formé les grilles deremplacement.
Pour cet autre exemple, on effectue tout d'abord des étapes telles quedécrites précédemment en liaison avec les figures 1 à 10, et en particulier de formationd'un empilement comprenant la couche de plan de masse et la deuxième couche semi-conductrice et des couches isolantes dont une couche isolante intercalée entre la couchede plan de masse et la deuxième couche semi-conductrice. On effectue ensuite la découpedes îlots pour définir les régions actives de transistors, de réalisation des grillessacrificielles, de formation de régions de source et de drain dopées.
Puis, on effectue le recuit d'activation à l'aide d'un laser. Comme dans lesexemples précédents, on se sert lors de ce recuit de la couche 40 de plan de masse nongravée et continue comme moyen de protection permettant de limiter réchauffement duniveau inférieur Ni lors du traitement laser permettant d'effectuer le recuit thermique.
On peut ensuite effectuer la siliciuration des régions de source et dedrain.
Puis, on forme un masque isolant par dépôt d'une couche de matériauisolant 251, par exemple de l'oxyde de silicium (figure 23 donnant une vue en coupe suivant l'axe AA'). On effectue ensuite une planarisation CMP de sorte à retirer une épaisseur decette couche de matériau isolant 251 et dévoiler la couche de masque dur 46 recouvrantles grilles sacrificielles 45a, 45b. Puis, on forme des trous 75 dévoilant les grillessacrificielles.
On effectue ensuite une gravure du matériau 44 de grille sacrificiel (figure24 donnant une vue en coupe suivant l'axe AA'). On retire ensuite le matériau sacrificiel 44.
Dans le cas où le matériau sacrificiel 44 est à base de polySi, ce retraitpeut être réalisé par exemple à l'aide d'une gravure isotrope par exemple à base de SF6 oude HCl.
On remplace ensuite le matériau 44 de grille sacrificiel par un autrematériau conducteur 80, déposé de sorte à combler les trous et emplacements vidés dematériau de grille sacrificiel (figure 25 donnant une vue en coupe suivant l'axe AA'). Onréalise ensuite un polissage CMP pour planariserce matériau.
On effectue ensuite un retrait de la couche de matériau isolant 251 et dela couche d'encapsulation 43 entourant les îlots 42a, 42c. Ce retrait peut être sélectif vis-à-vis du matériau de la couche isolante 41 sur laquelle reposent ces îlots 42a, 42c.
Par exemple lorsque la couche isolante 41 est un oxyde thermique, tandisque le matériau isolant 251 et le matériau de la couche d'encapsulation sont à base d'undiélectrique de type low-k, le retrait sélectif peut être réalisé par gravure humide. A l'issuede cette gravure sélective on conserve des zones 41a et 41c de la couche isolante 41respectivement sous les îlots 42a, 42c (figure 26 donnant une vue en coupe suivant l'axeAA').
Puis, on réalise une couche d'encapsulation 253 de remplacement sur lacouche de plan de masse 40. La couche d'encapsulation 253, s'étend autour des îlots 42a,42b semi-conducteurs et notamment sous un élément de connexion 85' reliant une grille85b d'un transistor de type P et une grille 85a d'un transistor de type N. La couched'encapsulation est dans cet exemple de réalisation à base d'un dérivé de silsesquioxaneRSiO3/2, tel que du HSQ (Hydrogen silsesquioxane) (figure 27 donnant une vue en coupesuivant l'axe BB'). Une couche d'encapsulation à base d'un tel matériau comporte peu de relief. L'emploi d'un tel matériau pour former la couche d'encapsulation 253 permetnotamment d'éviter de devoir effectuer une étape de planarisation CMP.
On expose ensuite à un faisceau laser ou à un faisceau d'électrons suivantle motif de coupe du plan de masse une partie de la couche d'encapsulation 253 à base deHSQ qui est disposée sous l'élément de connexion 85'. Cette partie s'étend jusqu'au plande masse 40. On retire ensuite sélectivement la partie exposée de la couche 253 de HSQde manière à former une tranchée 261 dévoilant la couche 40 continue de plan de masse.
Une découpe de la couche continue de plan de masse est ensuiteeffectuée en prolongeant la tranchée 261 (figure 28A donnant une vue en coupe suivantl'axe BB', figure 28B donnant une vue de dessus). Lorsque la couche 40 de plan de masseest en polysilicium, une gravure sélective à l'aide de HBr ou de HCl peut être ensuiteréalisée.
Ensuite, un dépôt de matériau isolant tel que du SiO2 peut être réalisépour combler des trous de la structure. Une planarisation de ce matériau isolant peut êtreensuite mise en œuvre. La suite du procédé peut être réalisée d'une manière telle quedécrite précédemment en liaison avec les figures 17A-17B. L'un ou l'autre des exemples de réalisation particuliers qui viennentd'être décrits concernent la mise en œuvre d'un circuit 3D doté d'un premier niveau detransistors et d'un deuxième niveau de transistors mais peut s'appliquer également à lamise en œuvre d'un circuit 3D comportant plus de deux niveaux.
De même, dans le cas où le circuit 3D comporte plus de deux niveaux detransistors, la couche de plan de masse servant de protection lors d'une ou plusieurs étapesde traitement laser peut être prévue dans un niveau supérieur au deuxième niveau.

Claims (5)

  1. REVENDICATIONS
    1. Procédé de réalisation de transistors pour un circuit intégré doté deplusieurs niveaux (Ni, N?.) superposés de transistors comprenant : a) former sur un niveau donné (Ni) doté d'un ou plusieurs transistorsréalisés au moins partiellement dans une première couche semi-conductrice (11) : unempilement comprenant au moins une première région d'une deuxième zone semi-conductrice adaptée pour accueillir un canal d'un transistor (T21) de type N et au moins unedeuxième région de la deuxième zone semi-conductrice adaptée pour accueillir un canald'un transistor (T22) de type P d’un niveau supérieur (N2) au niveau donné, l'empilementcomprenant en outre une couche (40) continue en matériau conducteur ou semi-conducteur dopé et appelée de plan de masse, ainsi qu'une couche isolante (41) entre lacouche (40) de plan de masse et la deuxième couche semi-conductrice (44), puis b) exposer à un laser (L) une ou plusieurs zones du circuit de sorte àeffectuer au moins un recuit thermique, les zones exposées étant situées du côté d’uneface supérieure de la couche continue (40) de plan de masse, la couche continue (40) depian de masse étant configurée de sorte à protéger du laser une partie du circuit située ducôté d'une face inférieure de la couche continue (40) de plan de masse, puis c) effectuer une découpe de ia couche continue (40) de plan de masse enau moins une première portion (40a) et au moins une deuxième portion disjointe de lapremière portion, la première portion étant configurée pour permettre de polariser lapremière région, la deuxième portion étant configurée pour permettre de polariser ladeuxième région.
  2. 2. Procédé selon la revendication 1, dans lequel l'exposition au laserest adaptée pour effectuer une activation de zones dopées de la deuxième couche semi-conductrice (40) et/ou de blocs semi-conducteurs (51, 52.) formés sur la deuxième couchesemi-conductrice. 3. Procédé selon l'une des revendications 1 ou 2, dans lequel lacouche continue (40) de pian de masse est à base de matériau semi-conducteur dopé, lapremière portion (44a) étant dopée P, la deuxième portion (44b) étant dopée N, 4. Procédé selon l'une des revendications 1 à 3, dans lequel laformation de l'empilement comprend la gravure de la deuxième couche semi-conductrice(42) de sorte à former des îlots (42a, 42b, 42c, 42d) aptes à réaliser des zones actives detransistors, la couche (40) de plan de masse étant conservée continue à l'issue de cettegravure. 5. Procédé selon l’une des revendications 1 à 4, comprenantpréalablement à la découpe de la couche (40) continue de plan de masse la formation d’unepremière grille sacrificielle (45a) et une deuxième grille sacrificielle (45b) et un élément deliaison sacrificiel (45') entre la première grille sacrificielle et la deuxième grille sacrificielle,puis - réaliser la découpe de la couche continue (40) de plan de masse enformant une tranchée (61) entre la première grille sacrificielle et la deuxième grillesacrificielle, la tranchée traversant l'élément de liaison sacrificiel (45') et la couche continuede plan de masse de sorte à séparer la première portion (40a) et la deuxième portion (40b), - boucher la tranchée (61) à l'aide d’au moins un matériau isolant (71,72), retrait des grilles sacrificielles (45a, 45b) et leur remplacement respectivement par une première grille (85a) de remplacement, une deuxième grille (85b)de remplacement, et un élément de connexion (85') reliant la première grille deremplacement et la deuxième grille de remplacement.
  3. 6. Procédé selon la revendication 5, dans lequel le bouchage de latranchée (61) comprend des étapes de : - dépôt d'une couche d'un premier matériau isolant (71) tapissant latranchée et recouvrant la première grille sacrificielle et la deuxième grille sacrificielle puis d'une couche d'un deuxième matériau isolant (72) sur le premier matériau isolant (71), desorte à réaliser ledit bouchage, le procédé comprenant en outre, préalablement au retrait des grillessacrificielles (45a, 45b) : - planarisation de la couche du deuxième matériau isolant (72) de sorte àretirer le deuxième matériau isolant (72) en regard de la première grille sacrificielle (45a)et de la deuxième grille sacrificielle (45b), formation de trous (75) dans la couche du premier matériau isolant (71),les trous (75) dévoilant la première grille sacrificielle (45a) et la deuxième grilie sacrificielle(45b).
  4. 7. Procédé selon la revendication 5, dans lequel la tranchée (61)comporte une région principale (162) de largeur Δ2 supérieure à la largeur L des grillessacrificielles (45a, 45b) et une région rétrécie (162) de largeurâi<A2 des grilles sacrificielles(45a, 45b), la région rétrécie séparant la première grille sacrificielle et la deuxième grillesacrificielle. 8. Procédé selon l'une des revendications 1 à 4, dans lequel laformation de l'empilement comprend la gravure de la deuxième couche semi-conductrice(42) de sorte à former des îlots (42a, 42b, 42c, 42d) aptes à réaliser des zones actives detransistors, le procédé comprenant préalablement à la découpe de la couche (40) continuede plan de masse : - formation d'une première grille sacrificielle (45a) et une deuxième grillesacrificielle (45b) et un élément, de liaison sacrificiel (45'), les îlots et grilles sacrificiellesétant entourées d'une première couche d'encapsulation (43), - retrait des grilles sacrificielles et leur remplacement respectivement parune première grille (85a) de remplacement, une deuxième grille (85b) de remplacement,et un élément de connexion (85') reliant la première grille de remplacement et la deuxièmegrille de remplacement, puis - retrait de la première couche d’encapsulation (43) et remplacement parune deuxième couche d’encapsulation (253) à base d'un dérivé de silsesquioxane RSÎO3/2la deuxième couche d’encapsulation (253) s'étendant autour des îlots (42a, 42b) et sousl'élément de connexion (85’) reliant une grille 85b d'un transistor de type P et une grille85a d'un transistor de type N, - exposer un bloc de la deuxième couche d’encapsulation (253)s’étendant entre l'élément de connexion (85') et la couche de plan de masse à un faisceaulaser ou d’électrons, - retirer ce bloc de sorte à former une tranchée (261) entre la premièregrille de remplacement et la deuxième grille de remplacement, la tranchée traversantl'élément de connexion et la couche continue de plan de masse, la découpe de la couche continue (40) de plan de masse en une premièreportion (40a) et au moins une deuxième portion disjointe de la première portion, étanteffectuée par gravure dans le prolongement de la tranchée (261).
  5. 9. Procédé selon l'une des revendications 1 à 8, dans lequell'exposition est réalisée à l'aide d'un laser UV avec des impulsions courtes entre40 ns et 160 ns. 10. Procédé selon la revendication 3, dans lequel l'activation est uneactivation des source et drain du transistor (T21) de type N et du transistor (T22) de type P.
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