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FR3057105A1 - Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince - Google Patents

Dispositif a boite(s) quantique(s) comportant des dopants localises dans une couche semi-conductrice mince Download PDF

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FR3057105A1
FR3057105A1 FR1659621A FR1659621A FR3057105A1 FR 3057105 A1 FR3057105 A1 FR 3057105A1 FR 1659621 A FR1659621 A FR 1659621A FR 1659621 A FR1659621 A FR 1659621A FR 3057105 A1 FR3057105 A1 FR 3057105A1
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region
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semiconductor layer
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Sylvain Barraud
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Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
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Abstract

Procédé de réalisation d'un dispositif quantique doté d'une structure d'ilot quantique, comprenant la formation d'un empilement comprenant une première couche semi-conductrice à base de matériau semi-conducteur non-dopé sur laquelle on fait croitre par épitaxie au moins une deuxième couche semi-conductrice dopée, le dopage étant réalisé pendant la croissance par épitaxie, une première région (212a) appartenant à la première couche semi-conductrice et une deuxième région (214a) appartenant à la deuxième couche semi-conductrice étant aptes à former un ilot quantique.

Description

DESCRIPTION
DOMAINE TECHNIQUE ET ART ANTÉRIEUR
La présente demande a trait aux dispositifs quantiques dotés d'un ou plusieurs îlots quantiques et en particulier à ceux mettant en œuvre le phénomène de blocage de Coulomb.
Les îlots quantiques encore appelés « boites quantiques » ou « points quantiques » (« quantum dots » selon la terminologie anglo-saxonne) sont des structures semi-conductrices réalisées à l'échelle submicronique dans lesquelles des électrons libres sont présents. Dans ces structures, les électrons libres sont confinés sous forme d'un gaz d'électrons. Les îlots ou boites quantiques sont couplées à des régions formant des réservoirs d'électrons, communément appelés régions de source et de drain via des barrières tunnels.
Le principe du transport électronique dans ces structures repose essentiellement sur le blocage de Coulomb. Un électron ne peut être ajouté dans une boite quantique possédant un autre électron que s'il possède assez d'énergie pour surmonter la répulsion de Coulomb entre deux électrons.
On sait mettre en œuvre des boites (ou îlots) quantiques à partir d'une hétéro-structure formée à partir d'un empilement de deux matériaux semi-conducteurs de type lll-V : du GaAs et de l'AIGaAs. Dans une telle structure, les électrons libres sont fortement confinés à l'interface entre le GaAs et l'AIGaAs, formant ainsi un gaz d'électrons susceptible de se déplacer sur 2 dimensions. Le confinement dans les deux autres dimensions est alors obtenu en déplétant le gaz électronique à l'aide d'électrodes métalliques polarisées.
Un tel type de structure est décrit par exemple dans le document de Hanson et al. « Spins in few-electron quantum dots », Rev. Mod. Phys. 79, 1217, Octobre 2007.
D'autres structures de boites quantiques sont décrites dans le document Quantum computation: « Silicon cornes back », Schreiber et al., Nature Nanotechnology Volume:9, Pages: 966-968,2014. Certaines mettent en oeuvre un piégeage des électrons dans une hétéro-structure Si/SiGe tandis que d'autres réalisent un confinement d'électrons à l'interface entre une couche de matériau semi-conducteur et un oxyde AI2O3.
Selon une autre approche, on met en oeuvre une structure dotée d'ilot quantique dans lequel le spin de l'électron est lié à un dopant Phosphore présent dans un matériau semi-conducteur, en particulier du Si purifié SÎ28- La mise en œuvre d'une telle structure pose problème car le nombre de dopants doit être faible (idéalement un seul dopant) et leur positionnement très bien contrôlé.
Le document « Controlled shallow single-ion implantation in Silicon using an active substrate for sub- 20-keV ions », de Jamieson et al. Appl. Phys. Lett. 86, 202101 (2005) prévoit la mise en œuvre d'un dispositif quantique à structure d'ilot quantique en silicium dopé au phosphore. Les dopants sont générés par implantation ionique. Avec une telle méthode demeure le risque d'une mauvaise localisation des dopants.
Il se pose le problème d'une mise en œuvre, d'un nouveau dispositif quantique, améliorée vis-à-vis d'inconvénients donnés ci-dessus.
EXPOSÉ DE L'INVENTION
Un but de la présente invention est de réaliser un dispositif quantique doté d'au moins une structure d'ilot quantique comportant une région dopée dont les dopants sont localisés de manière très précise.
Ainsi un mode de réalisation de la présente invention concerne un procédé de réalisation d'un dispositif quantique comprenant la formation d'un empilement comprenant une première couche semi-conductrice à base de matériau semi-conducteur non-dopé sur laquelle on fait croître par épitaxie au moins une deuxième couche semiconductrice dopée, le dopage étant réalisé pendant la croissance par épitaxie, une première région appartenant à la première couche semi-conductrice et une deuxième région appartenant à la deuxième couche semi-conductrice étant aptes à former un îlot quantique.
En réalisant la région dopée par croissance et dopage concomitants, on obtient une localisation précise de dopant(s) et une interface entre région dopée et région non-dopée de l'ilot quantique définie de manière précise. Par ailleurs, un tel dopage par épitaxie permet la mise en oeuvre d'une région semi-conductrice dopée d'épaisseur très fine, de préférence de l'ordre de plusieurs nanomètres, typiquement entre 2 nm et 5 nm.
La région semi-conductrice est avantageusement encapsulée de part et d'autre par des espaceurs positionnés sur des flancs d'une grille de contrôle électrostatique.
Les îlots quantiques du dispositif ont une position et une géométrie parfaitement contrôlée et définie par la dimension de la grille
Après la formation de la région dopée, on peut réaliser sur ledit empilement au moins une grille de contrôle électrostatique de l'ilot quantique, la grille étant agencée en regard de la première région et de la deuxième région.
La formation dudit empilement peut comprendre la croissance d'une troisième couche semi-conductrice à base de matériau semi-conducteur non-dopé sur la deuxième couche semi-conductrice.
Une telle couche permet de ne pas mettre les dopants de la deuxième couche semi-conductrice dopée directement en en contact avec le diélectrique (ou oxyde) de grille.
Selon une première possibilité de mise en oeuvre du procédé, après formation de la grille, on prévoit des étapes consistant à :
- amincir des portions dudit empilement situées de part et d'autre desdites régions et de la grille, l'amincissement étant réalisé de sorte à dévoiler des bords latéraux de ladite deuxième région, une épaisseur e'i de la première couche semiconductrice étant conservée, puis
- formation d'espaceurs isolants de part et d'autre de la grille, les espaceurs recouvrant les bords latéraux de ladite deuxième région. Ainsi, on réalise des zones amincies de la première couche semi-conductrice destinées à former des jonctions tunnel et on forme des espaceurs assurant une isolation latérale de la région dopée.
La formation de l'empilement peut comprendre une croissance d'une autre couche sur la première couche semi-conductrice à base de matériau semi-conducteur non-dopé et préalablement à la croissance par épitaxie de la deuxième couche semiconductrice. Cette autre couche peut être semi-conductrice et comporter une zone sacrificielle. Le procédé peut alors comprendre en outre, après formation de la grille et préalablement à la formation des espaceurs isolants, des étapes consistant à :
- retirer la zone sacrificielle de sorte à former un espace vide entre ladite première région et ladite deuxième région, puis
- combler ledit espace vide par un matériau diélectrique. Cet espace vide peut être avantageusement comblé lors de la formation des espaceurs par le matériau diélectrique servant à former les espaceurs. On réalise ainsi une isolation tout autour de la région dopée permettant d'éviter à la fois une diffusion verticale et horizontale de dopants.
Après formation des espaceurs, on peut effectuer une croissance de régions semi-conductrices de source et de drain sur des zones amincies de l'empilement.
Selon une possibilité de mise en oeuvre, le procédé comprend la formation de l'empilement et préalablement à la formation de la grille : la gravure de l'empilement de sorte à former un bloc semi-conducteur. Ce bloc semi-conducteur peut être sous forme d'un nano-fil.
Selon une deuxième possibilité de mise en oeuvre du procédé, préalablement à la formation de l'empilement, on peut prévoir des étapes de :
- formation sur la première couche semi-conductrice d'un bloc de grille sacrificiel,
- formation d'un masquage autour du bloc de grille sacrificiel, puis
- retrait du bloc de grille sacrificiel de manière à former une cavité, la cavité dévoilant la première région de la première couche semi-conductrice, la croissance de la deuxième couche semi-conductrice par épitaxie étant réalisée dans la cavité, la grille de contrôle électrostatique étant ensuite réalisée dans la cavité sur la deuxième couche semi-conductrice.
La première couche semi-conductrice peut être une couche superficielle d'un substrat de type semi-conducteur sur isolant, la couche superficielle reposant sur une couche isolante du substrat.
Avantageusement, la deuxième couche semi-conductrice avec les dopants est positionnée entre le diélectrique de grille et la couche isolante du substrat, par exemple sous forme d'oxyde enterré.
Le procédé suivant l'invention est compatible avec une co-intégration du dispositif quantique avec un ou plusieurs transistors en technologie CMOS, en particulier pour lesquels l'épaisseur de matériau semi-conducteur du canal et la longueur de grille sont de faibles dimensions.
Selon un autre aspect, la présente demande concerne un dispositif semiconducteur à effet quantique comprenant :
- au moins une structure d'ilot quantique formée d'une première région semi-conductrice, et une deuxième région semi-conductrice, la première région semiconductrice étant non-dopée tandis que la deuxième région semi-conductrice est dopée et située en regard de ladite première région semi-conductrice,
- une grille de contrôle électrostatique agencée en regard de la première région semi-conductrice et de la deuxième région semi-conductrice.
Le dispositif peut être doté d'espaceurs isolants disposés de part et d'autre de la grille et qui s'étendant contre des bords latéraux de ladite deuxième région.
La première région appartient à une première couche semi-conductrice sur laquelle les espaceurs sont disposés, la première couche comportant une première jonction tunnel sous un premier espaceur desdits espaceurs et une deuxième jonction tunnel sous un deuxième espaceur parmi lesdits espaceurs, le dispositif comprenant en outre une région semi-conductrice de source et une région semi-conductrice de drain de part et d'autre de la grille et des espaceurs.
Selon une possibilité de mise en oeuvre du dispositif quantique, la première région semi-conductrice et la deuxième région semi-conductrice sont disposées l'une sur l'autre, une région de matériau diélectrique étant intercalée entre la première région semi-conductrice et la deuxième région semi-conductrice.
Selon une possibilité de mise en oeuvre du dispositif quantique, la première région appartient à une première couche semi-conductrice, au moins une autre structure d'ilot quantique étant formée d'une autre région semi-conductrice non-dopée de la première couche semi-conductrice et d'une autre région semi-conductrice dopée disposée sur l'autre région semi-conductrice non-dopée, le dispositif comprenant une autre grille de contrôle électrostatique agencée en regard desdites autres régions semiconductrices.
La première région peut appartenir à une couche semi-conductrice superficielle d'un substrat de type semi-conducteur sur isolant comprenant une couche isolante sur et en contact de laquelle la couche superficielle est disposée et une couche de support semi-conductrice sur et en contact de laquelle la couche isolante est disposée, la couche isolante étant prévue avec un matériau et une épaisseur de sorte à permettre un couplage électrostatique entre l'ilot quantique et la couche de support semi-conductrice.
BRÈVE DESCRIPTION DES DESSINS
La présente invention sera mieux comprise à la lecture de la description d'exemples de réalisation donnés, à titre purement indicatif et nullement limitatif, en faisant référence aux dessins annexés sur lesquels :
- les figures 1A-1B illustrent un premier exemple de dispositif quantique tel que mis en oeuvre suivant un mode de réalisation de la présente invention, le dispositif étant doté d'au moins une structure d'ilot quantique formée dans une structure semiconductrice dotée d'une région dopée formée par épitaxie sur une région non-dopée ;
- les figures 2A-2B illustrent une variante de réalisation du dispositif quantique pour laquelle la région dopée et la région non-dopée sont séparées par une région isolante ;
- les figures 3A-3B illustrent une autre variante de réalisation du dispositif quantique avec plusieurs îlots quantiques entre une région de source et une région de drain, le contrôle électrostatique des îlots étant assuré par le biais de plusieurs électrodes de grilles ;
- les figures 4A-4B illustrent un autre exemple de réalisation de réalisation du dispositif quantique avec plusieurs régions dopées entièrement entourées de matériau diélectrique ;
- les figures 5A-5F illustrent un premier exemple de procédé de réalisation d'un dispositif quantique, dans lequel, pour mettre en oeuvre une structure d'ilot quantique on forme une région semi-conductrice dopée par croissance par épitaxie avec un dopage concomitant ;
- les figures 6A-6G illustrent une variante de réalisation pour laquelle la région semi-conductrice dopée est formée par croissance sur une région semi-conductrice sacrificielle ;
- les figures 7A-7K illustrent un exemple de réalisation d'un dispositif quantique dans lequel on forme une région dopée ainsi qu'une grille de contrôle électrostatique dans une cavité ;
En outre, dans la description ci-après, des termes qui dépendent de l'orientation du dispositif, telle que « supérieure », « inférieure », « latérale », s'appliquent en considérant que la structure est orientée de la façon illustrée sur les figures.
Des parties identiques, similaires ou équivalentes des différentes figures portent les mêmes références numériques de façon à faciliter le passage d'une figure à l'autre.
Les différentes parties représentées sur les figures ne le sont pas nécessairement selon une échelle uniforme, pour rendre les figures plus lisibles.
EXPOSÉ DÉTAILLÉ DE MODES DE RÉALISATION PARTICULIERS
On se réfère à présent aux figures 1A-1B illustrant un dispositif à effet quantique tel que mis en oeuvre suivant un mode de réalisation de la présente invention.
Ce dispositif, basé sur le principe du blocage de Coulomb, comporte une structure semi-conductrice appelée îlot quantique ou encore boite quantique et qui est isolée du reste du dispositif par deux jonctions tunnel. L'énergie électrostatique nécessaire pour qu'un électron d'une première électrode ou région dite « de source » 26 puisse transiter sur l'îlot quantique par effet tunnel et atteindre une deuxième électrode ou région dite « de drain » Tl dépend de la manière dont une troisième électrode dite de « grille » 22 est polarisée.
Le dispositif est réalisé sur un substrat semi-conducteurtel qu'un substrat semi-conducteur de type semi-conducteur sur isolant doté d'une couche superficielle 12 semi-conductrice, par exemple en silicium, reposant elle-même sur une couche isolante 11 de BOX (pour « Burried OXide »). La structure d'ilot comporte une région 12a dite « de canal » de la couche semi-conductrice superficielle 12. La région 12a de canal s'étend entre une première région semi-conductrice 26 formant la région de source et une deuxième région semi-conductrice Tl formant la région de drain. Dans cet exemple, la région 12a de canal est non-dopée et recouverte par et en contact avec une région semi-conductrice 14a dopée N, l'espèce dopante étant typiquement du Phosphore. Dans cette structure d'ilot le spin d'électrons dont l'état peut être modifié est lié au dopant Phosphore présent dans la région semi-conductrice dopée 14a.
La région semi-conductrice 14a dopée est une couche réalisée par épitaxie afin de définir un niveau de dopage faible et contrôlé précisément. Dans ce dispositif, l'interface entre zone dopée et zone non-dopée est définie de manière précise au niveau de la zone de contact entre les régions semi-conductrices 12a et 14a, ce qui permet un positionnement précis du ou des électrons libres générés grâce au dopage.
La région semi-conductrice 12a non dopée et la région semi-conductrice 14a dopée N empilées forment un bloc semi-conducteur typiquement de forme parallélépipédique avec une hauteur ou une épaisseur comprise entre plusieurs nanomètres et plusieurs dizaines de nanomètres et une largeur comprise par exemple entre 5 nm et 10 nm
La grille 22 est disposée sur ce bloc semi-conducteur 12a-14a et est séparée de ce dernier par l'intermédiaire d'un diélectrique 19 de grille. La grille 22 est ainsi couplée à l'îlot quantique par l'intermédiaire d'une capacité. Pour permettre d'obtenir un meilleur contrôle électrostatique de l'îlot quantique, la grille 22 peut être partiellement enrobante et s'étendre, comme cela est illustré sur la figure IB, autour de plusieurs faces du bloc semi-conducteur, et en particulier en regard de la face supérieure 13' et de faces latérales 13'' du bloc semi-conducteur 12a-14a.
Des espaceurs isolants 24 sont prévus contre des flancs latéraux de la grille 22 afin d'isoler Γϊlot quantique des régions 16, 27 de source et de drain. Les espaceurs isolants 24 s'étendent contre des faces latérales du bloc semi-conducteur 14a-12a et en particulier recouvre des bords latéraux de la région semi-conductrice dopée 14a. Par bords « latéraux », on entend des bords qui s'étendent entre une face supérieure et une face inférieure de la région semi-conductrice 14a dopée. La face supérieure est celle en regard de laquelle la grille est située tandis que la face inférieure est celle disposée en regard de la couche superficielle du substrat.
Les espaceurs isolants 24 s'étendent également partiellement en regard de bords latéraux de la région semi-conductrice non-dopée 12a.
Les jonctions ou barrière tunnel sont réalisées dans des régions 12b et 12c de la couche semi-conductrice 12 disposées de part et d'autre de la région 12a de canal et situées sous les espaceurs 24. Ces régions 12b, 12c ont une faible épaisseur, en particulier inférieure à celle de la région 12a de canal. On prévoit de préférence l'épaisseur des régions 12b, 12c inférieure 5nm.
Une variante de réalisation prévoit une couche isolante 11 de faible épaisseur, par exemple inférieure à 25nm afin de permettre de réaliser un couplage entre la région semi-conductrice 12 de canal et la couche de support du substrat. Ainsi on peut mettre en oeuvre une polarisation de la couche superficielle 12 par sa face arrière c'est-àdire la face opposée à celle sur laquelle la grille repose.
Une autre variante de réalisation du dispositif est donnée sur les figures 2A-2B et prévoit d'intercaler une région isolante 25 entre la région semi-conductrice dopée 14a et la région semi-conductrice 12a non-dopée. L'épaisseur et le matériau de la région isolante 25 sont prévues de sorte qu'un couplage électrostatique peut être établi entre la région semi-conductrice dopée 14a et la région semi-conductrice 12a non-dopée. Cette région isolante 25 lorsqu'elle est par exemple en oxyde ou nitrure a une épaisseur qui peut être comprise par exemple entre 2 nm et 10 nm. Ainsi, la région isolante 25 est disposée contre la face inférieure de la région semi-conductrice dopée 14a et la face supérieure de la région semi-conductrice 12a non-dopée.
ίο
Pour cette variante, la région semi-conductrice dopée 14a est ainsi entièrement entourée de matériau diélectrique afin de réaliser un meilleur contrôle des électrons et permettre d'empêcher une diffusion de dopants.
Les exemples de dispositif à effet quantique qui viennent d'être donnés prévoient une grille de contrôle électrostatique d'un îlot quantique. Il est en variante possible, comme cela est illustré sur l'exemple de réalisation des figures 3A-3B ou celui des figures 4A-4B, de mettre en œuvre un dispositif dans lequel plusieurs îlots quantiques la, lb sont agencés en série, chaque îlot la (resp. lb) pouvant être commandé par le biais d'une électrode de grille 22a (resp. 22b).
Dans l'exemple de réalisation des figures 3A-3B, un premier bloc formé d'une région semi-conductrice 14a dopée disposé sur et en contact d'une région semiconductrice 12a non-dopée est relié par l'intermédiaire d'une portion semi-conductrice de la couche superficielle 12 à un deuxième bloc formé d'une région semi-conductrice 14b dopée disposée sur et en contact d'une région semi-conductrice 12b non-dopée.
Dans l'exemple de réalisation des figures 4A-4B, un premier îlot la quantique ayant un agencement du type de celui décrit précédemment en liaison avec les figure 2A-2B est disposé en série avec un deuxième îlot lb quantique ayant un agencement du même type.
Un dispositif à îlot ou boites quantique tel que décrit précédemment peut être amené à former un bit quantique (Qbit) et peut être intégré par exemple dans un circuit logique adapté pour mettre en œuvre un traitement quantique de l'information ou un circuit de spintronique, voir même à un circuit utilisé dans un ordinateur quantique. Un tel circuit peut être associé ou comprendre un ou plusieurs transistors, notamment des transistors réalisés en technologie CMOS, plus particulièrement des transistors réalisés sur film mince et selon une technologie FDSOI. Un dispositif à îlot ou boites quantique tel que décrit précédemment s'adapte tout particulièrement à une co-intégration avec une structure de transistor à structure de canal formée d'un ou plusieurs nano-fils et à grille partiellement enrobante de type communément appelé « Tri-Gate » ou « Omega-Gate », c'est-à-dire qui s'étend sur les trois faces différentes du nano-fil pour faciliter le contrôle du canal.
Un exemple de procédé de réalisation d'un dispositif quantique va à présent être donné en liaison avec les figures 5A-5F.
Le matériau de départ de ce procédé est ici un substrat de type semiconducteur sur isolant comprenant une couche de support 10 semi-conductrice, par exemple en silicium. La couche de support 10 est revêtue d'une couche isolante 11, ellemême revêtue d'une couche semi conductrice 12 dite « superficielle ». On utilise en particulier un substrat de type SOI (SOI pour « Silicon on insulator ») dans lequel la couche semi conductrice 12 superficielle est à base de silicium. La couche superficielle 12 semi conductrice a une épaisseur ei qui peut être comprise entre 7nm et 15nm, par exemple de l'ordre de 10 nm. La couche isolante 11 communément appelée de BOX (BOX pour « Buried Oxide ») est typiquement à base de SiO2 et a une épaisseur eo qui peut être comprise entre 25nm et 145nm par exemple de l'ordre de 145 nm (les épaisseurs ei et eo étant des dimensions mesurées parallèlement à un axe z d'un repère orthogonal [O; x; y; z] représenté sur la figure 5A). Dans un cas où l'on souhaite mettre en oeuvre une polarisation de la couche superficielle 12 par la face arrière, autrement dit par la couche de support 10, on peut prévoir une couche isolante 11 de plus faible épaisseur eo, qui peut être comprise entre 10 et 25nm par exemple de l'ordre de 15 nm.
Sur la couche superficielle 12 on forme une couche semi-conductrice dopée 14, par exemple à base de Si dopé au phosphore afin d'obtenir du Si:P. La couche semi-conductrice dopée 14 est réalisée par épitaxie en effectuant un dopage in situ, ce qui permet d'obtenir un dopage précis et de mettre en œuvre une interface entre zone nondopée et zone dopée localisée de manière précise. Un tel procédé permet également de mettre en œuvre une couche dopée de faible épaisseur, par exemple inférieure à 5nm.
L'épaisseur θερι de la couche semi-conductrice dopée 14 peut être par exemple de l'ordre de 5 nm.
Une autre couche semi-conductrice 16 non-dopée peut être formée sur la couche semi-conductrice dopée 14. Cette couche semi-conductrice 16 non-dopée permet d'isoler la couche dopée de la couche de diélectrique grille. Cette autre couche semi-conductrice 16 peut être à base de Si et avoir une épaisseur e2 par exemple de l'ordre de 3 nm.
Ensuite (figure 5B), on grave l'empilement de couches semi-conductrices 12,14,16, afin de définir un ou plusieurs blocs 18 distincts de forme oblongue ou allongée.
Les blocs 18 distincts peuvent être en particulier des nano-fils de forme parallélépipédique. Les blocs 18 distincts peuvent être prévus avec une largueur Wnw ou dimension critique comprise par exemple entre 5 nm et 20 nm (la largueur Wnw étant une dimension mesurée parallèlement au plan principal du substrat et en particulier à l'axe x du plan [O ; x ; y ], le plan principal du substrat étant défini comme un plan passant par le substrat et parallèle au plan [O ; x ; y]).
On forme ensuite une grille 22 sur le ou les blocs semi-conducteurs 18 (figure 5C donnant une vue en coupe transversale selon un plan de coupe orthogonal au plan de coupe de la figure 5B). La grille 22 peut être partiellement enrobante et s'étendre sur les blocs semi-conducteurs 18 ainsi que sur des faces latérales de la grille 22. Cette grille 22 est typiquement réalisée par formation d'un empilement de grille puis par gravure de cet empilement à l'exception d'au moins un bloc protégé par un masque dur 21. Le masque dur 21 peut être formé d'une couche d'oxyde de silicium surmontée d'une couche de nitrure de silicium. L'empilement de grille est formé d'une couche 19 diélectrique et d'une couche 20 de matériau conducteur ou semi-conducteur. La couche 19 peut être par exemple à base d'un matériau diélectrique high-k tel que du HfCh lorsque la couche 20 est à base de métal tel que du Tungstène ou comporte une épaisseur de métal. Selon un autre exemple, la couche 19 peut être également à base de S1O2 lorsque la couche 20 est en un matériau semi-conducteur tel que du polysilicium. La grille est prévue avec une dimension critique encore appelée largueur Wd de préférence faible, autrement dit comprise entre lOnm et 30nm, par exemple de l'ordre de 7 nm. Par dimension critique on entend tout au long de la description la dimension d'un motif hormis son épaisseur. Une faible largeur Wd de grille permet d'obtenir une énergie de charge de l'ilot importante.
De préférence, l'épaisseur dopée Td0p de la couche semi-conductrice dopée 14 (Tdop pouvant être égale à θερι lorsque la couche 14 est entièrement dopée) au phosphore (Si:P) est fixée en fonction des dimensions Wnw et Wd de sorte à avoir un ou deux dopants dans un volume V, tel que V= Wnw * Wd *Tdop.
Le tableau ci-dessous répertorie différents exemples de niveaux de dopages (m 3) en fonction des dimensions de la région dopée 12a et du nombre de dopants que l'on souhaite obtenir à proximité de l'ilot.
nb dopant Wnw (nm) Wd (nm) Tdop (nm) Volume boite (nm3)
5 5 2 50
1 2,00E+25
2 4,00E+25
3 6,00E+25
4 8,00E+25
dopage canal Si:P
nb dopant Wnw (nm) Wd (nm) TdoP (nm) Volume boite (nm3)
7 7 2 98
1 l,02E+25
2 2,04E+25
3 3,06E+25
4 4,08E+25
Dopage canal Si:P
nb dopant Wnw (nm) Wd (nm) Tdop (nm) Volume boite (nm3)
10 10 2 200
1 5,00E+24
2 l,00E+25
3 l,50E+25
4 2,00E+25
Dopage canal Si:P
nb dopant Wnw (nm) Wd (nm) Tdop (nm) Volume boite (nm3)
10 10 3 300
1 3,33E+24
2 6,67E+24
3 Ι,ΟΟΕ+25
4 l,33E+25
Dopage canal Si:P
On effectue ensuite un retrait partiel de portions du ou des blocs semiconducteurs 18 qui ne sont pas protégées par le masque dur 21 et qui sont situées de part et d'autre de la grille 22 (figure 5D). Cette gravure partielle est réalisée de sorte à retirer des portions de la couche semi-conductrice 16, de la couche semi-conductrice dopée 14 qui ne sont pas protégées par le masque dur 21, ce au moins jusqu'à atteindre la couche semi-conductrice 12 superficielle. La gravure est de préférence prolongée de sorte à retirer également une épaisseur non-protégée par le masque dur 21 de la couche semiconductrice superficielle 12.
Elle permet de réaliser un amincissement de certaines portions des blocs semi-conducteurs 18 et de dévoiler ainsi des bords latéraux d'une région 16a gravée issue de la couche semi-conductrice non-dopée 16 ainsi que d'une région 14a gravée issue de la couche semi-conductrice dopée 14a. En prolongeant la gravure jusqu'à un niveau situé audessous de la face inférieure de la région dopée 14a, on dévoile des zones latérales d'une région 12a de la couche semi-conductrice superficielle non-dopée située en regard de la grille. De cette manière on peut par la suite encapsuler toute la surface des bords latéraux de la région dopée 14a.
A l'issue de la gravure, on conserve une épaisseur e'i de la couche superficielle 12 de part et d'autre de la grille 22 afin de permettre de réaliser une reprise
0 d'épitaxie. Cette épaisseur e'i restante est toutefois prévue faible afin de pour réaliser des jonctions tunnel. De préférence l'épaisseur e'i restante est au moins inférieure à 5nm et peut être par exemple de l'ordre 3 à 5 nm. La gravure de portions de l'empilement de couches semi-conductrices 12,14,16, est effectuée par exemple par gravure plasma.
Une fois la sur-gravure de la couche semi-conductrice 12 superficielle réalisée, on forme des espaceurs 24 contre les flancs latéraux de la grille 22 (figure 5E). Les espaceurs 24 sont à base de matériau diélectrique, par exemple du nitrure de silicium ou de l'oxyde de silicium ou du SiBCN, et recouvrent les bords latéraux de la région 16a nondopée 16 ainsi que de la région 14a dopée et une partie de la région 12a. Les espaceurs 24 peuvent être formés avec une épaisseur Ts comprise par exemple entre lOnm et 50nm, par exemple de l'ordre de 15 nm. L'épaisseur Ts (dimension mesurée parallèlement au plan [O ; x ; y ]) des espaceurs 24 est prévue de sorte à permettre que les électrons présents dans l'ilot quantique, ne soient pas écrantés par les régions de source et de drain destinées à être formées ultérieurement. Des régions 12c, 12d amincies de la couche semiconductrice superficielle 12 et situées sous les espaceurs 24 sont destinées à former respectivement une première jonction tunnel et une deuxième jonction tunnel.
On forme ensuite des régions semi-conductrices 26, 27, destinées respectivement à former un premier réservoir à électrons encore appelé région de source et un deuxième réservoir à électrons encore appelé région de drain. Les régions semiconductrices 26, 27 sont réalisées par croissance par épitaxie sur des parties restantes de la couche semi-conductrice 12 superficielle disposées de part et d'autre de la grille 22 et des espaceurs 24 (figure 5F).
Dans l'exemple de réalisation qui vient d'être décrit, on réalise un îlot quantique formé dans une structure semi-conductrice comportant une région semiconductrice dopée 14a intercalée entre une région semi-conductrice non dopée 12a sur laquelle une face inférieure de la région semi-conductrice dopée 14a repose et une autre région semi-conductrice 16a non-dopée reposant sur une face supérieure de la région semi-conductrice dopée 14a opposée à la dite face supérieure. Une encapsulation partielle de la région semi-conductrice dopée 14a par un matériau diélectrique est réalisée. Cette région 14a dopée confinée entre deux régions 12a, 16a non dopées n'est dans cet exemple recouverte de matériau diélectrique des espaceurs 24 qu'au niveau de ses bords latéraux. On empêche une diffusion latérale des dopants.
Un autre exemple de procédé, dans lequel on met cette fois en oeuvre une encapsulation complète de la région semi-conductrice dopée 14a de l'ilot quantique va à présent être décrite en liaison avec les figures 6A-6G.
Dans cet exemple de réalisation, on peut partir d'un substrat semiconducteur sur isolant tel que décrit précédemment et former sur la couche semiconductrice superficielle 12 une couche 13 dont au moins une région est destinée à former une zone sacrificielle. La couche 13 est à base d'un matériau, apte à être gravé de manière sélective vis-à-vis de celui de la couche semi-conductrice superficielle 12 et qui est de préférence semi-conducteur. La couche 13 peut être par exemple en silicium germanium en particulier lorsque la couche semi-conductrice superficielle 12 est en silicium. La couche peut être prévue avec une épaisseur e3 comprise par exemple entre 3nm et lOnm, par exemple de l'ordre de 3 nm.
Puis, on forme la couche semi-conductrice 14 dopée par épitaxie sur la couche 13 dont une zone est apte à former une zone sacrificielle (figure 6A).
On grave ensuite des nano-fils 28 dans l'empilement de couches 12, 13, (figure 6B).
On réalise ensuite une grille 22 qui s'étend orthogonalement à la direction dans laquelle les nano-fils 28 s'étendent. La grille 22 est typiquement partiellement enrobante autour des nano-fils 28 et réalisée par gravure en servant d'un masque dur 21 comme d'un masque de gravure (figure 6C).
Puis, on effectue un retrait de portions de l'empilement de couches semiconductrices 12,13,14 qui ne sont pas disposées en regard du masque dur 21 et sont ainsi situées de part et d'autre de la grille 22. Le retrait est effectué de manière à conserver une épaisseur e'i de la couche superficielle 12 (figure 6D).
On effectue ensuite un retrait sélectif de la couche semi-conductrice 13 sacrificielle. Lorsque cette couche sacrificielle 13 est en SiGe, le retrait peut être effectué par exemple à l'aide d'une gravure humide de type acide acétique par exemple. Le retrait de la couche semi-conductrice 13 sous la couche semi-conductrice dopée 14 permet de former un espace 30 vide. En formant cet espace vide 30 on dévoile ainsi la face inférieure de la région semi-conductrice dopée 14a (figure 6E).
On comble ensuite cet espace vide 30 par un matériau diélectrique 25, de sorte à former une zone de matériau diélectrique contre la face inférieure de la région semi-conductrice dopée 14a. Avantageusement, on réalise cette étape lors de la formation d'espaceurs 24 de part et d'autre de la grille 22 (figure 6F). Le matériau diélectrique des espaceurs 24 recouvre alors les flancs latéraux de la grille, les bords latéraux des régions 14a dopée et 12a non-dopée et vient combler l'espace vide 30 sous la région semiconductrice dopée 14a. Dans cet exemple, on a ainsi réalisé une encapsulation totale de la région semi-conductrice dopée 14a par un matériau diélectrique. On empêche ainsi une diffusion latérale et verticale des dopants.
On fait ensuite croître les régions semi-conductrices 26, Tl sur les portions restantes de la couche semi-conductrice superficielle 12 (figure 6G).
Dans les exemples de procédé qui viennent d'être décrits, on réalise l'électrode de grille avant les régions de source et de drain formant des réservoirs à électrons.
Une variante de réalisation est illustrée sur les figures 7A-7H.
Dans cet exemple de réalisation, on peut partir d'un même substrat semiconducteur sur isolant que celui décrit précédemment et former des blocs 38 distincts par gravure de la couche semi-conductrice superficielle 12 (figure 7A). Préalablement à la définition des blocs semi-conducteurs 38, la couche semi-conductrice superficielle 12 peut subir un amincissement de sorte à conserver une épaisseur par exemple de l'ordre de 4-5 nm.
On réalise ensuite une grille sacrificielle 122 sur les blocs 38 (figure 7B).
La grille 122 sacrificielle réalisée pargravure d'un empilement de grille en servant d'un masque dur 121 comme d'un masque de gravure. L'empilement de grille est par exemple formé d'une couche de polysilicium sur une couche d'oxyde de silicium.
On forme ensuite des espaceurs 124 de part et d'autre de la grille sacrificielle et du masque dur 121 (figure 7C).
Puis, on fait ensuite croître les régions semi-conductrices 26, Tl de source et de drain par épitaxie sur les portions de la couche semi-conductrice superficielle 12 qui ne sont pas protégées par le masque du 121 (figure 7D).
On forme ensuite une couche de matériau diélectrique 128 par exemple une couche PMD (pour « pre-metal dielectric ») en S1O2 sur les régions 26, 27 de source et de drain et sur la grille sacrificielle. On effectue ensuite un polissage CMP (pour « Chemical Mechanical Planarization ») encore appelé planarisation afin de mettre la face supérieure de la couche de matériau diélectrique 128 au même niveau que le sommet du masque dur 121. La couche de matériau diélectrique 128 permet de former avec les espaceurs 124 un masquage de protection. Le masque dur 121 est dévoilé et est entouré par ce masquage de protection (figure 7E).
Ensuite, on retire le masque dur 121 et la grille 122 sacrificielle entre les 10 espaceurs 124 isolants. Cette étape aboutit à la formation d'une cavité 135 entre les espaceurs 124 (figure 7F). Le retrait de la grille sacrificielle 122 peut être effectué par exemple par une gravure sélective à l'aide d'une technique NH4OH afin de supprimer le polysilicium et de HF afin de supprimer le dioxyde de silicium. En variante, on peut par exemple effectuer une gravure à l'aide TMAH.
Une fois la grille sacrificielle 122 retirée, une région de la couche semiconductrice superficielle 12 est dévoilée au fond de la cavité 135. Dans cette cavité 135, on forme ensuite une région semi-conductrice dopée 214a par croissance par épitaxie avec un dopage in situ sur la région dévoilée de la couche semi-conductrice superficielle. Autrement dit, on fait croître la région semi-conductrice 215a tout en la dopant.
0 Cette croissance peut être précédée d'une croissance par épitaxie d'une couche semi-conductrice non-dopée 212a afin d'augmenter l'épaisseur de matériau semiconducteur non-dopé dans une zone située entre les espaceurs 124 (figure 7G).
Ensuite, on forme sur la région semi-conductrice dopée 214a une couche diélectrique 219 de grille et une couche de matériau 220 de grille (figure 7H). Par exemple
5 la couche diélectrique 219 est en S1O2 tandis que le matériau 220 est en polysilicium. Selon un autre exemple la couche diélectrique 219 est en HfCh tandis que le matériau 220 est en W.
Un retrait partiel du matériau 220 de grille peut être ensuite réalisé afin de définir un emplacement. Cet emplacement est ensuite comblé par un matériau donné, qui peut être diélectrique et par exemple à base de nitrure de silicium afin de former un bouchon de protection 225 (figure 71).
On effectue ensuite un retrait sélectif de la couche de matériau diélectrique 128. Par exemple, lorsque le bouchon de protection 225 et les espaceurs 124 sont en nitrure de silicium et que la couche de matériau diélectrique 128 est en oxyde de silicium, le retrait sélectif est réalisé par gravure plasma.
On dévoile alors à nouveau les régions semi-conductrices 26, 27 de source et de drain (figure 7J).
On peut ensuite former des régions 226, 227 d'alliage de métal et de semi-conducteur sur les régions semi-conductrices 26, 27. Dans le cas où les régions semiconductrices 26, 27 sont en silicium cette étape est réalisée par siliciuration en déposant une couche métallique, par exemple en nickel, puis en effectuant un recuit thermique (figure 7K).
L'un ou l'autre des exemples de procédés qui viennent d'être décrits ont pour avantage de permettre une co-intégration du dispositif quantique avec un ou plusieurs transistors, le ou les transistors pouvant être à structure de canal planaire ou bien à structure de canal formée d'un ou plusieurs nano-fils. Le procédé suivant l'invention s'adapte ainsi tout particulièrement à des technologies CMOS suivant une réalisation de transistors selon une méthode de type communément appelé « grille en premier » (« gatefirst ») ou « grille en dernier » (« gate-last »).
II est ainsi possible de réaliser certaines étapes du procédé de réalisation dispositif quantique en même temps que celles de mise en œuvre de transistors.
En particulier, on peut prévoir de réaliser la grille du transistor en même temps que celle du dispositif quantique. On peut également prévoir de former les espaceurs du transistor en même temps que ceux du dispositif quantique. II est également possible prévoir de réaliser les régions de source et de drain du transistor en même temps que les régions de source et de drain du dispositif quantique. De même, dans le cas où le transistor est prévu avec une structure de canal sous forme d'un ou plusieurs nano-fils, on réalise ce ou ces nano-fils en même temps que celui ou ceux destinés à former la structure d'ilot quantique.
Le procédé suivant l'invention s'adapte également à une co-intégration avec des transistors réalisés sur un film semi-conducteur mince, selon une technologie par exemple de type FDSOI.

Claims (14)

  1. REVENDICATIONS
    1. Procédé de réalisation d'un dispositif quantique doté d'au moins une structure d'ilot quantique, comprenant des étapes de :
    - formation d'un empilement comprenant une première couche semi-conductrice (12) à base de matériau semi-conducteur non-dopé sur laquelle on fait croître par épitaxie au moins une deuxième couche semi-conductrice (14) dopée, le dopage étant réalisé pendant la croissance par épitaxie, une première région (12a) appartenant à la première couche semi-conductrice (12) et une deuxième région (14a) appartenant à la deuxième couche semi-conductrice (14) étant aptes à former un îlot quantique,
    - formation sur ledit empilement et en regard desdites première et deuxième régions (12a, 14a) : d'au moins une grille (22) de contrôle électrostatique de l'ilot quantique.
  2. 2. Procédé selon la revendication 1, dans lequel la formation dudit empilement comprend la croissance d'une troisième couche semi-conductrice (16) à base de matériau semi-conducteur non-dopé sur la deuxième couche semi-conductrice.
  3. 3. Procédé selon l'une des revendications 1 ou 2, comprenant après formation de la grille, des étapes consistant à :
    - amincir des portions dudit empilement situées de part et d'autre desdites régions (12a, 14a) et de la grille (22), l'amincissement étant réalisé de sorte à dévoiler des bords latéraux de ladite deuxième région (14a), une épaisseur (e'i) de la première couche semi-conductrice (12) étant conservée, puis
    - formation d'espaceurs isolants (24) de part et d'autre de la grille (22), les espaceurs recouvrant les bords latéraux de ladite deuxième région (14a).
  4. 4. Procédé selon l'une des revendications 1 à 3, dans lequel la formation de l'empilement comprend une croissance d'une autre couche semi-conductrice (13) sur la première couche semi-conductrice (12) à base de matériau semi-conducteur non-dopé et préalablement à la croissance par épitaxie de la deuxième couche semi3057105 conductrice (14), une région (13a) de cette autre couche semi-conductrice étant apte à former une zone sacrificielle, le procédé comprenant en outre, après formation de la grille et préalablement à la formation des espaceurs isolants, des étapes consistant à :
    - retirer la zone sacrificielle (13a), de sorte à former un espace vide (30) entre ladite première région (12a) et ladite deuxième région (14a), puis,
    - lors de la formation des espaceurs (24) .-combler ledit espace vide par un matériau diélectrique.
  5. 5. Procédé selon l'une des revendications 3 ou 4, comprenant après formation des espaceurs (24), une croissance de régions semi-conductrices (26, 27) de source et de drain sur des zones amincies de l'empilement.
  6. 6. Procédé selon l'une des revendications 1 à 5, comprenant après formation de l'empilement et préalablement à la formation de la grille (22) : la gravure de l'empilement de sorte à former un bloc semi-conducteur (18, 28).
  7. 7. Procédé selon l'une des revendications 1 ou 2, dans lequel préalablement à la formation de l'empilement, le procédé comprend des étapes de :
    - formation sur la première couche semi-conductrice (12) d'un bloc de grille sacrificiel (122),
    - formation d'un masquage (124-128) autour du bloc de grille sacrificiel (122), puis
    - retrait du bloc de grille sacrificiel (122) de manière à former une cavité (135), la cavité dévoilant la première région (212a) de la première couche semi-conductrice (12), la croissance de la deuxième couche semi-conductrice (214a) par épitaxie étant réalisée dans la cavité (135), la grille de contrôle électrostatique étant également réalisée dans la cavité.
  8. 8. Procédé selon l'une des revendications 1 à 7, dans lequel la première couche semi-conductrice (12) est une couche superficielle d'un substrat de type semi-conducteur sur isolant, la couche superficielle reposant sur une couche isolante (11) du substrat.
  9. 9. Dispositif semi-conducteur à effet quantique comprenant :
    - au moins une structure d'ilot quantique formée d'une première région semi-conductrice (12a), et d'une deuxième région semi-conductrice, la première région semi-conductrice étant non-dopée tandis que la deuxième région semi-conductrice est dopée et située en regard de ladite première région semi-conductrice,
    - une grille (22, 22a, 22b) de contrôle électrostatique agencée en regard de la première région (12a) semi-conductrice et de la deuxième région semi-conductrice (14a).
  10. 10. Dispositif selon la revendication 9, comprenant en outre des espaceurs isolants (24a) disposés de part et d'autre de la grille (22,22a, 22b), les espaceurs isolants (24) s'étendant contre des bords latéraux de ladite deuxième région (15a).
  11. 11. Dispositif selon l'une des revendications 9 ou 10, dans lequel la première région (12a) appartient à une première couche semi-conductrice (12) sur laquelle les espaceurs sont disposés, la première couche comportant une première jonction tunnel sous un premier espaceur desdits espaceurs et une deuxième jonction tunnel sous un deuxième espaceur parmi lesdits espaceurs, le dispositif comprenant en outre une région semi-conductrice de source (26) et une région semi-conductrice de drain (27) de part et d'autre de la grille (22, 22a, 22b) et des espaceurs (24).
  12. 12. Dispositif selon l'une des revendications 9 à 11, dans lequel la première région semi-conductrice (12a) et la deuxième région semi-conductrice (14a) sont disposées l'une sur l'autre, une région de matériau diélectrique étant intercalée entre la première région semi-conductrice (12a) et la deuxième région semi-conductrice (14a).
  13. 13. Dispositif selon l'une des revendications 9 à 12, dans lequel la première région (12a) appartient à une première couche semi-conductrice (12), au moins une autre structure d'ilot quantique étant formée d'une autre région semi-conductrice non-dopée de la première couche semi-conductrice et d'une autre région semi-conductrice dopée disposée sur l'autre région semi-conductrice non-dopée, le dispositif comprenant une autre grille de contrôle électrostatique agencée en regard desdites autres régions semi-conductrices.
  14. 14. Dispositif semi-conducteur à effet quantique selon l'une des 5 revendications 9 à 13, dans lequel la première région (12a) appartient à une couche semiconductrice superficielle (12) d'un substrat de type semi-conducteur sur isolant comprenant une couche isolante (11) sur et en contact de laquelle la couche superficielle (12) est disposée et une couche de support semi-conductrice sur et en contact de laquelle la couche isolante est disposée, la couche isolante étant prévue avec un matériau et une
    10 épaisseur de sorte à permettre un couplage électrostatique entre l'ilot quantique et la couche de support semi-conductrice.
    S 60462 ALP-G 1/9
    12b 14a 12a 12c
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