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FR2983638A1 - Procede de formation d'un circuit integre - Google Patents

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FR2983638A1
FR2983638A1 FR1161066A FR1161066A FR2983638A1 FR 2983638 A1 FR2983638 A1 FR 2983638A1 FR 1161066 A FR1161066 A FR 1161066A FR 1161066 A FR1161066 A FR 1161066A FR 2983638 A1 FR2983638 A1 FR 2983638A1
Authority
FR
France
Prior art keywords
wafer
openings
integrated circuit
front face
face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
FR1161066A
Other languages
English (en)
Inventor
Pierre Bar
Sylvain Joblot
Nicolas Hotellier
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Priority to FR1161066A priority Critical patent/FR2983638A1/fr
Priority to CN201220625573XU priority patent/CN203085525U/zh
Priority to CN201210482667.0A priority patent/CN103137566B/zh
Priority to US13/688,008 priority patent/US8704358B2/en
Publication of FR2983638A1 publication Critical patent/FR2983638A1/fr
Pending legal-status Critical Current

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Abstract

L'invention concerne un procédé de formation d'un circuit intégré comprenant les étapes suivantes : a) former des ouvertures dans une face avant d'une première plaquette (W1) et les remplir d'un matériau conducteur (5) ; b) former des zones dopées de composants dans des zones actives (9) de la face avant, former des niveaux d'interconnexion (11) sur ladite face et aplanir ladite face ; c) recouvrir d'une couche d'isolant (17) une face avant d'une deuxième plaquette (W2), et aplanir ladite face revêtue d'isolant ; d) appliquer la face avant de la deuxième plaquette (W2) sur la face avant de la première plaquette (W1), de façon à obtenir un collage entre les deux plaquettes ; e) former des vias (33) à partir de la face arrière de la deuxième plaquette, jusqu'à atteindre les niveaux d'interconnexion (11) ; et f) amincir la première plaquette, jusqu'à atteindre les ouvertures remplies de matériau conducteur.

Description

B11220 - 11-GR1-0473FR01 1 PROCÉDÉ DE FORMATION D'UN CIRCUIT INTÉGRÉ Domaine de l'invention La présente invention concerne un procédé de formation d'une puce de circuit intégré, et plus particulièrement un procédé de formation d'une puce de circuit intégré dont la face avant et la face arrière sont connectées électriquement au moyen d'un via traversant la plaquette. Exposé de l'art antérieur Afin d'améliorer la compacité et les performances des circuits intégrés, on souhaite ramener des connexions à des composants fabriqués sur la face avant d'une plaquette de semiconducteur (ou substrat semiconducteur) vers la face arrière de la plaquette. Pour cela, on est amené à former des vias traversant la plaquette, couramment désignés dans la technique par l'acronyme d'origine anglo-saxonne TSV ("Through Substrate Via"). Ces vias comprennent un ou plusieurs matériaux bons conducteurs électriques et/ou thermiques. De façon à limiter l'épaisseur du substrat à traverser, la réalisation de circuits intégrés comprenant des vias de type TSV conduit généralement à la manipulation de plaquettes de semiconducteur d'épaisseur très fine. Ceci engendre des contraintes mécaniques élevées dans la plaquette et dans le circuit intégré. En outre, pour limiter la perte de B11220 - 11-GR1-0473FR01 2 surface utile du côté de la plaquette où sont réalisés les composants, on souhaite former des vias de section aussi petite que possible. On souhaite donc former des vias de facteur de forme élevé, le facteur de forme d'un via étant défini comme le rapport entre la profondeur du via et la largeur de ce via. De façon générale, les technologies couramment utilisées permettent de fabriquer facilement des vias ayant un facteur de forme compris entre 1 et 10. Pour une plaquette fine, d'une épaisseur de l'ordre de 80 pin, la plus petite largeur de via que l'on sait aisément fabriquer est donc d'environ 8 gm. Pour les technologies dans lesquelles les dimensions des composants actifs élémentaires sont inférieures au micromètre, voire au dixième de micromètre, ces largeurs sont très grandes devant les dimensions des composants fabriqués, principalement des transistors. Une partie de la surface de la plaquette de semiconducteur normalement dédiée à la fabrication des composants est donc sacrifiée pour la réalisation des vias traversants. Ainsi, la prévision de vias peut conduire à une diminution de la densité de composants par unité de surface.
Pour diminuer la largeur des vias traversants, il convient donc d'amincir la plaquette le plus possible. Les plaquettes de grand diamètre, par exemple des plaquettes de 300 mm de diamètre, qui ont généralement une épaisseur initiale de l'ordre de 700 à 800 gm, deviennent fragiles et difficiles à manipuler après un amincissement. On colle donc la face avant de la plaquette sur une poignée temporaire, c'est-à-dire sur une autre plaquette épaisse, puis on amincit la plaquette. On forme ensuite des ouvertures à partir de la nouvelle face arrière de la plaquette, puis on recouvre les parois et le fond des ouvertures d'une couche d'un matériau conducteur. Pour obtenir un dépôt conforme du matériau conducteur sur les parois et le fond des ouvertures, on est amené à utiliser des températures élevées. Or, les colles utilisées pour le collage de la plaquette sur la poignée temporaire supportent mal des températures supérieures à environ 250°C. Un inconvénient de B11220 - 11-GR1-0473FR01 3 tels procédés réside dans le fait qu'ils permettent de fabriquer simplement des vias de facteur de forme limité, généralement compris entre 1 et 3. Selon un autre procédé connu, pour améliorer le 5 facteur de forme des vias, les vias sont réalisés avant le collage temporaire de la plaquette sur une poignée, et avant l'amincissement de la plaquette. Néanmoins, en raison de l'épaisseur finale visée de la plaquette, généralement de l'ordre de 80 pin, un inconvénient d'un tel procédé réside dans 10 le remplissage coûteux des vias. Un autre inconvénient des procédés décrits ci-dessus est lié au fait que, une fois la poignée retirée, la plaquette est fragile. La plaquette est alors difficile à manipuler lors d'étapes ultérieures d'encapsulation. Par de tels procédés, il 15 est donc difficile d'obtenir des plaquettes d'épaisseur inférieure à environ 80 gm, et donc des vias traversants de largeur inférieure à 8 gm. Ainsi, il existe un besoin d'un procédé permettant de ramener des connexions à des composants fabriqués sur la face 20 avant d'une plaquette de semiconducteur vers la face arrière de la plaquette par des vias de la largeur plus petite possible. Résumé Ainsi, un mode de réalisation de la présente invention prévoit un procédé de formation d'un circuit intégré dont une 25 face est adaptée à être reportée sur un autre circuit intégré, sur un circuit imprimé ou sur un boîtier, et dont l'autre face est adaptée à recevoir un circuit intégré supplémentaire, le procédé comprenant les étapes suivantes : a) former des ouvertures dans une face avant d'une première plaquette de 30 semiconducteur, la profondeur des ouvertures étant inférieure à 10 gm, et les remplir d'un matériau conducteur ; b) former des zones dopées de composants dans des zones actives de la face avant, former des niveaux d'interconnexion sur ladite face avant et aplanir ladite face portant les niveaux d'interconnexion ; 35 c) recouvrir d'une couche d'isolant une face avant d'une B11220 - 11-GR1-0473FR01 4 deuxième plaquette de semiconducteur, et aplanir ladite face revêtue d'isolant ; d) appliquer la face avant de la deuxième plaquette revêtue d'isolant sur la face avant de la première plaquette portant des niveaux d'interconnexion, de façon à obtenir un collage entre les deux plaquettes ; e) former des vias à partir de la face arrière de la deuxième plaquette, jusqu'à atteindre les niveaux d'interconnexion de la première plaquette ; et f) amincir la première plaquette, jusqu'à atteindre les ouvertures remplies de matériau conducteur.
Selon un mode de réalisation de la présente invention, à l'étape d), le collage entre la première plaquette et la deuxième plaquette est obtenu par un collage par thermocompression ou par un collage direct. Selon un mode de réalisation de la présente invention, 15 le procédé comprend en outre, à l'étape c), une étape de formation de contacts conducteurs à la surface de la couche d'isolant recouvrant la face avant de la deuxième plaquette. Selon un mode de réalisation de la présente invention, à l'étape d), chaque contact conducteur vient en contact avec 20 une métallisation superficielle des niveaux d'interconnexion de la première plaquette, et, à l'étape e), les vias sont formés de façon à atteindre les contacts conducteurs. Selon un mode de réalisation de la présente invention, l'épaisseur de la première plaquette après amincissement est 25 inférieure à la profondeur des ouvertures et est comprise entre 3 et 10 pin. Selon un mode de réalisation de la présente invention, l'étape a) de formation et de remplissage des ouvertures de la première plaquette comprend les étapes suivantes : revêtir les 30 parois desdites ouvertures d'isolant ; et remplir lesdites ouvertures isolées d'un matériau conducteur. Selon un mode de réalisation de la présente invention, le procédé comprend en outre l'étape consistant à former des secondes ouvertures en même temps que lesdites ouvertures, et à 35 remplir les secondes ouvertures d'un matériau isolant de façon à B11220 - 11-GR1-0473FR01 isoler entièrement des zones actives de la face avant de la première plaquette. Selon un mode de réalisation de la présente invention, la deuxième plaquette a une épaisseur initiale comprise entre 5 650 et 750 fun et est amincie, après l'étape d) consistant à appliquer les faces avant de chaque plaquette l'une contre l'autre, jusqu'à une épaisseur comprise entre 80 et 350 gm. Un mode de réalisation de la présente invention prévoit en outre un circuit intégré dont une face est adaptée à être reportée sur un autre circuit intégré, sur un circuit imprimé ou sur un boîtier, et dont l'autre face est adaptée à recevoir un circuit intégré supplémentaire, ledit circuit intégré résultant de la découpe en puces d'un ensemble comprenant : une première plaquette de semiconducteur dont l'épaisseur du substrat est inférieure à 10 gm, dont la face avant comprend des zones dopées de composants dans des zones actives et porte des niveaux d'interconnexion, ladite première plaquette comprenant des ouvertures isolées traversantes remplies d'un matériau conducteur ; une deuxième plaquette de semiconducteur, dont la face avant porte une couche d'isolant, accolée par collage par thermo-compression ou par collage direct à la face avant de la première plaquette portant les niveaux d'interconnexion, et dont la face arrière porte une couche de redistribution comprenant des prises de contact, ladite deuxième plaquette comprenant une pluralité de vias traversants ; et des piliers de cuivre, adaptés à recevoir des contacts d'un circuit intégré supplémentaire, fixés aux ouvertures remplies de matériau conducteur du côté de la face arrière de la première plaquette.
Selon un mode de réalisation de la présente invention, l'épaisseur du substrat de la première plaquette est comprise entre 3 et 10 fun et est inférieure à la profondeur des ouvertures, et la largeur desdites ouvertures est inférieure à 1 pin.
B11220 - 11-GR1-0473FR01 6 Selon un mode de réalisation de la présente invention, la première plaquette comprend en outre des secondes ouvertures traversantes remplies d'un matériau isolant, adaptées à isoler entièrement des zones actives.
Selon un mode de réalisation de la présente invention, l'épaisseur du substrat de la deuxième plaquette est comprise entre 80 et 350 pin et la largeur des vias traversants est comprise entre 8 et 50 gm. Selon un mode de réalisation de la présente invention, le matériau de remplissage desdites ouvertures est choisi dans le groupe comprenant le silicium polycristallin, le tungstène et le cuivre, et le matériau de remplissage des secondes ouvertures est de l'oxyde de silicium. Brève description des dessins Ces objets, caractéristiques et avantages, ainsi que d'autres seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non limitatif en relation avec les figures jointes parmi lesquelles : les figures lA à 1K sont des vues en coupe illustrant 20 des étapes successives d'un procédé de formation d'un circuit intégré ; et la figure 2 est une vue en coupe d'un assemblage de deux circuits intégrés empilés l'un sur l'autre (en trois dimensions (3D)), cet assemblage étant obtenu par un procédé tel 25 que celui décrit en relation avec les figures lA à 1K. Par souci de clarté, de mêmes éléments ont été désignés par de mêmes références dans les différentes figures et, de plus, comme cela est habituel dans la représentation des circuits intégrés, les diverses figures ne sont pas tracées à 30 l'échelle. Description détaillée Les figures lA à 1K sont des vues en coupe illustrant de manière schématique des étapes successives d'un procédé de formation d'un circuit intégré.
B11220 - 11-GR1-0473FR01 7 La figure LA représente une plaquette de semiconducteur Wl, dans laquelle des ouvertures 1 ont été formées à partir de la face avant 3. La profondeur des ouvertures est inférieure à l'épaisseur de la plaquette. Par exemple, l'épaisseur de la plaquette est comprise entre 650 et 750 um, par exemple 700 um, et la profondeur des ouvertures est inférieure à 10 um. Les ouvertures sont par exemple de section circulaire. Le diamètre (ou la largeur) des ouvertures 1 est par exemple inférieur à 1 pin.
Après avoir formé les ouvertures 1, on recouvre les parois des ouvertures d'un matériau isolant, puis, comme l'illustre la figure 1B, on remplit entièrement les ouvertures d'un matériau conducteur 5, par exemple du silicium polycristallin ou du tungstène. On obtient ainsi des vias 7 de très faible largeur. Comme l'illustre la figure 1C, une étape suivante consiste à former des zones dopées de composants dans des zones actives 9 proches de la face avant de la plaquette Wl, aux emplacements non occupés par les vias 7. Une distance déterminée, par exemple de l'ordre de 1 um, sera de préférence prévue entre le bord d'un via 7 et la limite d'une zone dopée. Selon une variante, il est possible de former d'abord les zones dopées de composants et de former ensuite les ouvertures 1. Le matériau conducteur 5 de remplissage des ouvertures peut alors être par exemple du silicium polycristallin, du tungstène ou du cuivre. On forme ensuite des niveaux d'interconnexion 11 sur la face avant de la plaquette Wl. Une métallisation superficielle 13 est représentée à titre d'exemple, ainsi que des métallisations 15 de niveaux intermédiaires. On aplanit ensuite la surface supérieure des niveaux d'interconnexion 11, par exemple par polissage mécano-chimique. A l'étape illustrée en figure 1D, on recouvre d'une couche d'isolant 17 la face avant 19 d'une autre plaquette W2, 35 par exemple du même semiconducteur, de même dimension que la B11220 - 11-GR1-0473FR01 8 plaquette Wl. A cette étape, on peut éventuellement former des contacts conducteurs 21, par exemple en cuivre, à la surface de la couche d'isolant 17. On aplanit ensuite la surface supérieure de la couche d'isolant 17, par exemple par polissage mécano- chimique. Comme l'illustre la figure 1E, une étape suivante consiste à appliquer la face avant de la plaquette W2 revêtue de la couche d'isolant 17 sur la face avant de la plaquette W1 portant les niveaux d'interconnexion 11. Les surfaces des deux plaquettes qu'on applique l'une contre l'autre ont été préalablement traitées et aplanies de façon à réaliser un collage par thermo-compression ou un collage direct entre les deux plaquettes W1 et W2. De plus, chaque contact 21 qui a éventuellement été formé à la surface de la couche d'isolant 17 à l'étape illustrée en figure 1D, vient en contact avec une métallisation superficielle 13 de la plaquette Wl. A l'étape illustrée en figure 1F, on amincit la plaquette W2, de façon que l'épaisseur de la plaquette W2 après amincissement soit par exemple comprise entre 80 et 350 pin, par exemple de l'ordre de 300 pin. De telles épaisseurs permettent de garantir une intégrité mécanique suffisante de la plaquette W2 sans qu'il soit nécessaire d'utiliser une poignée temporaire. Après avoir aminci la plaquette W2, comme l'illustre la figure 1G, on forme des ouvertures 23, dont une seule est représentée, à partir de la nouvelle face arrière de la plaquette W2, jusqu'à atteindre les niveaux d'interconnexion 11 de la plaquette Wl. Le fond des ouvertures 23 coïncide par exemple avec un contact 21 lié à une métallisation superficielle 13, ou directement avec une métallisation superficielle. Les ouvertures 23 ont un diamètre compris entre 8 et 50 pin, par exemple de l'ordre de 35 pin. On recouvre ensuite les parois des ouvertures 23 d'une couche 25 d'un matériau isolant. On dépose ensuite une couche 26 d'un matériau conducteur qui recouvre les parois et le fond des ouvertures et vient en contact avec le conducteur 21 ou une métallisation superficielle 13. Selon un B11220 - 11-GR1-0473FR01 9 mode de réalisation, la couche 26 peut être une couche d'accroche, par exemple en Ti, TiN, Ta, TaN ou Cu. On forme ensuite une couche d'isolant 28 au-dessus de la face arrière de la plaquette W2 et des motifs de surface de la couche conductrice 26. La couche d'isolant 28 pourra éventuellement être ouverte afin de rendre accessible localement la couche conductrice 26. Selon un mode de réalisation préféré, on pourra former une première couche d'isolant 22 au-dessus de la face arrière de la plaquette W2, avant de former les ouvertures 23, cette couche d'isolant 22 étant destinée à protéger la face arrière de la plaquette W2. En définitive, au-dessus de la face arrière de la plaquette W2, on obtient une couche d'isolant 29, constituée des couches d'isolant 22 et 28, et comprenant des motifs de surface de la couche conductrice 26.
Comme l'illustre la figure 1H, une étape suivante consiste à remplir entièrement les ouvertures 23 d'un matériau 31. Ce matériau 31 peut être un matériau conducteur tel qu'une pâte conductrice, par exemple à base de cuivre, ou un matériau isolant tel qu'un polyimide. La couche 26 de matériau conducteur et le matériau 31 constituent des vias traversants 33. On peut de plus former une couche de redistribution 30 au-dessus de la couche d'isolant 29, cette couche de redistribution comprenant des prises de contact 34 au-dessus des motifs de surface de la couche conductrice 26. Les prises de contact 34 sont destinées à recevoir des billes conductrices ou des piliers de cuivre pour un montage en surface (flip-chip). Après avoir formé les vias traversants 33, comme l'illustre la figure 1I, on amincit la plaquette Wl, de façon que l'épaisseur de la plaquette W1 après amincissement soit inférieure à la profondeur des vias 7 et que les extrémités des vias soient découvertes. L'épaisseur de la plaquette W1 après amincissement est par exemple comprise entre 3 et 10 pin, par exemple de l'ordre de 5 On dépose ensuite, de préférence, une fine couche d'isolant 35 sur la nouvelle face arrière de la 35 plaquette Wl.
B11220 - 11-GR1-0473FR01 10 A ce stade du procédé, sans altérer l'intégrité mécanique de l'ensemble des plaquettes W1 et W2 ni du circuit intégré réalisé, on a ainsi ramené des connexions à des composants fabriqués sur la face avant de la plaquette Wl, vers la face arrière de la plaquette W2, par des vias traversants 7 de très faible largeur dans la plaquette Wl, et par des vias traversants 33 de largeur plus élevée dans la plaquette W2 ne comprenant pas de composants. Comme l'illustre la figure 1J, on ouvre la couche d'isolant 35 en regard de chaque via 7 et on forme des piliers de cuivre 37 à partir des vias 7 de la plaquette Wl. La largeur des piliers 37 est par exemple de l'ordre de 20 pin. Les piliers 37 sont par exemple destinés à recevoir des contacts d'une autre puce de circuit intégré.
Comme l'illustre la figure 1K, on fixe des billes conductrices 41 à des prises de contact 34 de la couche de redistribution 30 de la face arrière de la plaquette W2. Pendant cette opération, la face arrière de la plaquette W1 peut être revêtue d'une couche de protection temporaire 39. Une autre façon de protéger la face arrière de la plaquette W1 est de suréléver la plaquette au moyen d'un support pour éviter que la face arrière ne soit en contact avec le tapis d'un four utilisé pour la re-fusion des billes. Les billes 41 sont destinées par exemple à être soudées à des plots d'une autre puce, d'un boîtier ou d'une carte de circuit imprimé. On obtient ainsi un ensemble comprenant une plaquette W1 d'épaisseur inférieure à 10 pin et une plaquette W2 plus épaisse, par exemple d'une épaisseur comprise entre 80 et 350 gm. La plaquette W1 comprend des composants dans des zones actives 9 du côté de sa face avant et des vias 7, de largeur inférieure à 1 gm, traversant le substrat semiconducteur. La face avant de la plaquette W1 porte des niveaux d'interconnexion 11, et des piliers de cuivre 37 sont fixés aux vias traversants 7 du côté de la face arrière. La face avant de la plaquette W2, revêtue d'une couche d'isolant 17, est accolée à la face avant B11220 - 11-GR1-0473FR01 11 de la plaquette W1 portant les niveaux d'interconnexion 11. La plaquette W2 comprend des vias traversants 33, par exemple de largeur comprise entre 8 et 50 pin. La face arrière de la plaquette W2 peut porter une couche de redistribution 30 comprenant des prises de contact 34 fixées à des billes conductrices 41. On découpe ensuite en puces l'ensemble des plaquettes W1 et W2 accolées dans l'état illustré en figure 1K, de préférence tandis qu'elles sont collées sur une couche de 10 protection temporaire 39. La figure 2 illustre une portion d'une telle puce de circuit intégré, 42. Les billes 41 de la puce 42 ont été soudées à des plots d'une autre puce, d'un boîtier ou d'une carte de circuit imprimé 43. Les contacts d'une autre puce de circuit 15 intégré 45 ont été fixés aux piliers de cuivre 37. La puce 45 n'est pas nécessairement de la même dimension que la puce 42. On obtient ainsi un assemblage de deux circuits intégrés 42, 45 empilés l'un sur l'autre (en trois dimensions (3D)). Un avantage d'un circuit intégré obtenu par un procédé 20 tel que celui décrit en relation avec les figures LA à 1K réside dans le fait que la plaquette W1 comprenant des composants semiconducteurs peut être extrêmement mince, d'une épaisseur inférieure à 10 pin. Ainsi, des connexions aux composants fabriqués sur la face avant de la plaquette W1 vers sa face 25 arrière sont ramenées par des vias de faible largeur, par exemple inférieure à 1 pin. Dans les technologies dans lesquelles les dimensions des composants élémentaires sont inférieures au micromètre, voire au dixième de micromètre, ces largeurs sont tout à fait acceptables par rapport aux dimensions des 30 composants. De plus, l'impact mécanique des vias sur les composants est ainsi limité, et les couplages électriques parasites sont réduits. Un avantage supplémentaire d'un circuit intégré tel que celui illustré en figure 2 réside dans le fait que des accès 35 supplémentaires à la face avant peuvent être assurés par des B11220 - 11-GR1-0473FR01 12 vias traversants 33 formés dans une autre plaquette W2, accolée à la plaquette Wl. Les vias dans la plaquette W2 ont un diamètre non négligeable, ce qui garantit une bonne dissipation thermique de la chaleur produite par les composants en fonctionnement dans la plaquette Wl. En outre, les niveaux d'interconnexion 11 (désignés par l'acronyme BEOL "Back-End-Of-Line" dans la technique), correspondant aux métallisations 13, 15, généralement en cuivre, et présentant une densité importante, se trouvent dès lors sous les composants et peuvent être optimisés pour améliorer la dissipation thermique du circuit intégré. Un avantage d'un procédé tel que celui décrit en relation avec les figures lA à 1K réside dans le fait qu'il permet de ne pas utiliser d'étape de collage et de décollage sur une poignée temporaire de la face avant du circuit intégré portant les composants. Grâce à l'absence de colle, on peut utiliser des températures élevées lors des étapes de formation des vias traversants 33 dans la plaquette W2 illustrées en figures 1G et 1H. On peut donc former des vias traversants 33 de facteur de forme élevé, remplis totalement ou non, avec des contraintes de réalisation réduites dans les deux cas. Un avantage d'un tel procédé réside dans le fait qu'il est particulièrement bien adapté à l'utilisation d'une technique de collage direct pour le collage des deux plaquettes W1 et W2. Ceci est lié au fait que la plaquette W2 est dépourvue de composants et de circuit intégré. Si la face avant de la plaquette W2 comprenait aussi des composants dans des zones actives, des contraintes en terme de surface occupée par les zones actives respectives des deux plaquettes devraient être prises en compte lors de l'étape de collage des deux plaquettes.
Un avantage supplémentaire d'un tel procédé est lié au fait que, à l'étape de formation des ouvertures 1 illustrée en figure lA, on peut aussi former d'autres ouvertures 51 destinées à servir de zones d'isolement entre des zones actives. Les ouvertures 51 peuvent par exemple être des tranchées, remplies d'un matériau isolant 53, par exemple de l'oxyde de silicium, à B11220 - 11-GR1-0473FR01 13 l'étape illustrée en figure 1B. A titre d'exemple, une zone active 59 formée entre deux tranchées 51 remplies de matériau isolant 53 a été représentée en figure 1C. Comme l'épaisseur de la plaquette W1 portant les composants, après amincissement, est inférieure à la profondeur des tranchées 51 remplies d'isolant 53, comme l'illustre la figure 1I, les zones actives 59 situées entre deux tranchées 51 sont entièrement isolées. Les performances des composants ou groupes de composants, actifs ou passifs, de ces zones actives, sont alors améliorées.
Des modes de réalisation particuliers de la présente invention ont été décrits. Diverses variantes et modifications apparaîtront à l'homme de l'art. En particulier, les zones dopées de composants peuvent éventuellement être formées avant les ouvertures 1, au début du procédé décrit en relation avec les figures LA à 1K.

Claims (13)

  1. REVENDICATIONS1. Procédé de formation d'un circuit intégré dont une face est adaptée à être reportée sur un autre circuit intégré, sur un circuit imprimé ou sur un boîtier, et dont l'autre face est adaptée à recevoir un circuit intégré supplémentaire, le procédé comprenant les étapes suivantes : a) former des ouvertures (1) dans une face avant (3) d'une première plaquette de semiconducteur (W1), la profondeur des ouvertures étant inférieure à 10 pin, et les remplir d'un matériau conducteur (5) ; b) former des zones dopées de composants dans des zones actives (9) de la face avant, former des niveaux d'interconnexion (11) sur ladite face avant et aplanir ladite face portant les niveaux d'interconnexion ; c) recouvrir d'une couche d'isolant (17) une face 15 avant (19) d'une deuxième plaquette de semiconducteur (W2), et aplanir ladite face revêtue d'isolant ; d) appliquer la face avant (19) de la deuxième plaquette (W2) revêtue d'isolant sur la face avant (3) de la première plaquette (W1) portant des niveaux d'interconnexion, de 20 façon à obtenir un collage entre les deux plaquettes ; e) former des vias (33) à partir de la face arrière de la deuxième plaquette, jusqu'à atteindre les niveaux d'interconnexion (11) de la première plaquette ; et f) amincir la première plaquette, jusqu'à atteindre 25 les ouvertures remplies de matériau conducteur.
  2. 2. Procédé selon la revendication 1, dans lequel, à l'étape d), le collage entre la première plaquette (W1) et la deuxième plaquette (W2) est obtenu par un collage par thermocompression ou par un collage direct. 30
  3. 3. Procédé selon la revendication 1 ou 2, comprenant en outre, à l'étape c), une étape de formation de contacts conducteurs (21) à la surface de la couche d'isolant (17) recouvrant la face avant (19) de la deuxième plaquette (W2).B11220 - 11-GR1-0473FR01 15
  4. 4. Procédé selon la revendication 3, dans lequel, à l'étape d), chaque contact conducteur (21) vient en contact avec une métallisation superficielle (13) des niveaux d'interconnexion (11) de la première plaquette (W1), et dans lequel, à l'étape e), les vias (33) sont formés de façon à atteindre les contacts conducteurs (21).
  5. 5. Procédé selon l'une quelconque des revendications 1 à 4, dans lequel l'épaisseur de la première plaquette (W1) après amincissement est inférieure à la profondeur des ouvertures (1) 10 et est comprise entre 3 et 10 pin.
  6. 6. Procédé selon l'une quelconque des revendications 1 à 5, dans lequel l'étape a) de formation et de remplissage des ouvertures (1) de la première plaquette (W1) comprend les étapes suivantes : 15 revêtir les parois desdites ouvertures d'isolant ; et remplir lesdites ouvertures isolées d'un matériau conducteur.
  7. 7. Procédé selon l'une quelconque des revendications 1 à 6, comprenant en outre l'étape consistant à former des 20 secondes ouvertures (51) en même temps que lesdites ouvertures, et à remplir les secondes ouvertures d'un matériau isolant (53) de façon à isoler entièrement des zones actives de la face avant de la première plaquette.
  8. 8. Procédé selon l'une quelconque des revendications 1 25 à 7, dans lequel la deuxième plaquette (W2) a une épaisseur initiale comprise entre 650 et 750 fun et est amincie, après l'étape d) consistant à appliquer les faces avant de chaque plaquette l'une contre l'autre, jusqu'à une épaisseur comprise entre 80 et 350 gm. 30
  9. 9. Circuit intégré dont une face est adaptée à être reportée sur un autre circuit intégré, sur un circuit imprimé ou sur un boîtier, et dont l'autre face est adaptée à recevoir un circuit intégré supplémentaire, ledit circuit intégré résultant de la découpe en puces d'un ensemble comprenant :B11220 - 11-GR1-0473FR01 16 une première plaquette de semiconducteur (W1) dont l'épaisseur du substrat est inférieure à 10 pin, dont la face avant (3) comprend des zones dopées de composants dans des zones actives (9) et porte des niveaux d'interconnexion (11), ladite première plaquette comprenant des ouvertures isolées traversantes (1) remplies d'un matériau conducteur (5) ; une deuxième plaquette de semiconducteur (W2), dont la face avant porte une couche d'isolant (17), accolée par collage par thermo-compression ou par collage direct à la face avant de 10 la première plaquette (W1) portant les niveaux d'interconnexion (11), et dont la face arrière porte une couche de redistribution (30) comprenant des prises de contact (34), ladite deuxième plaquette comprenant une pluralité de vias traversants (33) ; et des piliers de cuivre (37), adaptés à recevoir des 15 contacts d'un circuit intégré supplémentaire, fixés aux ouvertures (1) remplies de matériau conducteur (5) du côté de la face arrière de la première plaquette.
  10. 10. Circuit intégré selon la revendication 9, dans lequel l'épaisseur du substrat de la première plaquette (W1) est 20 comprise entre 3 et 10 fun et est inférieure à la profondeur des ouvertures (1), et dans lequel la largeur desdites ouvertures (1) est inférieure à 1 gm.
  11. 11. Circuit intégré selon la revendication 9 ou 10, dans lequel la première plaquette (W1) comprend en outre des 25 secondes ouvertures traversantes (51) remplies d'un matériau isolant (53), adaptées à isoler entièrement des zones actives (59).
  12. 12. Circuit intégré selon l'une quelconque des revendications 9 à 11, dans lequel l'épaisseur du substrat de la 30 deuxième plaquette (W2) est comprise entre 80 et 350 fun et dans lequel la largeur des vias traversants (33) est comprise entre 8 et 50 gm.
  13. 13. Circuit intégré selon la revendication 11 ou 12, dans lequel le matériau de remplissage (5) desdites ouvertures 35 (1) est choisi dans le groupe comprenant le siliciumB11220 - 11-GR1-0473FR01 17 polycristallin, le tungstène et le cuivre, et dans lequel le matériau de remplissage (53) des secondes ouvertures (51) est de l'oxyde de silicium.
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