[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

FR2860341A1 - Procede de fabrication de structure multicouche a pertes diminuees - Google Patents

Procede de fabrication de structure multicouche a pertes diminuees Download PDF

Info

Publication number
FR2860341A1
FR2860341A1 FR0311347A FR0311347A FR2860341A1 FR 2860341 A1 FR2860341 A1 FR 2860341A1 FR 0311347 A FR0311347 A FR 0311347A FR 0311347 A FR0311347 A FR 0311347A FR 2860341 A1 FR2860341 A1 FR 2860341A1
Authority
FR
France
Prior art keywords
layer
support layer
substrate
insulating layer
losses
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR0311347A
Other languages
English (en)
Other versions
FR2860341B1 (fr
Inventor
Jean Pierre Raskin
Dimitri Lederer
Francois Brunier
Sylvie Ponchaut
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Katholieke Universiteit Leuven
Soitec SA
Original Assignee
INIVERSITE CATHOLIQUE DE LOUVA
Katholieke Universiteit Leuven
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to FR0311347A priority Critical patent/FR2860341B1/fr
Application filed by INIVERSITE CATHOLIQUE DE LOUVA, Katholieke Universiteit Leuven, Soitec SA filed Critical INIVERSITE CATHOLIQUE DE LOUVA
Priority to PCT/BE2004/000137 priority patent/WO2005031842A2/fr
Priority to CNB2004800280083A priority patent/CN100477152C/zh
Priority to JP2006527229A priority patent/JP2007507093A/ja
Priority to US10/572,799 priority patent/US20070032040A1/en
Priority to EP04761498A priority patent/EP1665367A2/fr
Priority to EP04769623A priority patent/EP1665368A1/fr
Priority to KR1020067005842A priority patent/KR20060118437A/ko
Priority to CNA2004800278168A priority patent/CN1856873A/zh
Priority to JP2006527512A priority patent/JP2007507100A/ja
Priority to PCT/IB2004/003340 priority patent/WO2005031853A1/fr
Priority to KR1020067005608A priority patent/KR100789527B1/ko
Publication of FR2860341A1 publication Critical patent/FR2860341A1/fr
Application granted granted Critical
Publication of FR2860341B1 publication Critical patent/FR2860341B1/fr
Priority to US11/389,469 priority patent/US7585748B2/en
Priority to JP2012014182A priority patent/JP5518911B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/003—Coplanar lines
    • H01P3/006—Conductor backed coplanar waveguides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1903—Structure including wave guides

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Laminated Bodies (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

L'invention concerne un procédé de fabrication d'une structure multicouche réalisée à partir de matériaux semiconducteurs et comportant une couche utile, une couche de support et une couche électriquement isolante entre la couche utile et la couche de support, caractérisé en ce que le procédé comprend la modification de la densité de pièges à porteurs et/ou de la charge électrique dans la couche électriquement isolante, en vue de minimiser les pertes électriques dans la couche de support de la structure.

Description

La présente invention concerne un procédé de fabrication d'une structure
multicouche réalisée à partir de matériaux semiconducteurs et comportant une couche utile, une couche de support et une couche électriquement isolante entre la couche utile et la couche de support.
Et l'invention concerne également des structures obtenues par un tel procédé.
On précise que l'invention s'applique à des structures minces ayant une forme de disque ("wafers" selon la terminologie anglo-saxonne répandue) du type de celles qui sont utilisées pour des applications en microélectronique, optique, optronique.
Et dans la suite de ce texte, on désignera par l'appellation générale structure concernée par l'invention une structure telle que mentionnée ci-dessus, du type structure multicouche réalisée à partir de matériaux semiconducteurs et comportant une couche utile, une couche de support et une couche électriquement isolante entre la couche utile et la couche de support.
Les structures multicouches associent plusieurs couches, dont certaines sont en des matériaux différents.
Une application de l'invention est ainsi la fabrication de structures 20 de type SOI (pour Silicon On Insulator acronyme anglo-saxon de silicium sur isolant).
Un SOI de ce type comporte ainsi généralement: É une couche utile en silicium monocristallin, présentant une faible résistivité (de l'ordre de quelques Ohms.cm), É une couche de support pouvant être en un silicium présentant une résistivité sensiblement plus forte, typiquement supérieure à 1000 Ohms. cm, É et une couche électriquement isolante entre ces deux couches, par exemple une couche en SiO2.
La couche dite utile est ainsi nommée car elle est destinée à recevoir des composants, typiquement des composants électroniques ou optroniques.
II est désiré que les structures multicouches concernées par l'invention soient associées à des pertes électriques les plus faibles possibles.
On précise qu'on entend dans ce texte par pertes les pertes électriques dans la couche de support de la structure, lesdites pertes provenant du fonctionnement en polarisation des composants fabriqués sur la couche utile.
Ces pertes constituent des inconvénients, dans la mesure où elles affectent le rendement électrique de la structure et peuvent générer un bruit affectant la qualité des signaux dans la couche utile (notamment pour les applications très hautes fréquences c'est à dire pour des fréquences typiquement supérieures à 10 GHz).
Les structures auxquelles s'applique l'invention présentent ainsi généralement: É une résistivité électrique peu importante (de l'ordre de 5 à 30 S2.cm) au niveau de leur couche utile, afin de permettre la bonne interaction des composants que comprendra cette couche, É et une résistivité beaucoup plus importante au niveau des couches qui supportent cette couche utile, afin d'éviter les pertes électriques dans la structure. A cet effet, dans une structure concernée par l'invention (typiquement un SOI, sans que cela soit limitatif) la couche de support a typiquement une résistivité sensiblement plus importante que celle de la couche utile (par exemple une résistivité supérieure à 1000 S2.cm).
La résistivité importante des couches supportant la couche utile de ces structures vise ainsi à diminuer les pertes associées à la structure.
Un but de l'invention est de permettre de réaliser des structures du type mentionné au début de ce texte, dans lesquelles les pertes sont aussi réduites que possible.
2860341 3 Et on précise que dans les applications très haute fréquences, les signaux électriques générés dans la couche utile de la structure peuvent traverser la couche isolante de la structure malgré l'effet d'isolation électrique de cette couche. Ceci correspond à des pertes qui sont comme on l'a vu pénalisantes.
Ainsi, et plus précisément encore qu'exposé ci-dessus, un autre but de l'invention est de permettre de réaliser des structures telles que mentionnées ci-dessus, dans lesquelles les pertes sont minimisées, et ce également pour des applications très hautes fréquences.
Afin d'atteindre ces buts, l'invention propose un procédé de fabrication d'une structure multicouche réalisée à partir de matériaux semiconducteurs et comportant une couche utile, une couche de support et une couche électriquement isolante entre la couche utile et la couche de support, caractérisé en ce que le procédé comprend la modification de la densité de pièges à porteurs et/ou de la charge électrique dans la couche électriquement isolante, en vue de minimiser les pertes électriques dans la couche de support de la structure.
Des aspects préférés, mais non limitatifs d'un tel procédé sont les suivants: É ladite modification vise à augmenter la densité de pièges à porteurs au niveau de l'interface entre la couche isolante de la structure et la couche de support de la structure, É ladite modification vise à diminuer la charge électrique dans la couche électriquement isolante de la structure, É la couche utile est choisie de manière à présenter une résistivité sensiblement inférieure à la résistivité de la couche de support, É le procédé comprend le collage d'un premier substrat comprenant la couche utile de la structure et d'un deuxième substrat comprenant la couche de support de la structure, É ledit premier substrat comprend une couche isolante, É ladite couche isolante du premier substrat correspond à la couche isolante de la structure, É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs préalablement au collage dudit premier substrat et dudit deuxième substrat, É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs en intercalant entre lesdits deux substrats à coller une couche intermédiaire destinée à être en contact avec la couche de support du deuxième substrat, le matériau de ladite couche intermédiaire étant choisi de manière à favoriser, par son association avec le matériau de ladite couche de support, une augmentation de densité de pièges à porteurs, É on dépose ladite couche intermédiaire sur ledit deuxième substrat, préalablement audit collage des premier et deuxième substrats, É ladite couche de support est en silicium et le matériau de ladite couche intermédiaire est un oxyde nitruré, É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs en utilisant pour le collage desdits premier et deuxième substrats au moins un matériau permettant de favoriser, par son association avec le matériau de ladite couche de support, une augmentation de densité de pièges à porteurs, É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs en réalisant avant le collage desdits premier et deuxième substrats un traitement de la région superficielle du deuxième substrat, É ledit traitement de la région superficielle du deuxième substrat comprend une détérioration contrôlée de l'état de surface du deuxième substrat, É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la charge dans la couche électriquement isolante en ajustant les caractéristiques d'une implantation réalisée dans ledit premier substrat préalablement au collage desdits premier et deuxième substrats, É on ajuste les doses de ladite implantation pour modifier la charge dans la couche électriquement isolante, É ladite implantation correspond à une implantation de fragilisation d'un procédé de type SMARTCUT , É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la charge dans la couche électriquement isolante en ajustant les paramètres d'une oxydation thermique réalisée sur ledit premier substrat pour créer à sa surface la couche isolante de la structure, É lesdits paramètres comprennent la température et/ou son évolution, la composition des gaz, le temps de recuit., É en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la charge dans la couche électriquement isolante en ajustant les paramètres d'un traitement thermique qui est appliqué à ladite structure une fois celle-ci constituée, É on ajuste le budget thermique dudit traitement thermique de manière à diminuer la charge dans la couche électriquement isolante de la structure, É ladite structure est un SOI, É le procédé met en oeuvre les étapes d'un procédé de type SMARTCUT .
D'autres aspects, buts et avantages de l'invention apparaîtront mieux à la lecture de la description suivante de l'invention, faite en référence aux dessins annexés sur lesquels: É la figure 1 est un graphe issu de simulations, illustrant pour différentes structures concernées par l'invention l'évolution d'un paramètre GEFF représentatif des pertes associées à la structure, en fonction des différentes valeurs respectives de charge électrique de la couche isolante pour ces différentes structures, 2860341 6 É la figure 2 est un graphe du même type que celui de la figure 1, également issu de simulations, illustrant pour différentes structures concernées par l'invention l'évolution du même paramètre GEFF représentatif des pertes associées à la structure, en fonction des différentes valeurs respectives de densité de pièges à porteurs à l'interface entre la couche isolante et la couche de support de ces structures, É la figure 3 est un schéma illustrant le principe d'une méthode de mesure de pertes électriques dans une structure telle que les structures concernées par l'invention, ladite structure étant représentée en coupe, et le schéma comportant dans sa partie droite une représentation d'un circuit électrique équivalent, É la figure 4 est un graphe issu de mesures expérimentales et illustrant l'influence, sur le niveau de pertes électriques mesurées pour une structure concernée par l'invention, d'une diminution de densité de pièges à porteurs à l'interface entre la couche isolante et la couche de support d'une structure concernée par l'invention, É la figure 5 est un graphe du même type que celui de la figure 4, également issu de mesures expérimentales et illustrant l'influence sur le niveau de pertes électriques mesurées pour cette structure d'une modification de la charge dans la couche électriquement isolante d'une structure concernée par l'invention, É la figure 6 illustre de manière schématique le collage de deux substrats pour la constitution d'une structure concernée par l'invention, au moins un des deux substrats ayant fait l'objet d'un traitement spécifique selon un des modes de mise en oeuvre de l'invention, en vue de minimiser les pertes associées à la structure qui sera obtenue, É la figure 7 représente les pertes mesurées en fonction de la fréquence, pour différentes structures présentant des valeurs différentes pour les paramètres QBOx et Dît.
On va maintenant décrire plusieurs variantes de mise en oeuvre de l'invention, pour une structure multicouche telle que mentionnée en introduction de ce texte.
On précise que cette structure peut en particulier être de type SOI (sans que ceci soit limitatif).
De manière générale, les structures concernées par l'invention sont typiquement des structures dans lesquelles la couche utile présente une résistivité électrique sensiblement inférieure à la résistivité de la couche de support de la structure.
On précise également que le procédé qui va être décrit peut être mis en oeuvre dans le contexte plus général de la mise en oeuvre d'un procédé de type SMARTCUT pour la fabrication de la structure multicouche.
Cependant, il est tout à fait envisageable de mettre en oeuvre le procédé selon l'invention dans le contexte général de procédés de fabrication de structures multicouches différents du procédé SMARTCUT .
Il est en particulier possible de mettre en oeuvre le procédé dans le contexte général d'un procédé de fabrication d'une structure multicouche mettant en oeuvre une étape de collage de deux substrats, et différent du procédé SMARTCUT (procédé de type ELTRAN par exemple, etc...).
Prenant donc comme illustration l'exemple d'une structure de type SOI, on modifie dans le cas de l'invention: É la charge dans la couche électriquement isolante de la structure, É et/ou la densité de pièges à porteurs (typiquement à l'interface entre la couche isolante et la couche de support de la structure), en vue de minimiser les pertes associées à cette structure.
Les demanderesses ont en effet déterminé, à l'issue de simulations et observations expérimentales, qu'il était possible de diminuer les pertes associées à la structure en: É diminuant la charge électrique dans la couche électriquement isolante de la structure. A cet égard, les demanderesses ont exploité la mise en évidence de l'influence sur les pertes de la valeur du paramètre QBOX, qui correspond à la charge électrique associée à la couche isolante de la structure (c'est-à-dire la couche d'oxyde enterré dans le cas d'un SOI), É et/ou augmentant la densité de pièges à porteurs, et ce plus particulièrement au niveau de l'interface entre la couche isolante de la structure et sa couche de support. A cet égard, les demanderesses ont exploité la mise en évidence de l'influence sur les pertes de la valeur du paramètre Dit, qui correspond à la densité de pièges à porteurs.
La présente invention exploite en effet la mise en évidence des deux influences mentionnées ci-dessus, à propos des paramètres Dit et QBOX.
Et pour faire suite à cette mise en évidence, les demanderesses ont effectué une série d'observations sur différentes structures du type mentionné ci-dessus et concerné par l'invention.
Ces observations ont ainsi porté sur différentes structures, auxquelles étaient associées différentes valeurs des paramètres Dit et QBOx, et pour lesquelles les pertes ont été mesurées.
Plus précisément, pour chacune de ces structures, les demanderesses ont sélectivement modifié : É d'une part, la charge électrique dans la couche isolante de la structure, É d'autre part, la densité de porteurs à l'interface entre la couche isolante et la couche de support de la structure.
On reviendra par ailleurs sur les moyens permettant de réaliser ces modifications.
Préalablement à la présentation des résultats de simulations numériques et d'expériences menées par les demanderesses, on va brièvement rappeler les principes mis en oeuvre dans une méthode de mesure des pertes qui est exploitée dans le cadre de ces simulations et expériences.
Cette méthode de mesure de pertes est couramment appelée mesure de pertes par lignes coplanaires.
2860341 9 Elle permet de mesurer les pertes jusqu'à une certaine profondeur en fonction de l'épanouissement des champs électromagnétiques dans la couche de support. Cette profondeur dépend de l'espacement entre les conducteurs, de la fréquence, de la résistivité de la couche de support et de l'épaisseur de l'oxyde.
Cette méthode de mesure met ainsi en oeuvre les étapes suivantes pour chaque structure à caractériser: É Préparation de la structure, par: Gravure sélective de la couche utile de la structure, en arrêtant la profondeur de gravure au niveau de la couche isolante d'oxyde enterré (on rappelle que les exemples développés dans cette description se rapportent à un SOI), - Dépôt métallique pleine plaque sur la structure, au-dessus de l'oxyde enterré avec un métal électriquement conducteur. On peut ainsi déposer une épaisseur d'un micron d'aluminium, - Gravure sèche et sélective du métal déposé pour former des motifs de test, en l'occurrence des lignes métallisées conductrices parallèles (qui constituent des guides d'ondes), É Application d'un signal électrique sur une des lignes métallisées. Ce signal VA consiste en la superposition d'une tension continue VDC et d'une tension alternative VAC de faible amplitude. II est appliqué sur ladite ligne, et l'on peut modifier: - L'amplitude de la composante continue VDC, - La fréquence de la composante alternative VAC, É Calcul des pertes (a = pertes dans les conducteurs aCOND + pertes dans les couches situées en-dessous de la couche utile préalablement supprimée par gravure usus), à partir des mesures des puissances émises, transmises et réfléchies aux extrémités du guide d'onde - aSUB est extrait à partir de valeurs de a et d'une estimation de OCOND qui est considéré comme fixe pour une fréquence donnée du signal appliqué.
2860341 10 Le principe de cette méthode est illustré sur la figure 3, qui montre en particulier les guides d'onde créés dans différentes régions d'une structure dont on désire caractériser les pertes (on applique la tension VA sur le conducteur central de chaque ligne coplanaire).
L'intérêt de superposer une composante continue à la composante alternative lors des mesures est la mise en évidence de l'effet considérable sur les pertes d'une couche faiblement résistive présente sous l'interface isolant/couche de support dans les structures concernées par l'invention.
Comme cela sera expliqué plus en détail dans la suite de ce texte, cette couche faiblement résistive est générée par l'application de la composante continue sous le conducteur central des guides d'onde.
Elle est également fortement influencée par les paramètres QBOX et Dit. C'est donc par la concentration en porteurs et le volume global de la couche (déterminée en particulier par son épaisseur) de cette couche faiblement résistive que l'effet de QBOX et Dit se fait ressentir sur les pertes.
Les pertes mesurées lors de la mise en oeuvre de cette méthode permettent l'extraction d'une résistivité effective de la structure (cette résistivité effective étant directement liée aux pertes).
Comme on l'a dit et comme cela va être illustré en détail, les 20 demanderesses exploitent dans le cadre de l'invention la mise en évidence de l'influence de: É la charge de la couche isolante d'oxyde enterré QBOx, É la densité de pièges à porteurs Dit, sur les pertes de la structure.
Les simulations dont les résultats sont illustrés sur les figures 1 et 2 mettent ainsi en évidence l'influence respective des paramètres QBOX (figure 1) et Dit (figure 2) sur les pertes associées à une structure concernée par l'invention.
Les courbes de ces deux figures sont issues d'un modèle de simulation permettant de calculer la conductance linéique parallèle (GEFF) de guides d'onde coplanaires réalisés sur une structure.
2860341 11 En référence à la figure 3, on a représenté des guides d'onde coplanaires réalisés sur une structure, et un circuit distribué équivalent (dans la partie droite de la figure). L'exposant de propagation y associé au guide d'onde coplanaire est de la forme y= (ami+ a&)+J(3= -j(Re ff + jcoLeff).(Geff + JcoCeff) . Les pertes aSUB associées à la couche de support dans les structures sont directement proportionnelles à GEFF à hautes fréquences.
En effet, les pertes aSUB sont égales à [0.5 * GEFF. (Le / Cr) 5], L et Ce correspondant respectivement à l'inductance et à la capacité linéiques effectives de la structure coplanaire représentée sur la figure 3.
Pour une structure donnée, plus la valeur du paramètre GEFF est importante, plus les pertes associées à la structure sont donc importantes (et inversement).
Le modèle utilisé est mis en oeuvre par le logiciel Atlas (marque déposée) de la société Silvaco. Ce modèle permet de prendre en compte les différents paramètres dimensionnels du guide d'onde coplanaire: É Géométrie des lignes métallisées formées sur la structure pour la mesure de pertes, É épaisseur de la couche d'oxyde enterré (couche isolante) de la structure, É tension VA appliquée sur les lignes métallisées, (prise en compte de la tension de polarisation et de la fréquence).
En outre, ce modèle prend en compte les paramètres Dt et QBOx dans le calcul 20 de GEFF.
La figure 1 représente quatre courbes 11, 12, 13, 14, correspondant à quatre structures différentes associées à quatre valeurs différentes du paramètre QBOx.
Chacune de ces courbes illustre l'évolution relative, par rapport à un point de référence, des pertes de la structure (via le paramètre GEFF, qui est comme on l'a vu directement lié aux pertes), en fonction d'une tension VA qui serait appliquée à un conducteur de la structure dans le cadre de la méthode de mesure de pertes décrite ci-dessus.
Le point de référence est fixé à la valeur de GEFF obtenue pour VDC =QBOx=Dit=O.
2860341 12 La courbe 11 correspond à une structure dont la valeur de QBOx est nulle.
Les courbes 12, 13 et 14 correspondent quant à elles à trois structures dont les couches isolantes présentent des valeurs respectives de QBOx non nulles, allant croissant de la structure de la courbe 12 à la structure de la courbe 14 (pour laquelle la charge de la couche isolante vaut 10" cm-2).
La flèche de cette figure traduit l'augmentation de QBOx entre les structures des différentes courbes.
Cette figure illustre qu'une augmentation de la valeur de QBOx entraîne une augmentation des pertes de la structure.
On peut tenter d'expliquer cette influence du paramètre QBOx, et donc de la charge de la couche électriquement isolante, de la manière suivante.
Cette charge est une charge positive, qui a donc tendance à attirer à l'interface entre la couche isolante et la couche de support (très résistive) des charges mobiles négatives (électrons).
Ces électrons s'amassant en surnombre à ladite interface y forment alors une couche superficielle peu résistive, qui augmente donc les pertes 20 globales dans la couche de support.
Lors de la mise en oeuvre de la méthode de mesure de pertes mentionnée cidessus, en appliquant sur le conducteur central une tension VA légèrement négative, on ne fait que repousser temporairement ces électrons sous le conducteur central, qui s'éloignent alors de l'interface: cette partie de l'interface devient alors plus résistive et les pertes mesurées diminuent.
Si maintenant on fait encore diminuer la valeur de VA, les charges mobiles positives vont à leur tour être attirées vers l'interface et diminuer ainsi localement sa résistivité.
C'est donc alors pour une tension VOPT négative que la perte est minimale. Ce décalage de minimum de pertes est illustré sur la figure 1.
2860341 13 Plus la valeur de QBOx est importante, plus la valeur de VOPT va ainsi se décaler vers les valeurs négatives.
De même, pour une valeur importante de QBOx, la présence des électrons à l'interface entre la couche isolante d'oxyde enterré et la couche de support entraîne une augmentation des pertes (même à VOPT, qui est la tension pour laquelle les électrons attirés comme décrit ci-dessus à l'interface isolant/couche de support ne sont pas présents sous le conducteur central auquel est appliqué la tension VA, mais le sont dans les autres endroits de l'interface).
Une augmentation de la valeur de QBOx entre deux structures identiques par ailleurs induit donc, comme cela est visible sur la figure 1, une augmentation des pertes et un décalage vers les potentiels négatifs de la valeur VOPT de VA pour laquelle les pertes sont minimales.
La figure 2 représente de la même manière trois courbes 21, 22, 15 23, correspondant à trois structures différentes.
Chaque structure est associée à une valeur différente de Dit, au niveau de l'interface entre sa couche électriquement isolante et sa couche de support.
Chacune de ces trois courbes présente un minimum au voisinage 20 de l'abscisse 0 volt (correspondant donc à des valeurs VOPT sensiblement identiques).
La courbe 21 correspond à une structure associée à une valeur nulle du Dit.
Les courbes 22 à 24 correspondent quant à elles à des structures 25 présentant un Dit non nul et croissant (de la courbe 22 à la courbe 24) , le Dit associé à la structure de la courbe 24 étant de 1012 #/cm2/eV.
Les deux flèches situées de part et d'autre du minimum des trois courbes traduisent cet accroissement de Dit entre les trois structures.
On constate qu'une augmentation de Dit diminue les pertes associées à la structure.
2860341 14 On constate également qu'une augmentation de Dit diminue l'influence de la composante continue de la tension constante VDC appliquée sur la ligne métallisée centrale de la structure.
On peut tenter d'expliquer cette influence du paramètre Dit sur les pertes de la manière suivante.
Ce paramètre caractérise la densité à l'interface entre l'isolant et la couche de support de la structure de pièges tels que des aspérités, des contaminants, ou tout autre piège apte à piéger une charge mobile, positive ou négative (électron, ou trou c'est à dire une place vacante dans le réseau cristallin du matériau).
Une densité importante à cette interface va avoir tendance à aller à l'encontre de l'influence mentionnée ci-dessus à propos de l'effet de l'augmentation de la charge de la couche isolante.
En effet, une densité importante entraîne l'absorption d'une partie des électrons venus former la couche superficielle, qui est amassée à ladite interface et qui a pour effet de diminuer la résistivité (et donc d'augmenter les pertes) de la structure.
Plus la densité est importante, plus cet effet qui tend donc à diminuer les pertes est important.
Par ailleurs, l'effet de la tension VA qui attire à ladite interface des électrons ou des charges positives, selon le signe de cette tension, est atténué par une densité de pièges à porteurs plus importante: dans ce cas en effet, une partie des charges mobiles attirées vers l'interface par la tension VA sont piégées, et ainsi neutralisées de sorte qu'elles n'influent pas sur les pertes.
On remarquera que l'effet d'une augmentation de densité de pièges à porteurs s'applique ainsi de la même manière pour des tensions VA positives, ou négatives.
Le graphe de la figure 4 illustre l'effet d'une variation du paramètre Dit sur les pertes a.
2860341 15 Ce graphe comprend deux courbes, correspondant à deux structures différentes: É Une structure SOI obtenue par les demanderesses sans traitement particulier (à l'issue d'un procédé de type SMARTCUT ), (en ligne pleine, courbe 41), É Une structure similaire ayant subi un traitement spécifique visant à diminuer la valeur du paramètre Dit à l'interface entre la couche isolante d'oxyde enterré et la couche de support de la structure (ligne en pointillés, courbe 42). Ce traitement peut être un recuit sous un mélange composé de 5% d'hydrogène et 95% d'azote, à une température de l'ordre de 432 C, pendant 30 min. On précise qu'on reviendra dans la suite de ce texte sur le traitement particulier permettant d'obtenir cette diminution du paramètre Dit. La figure 4 illustre ainsi qu'une diminution du Dit à l'interface entre la couche isolante et la couche de support de la structure augmente les pertes à travers la structure.
La figure 5 illustre de manière correspondante l'influence d'une modification de la valeur de QBOX sur les pertes a.
La figure 5 représente ainsi l'évolution des pertes en fonction de la 20 tension constante appliquée lors de la caractérisation de ces pertes, pour deux structures différentes: É Une structure présentant un QBOX faible, par exemple de l'ordre de 1.5. 1010cm-2 (courbe 51, qui correspond à unSOI obtenu de manière connue en soi par un procédé SMARTCUT ), É Et une structure présentant un QBOX plus important, de l'ordre de 6. 101 cm-2 (courbe 52, qui correspond à une tranche Si Haute Résistivité oxydée dans un four contenant un contaminant par exemple un contaminant métallique).
On constate qu'une augmentation du paramètre QBOX entraîne 30 comme déjà mentionné ci-dessus une augmentation des pertes.
On précise que le niveau de Dit n'a pas été modifié entre les structures correspondant respectivement aux courbes 51 et 52.
Les courbes de la figure 7 représentent l'évolution des pertes pour Vpc = 0 V, en fonction de la fréquence, pour trois structures SOI obtenues par un procédé de type SMARTCUT et présentant des valeurs de QBOx et de Dit différentes.
Le tableau ci-dessous donne les valeurs de QBOx et de Dit pour chacune de ces trois structures SL1, SL2, SHI.
Nom de la QBOx [#/cm2] Dit [#/cm2/eV] tranche SL1 ^'1e10 Négligeable SL2 ^'1e10 ^'1e11 SHI -1e10 avec Négligeable QBOX,SH1 > QBOX,SL1 Les courbes en pointillés correspondent aux pertes simulées de guides d'onde coplanaires réalisés sur des structures identiques, à l'exception de la résistivité peff des couches de support de ces structures respectives qui varient de 100 S2.cm (courbe la plus haute) à 5000 52.cm (courbe la plus basse les valeurs de résistivité des couches de support croissant dans le sens de la flèche).
La figure montre que plus cette résistivité peff est élevée, plus les pertes théoriques sont faibles.
On notera que ces pertes théoriques regroupent à la fois les pertes associées aux conducteurs métalliques des lignes (correspondant à la courbe la plus basse de la figure 7, en traits continus) et les pertes dans la couche de support.
On remarque sur la figure 7 que la structure présentant une valeur de Dit la plus élevée est celle qui présente les pertes les plus faibles. Les pertes de cette structure correspondent à une résistivité effective de l'ordre de 4000 S2.cm, ce qui rend les pertes associées à la couche de support négligeables par rapport aux pertes associées aux conducteurs métalliques 2860341 17 (les pertes totales a étant égales à la somme des pertes aCOND et SUB, lorsque SUB tend vers 0, a devient équivalent à acoND).
Les structures présentant des valeurs de QBOX faibles mais des valeurs de Dit négligeables présentent quant à elles des pertes correspondant à des valeurs de résistivité de la couche de support de seulement 300 et 500 û. cm.
Dans le cadre de l'invention, on modifie ainsi une valeur de densité de pièges à porteurs et/ou une valeur de charges dans la couche électriquement isolante d'une structure concernée par l'invention, en vue de maximiser la résistivité électrique de cette structure.
Comme on l'a dit, l'invention peut être mise en oeuvre dans le contexte du collage d'un premier substrat (comprenant la couche utile de la structure), et d'un deuxième substrat (comprenant la couche de support de la structure).
Dans ce cas, le premier substrat qui comprend la couche utile de la structure peut également comprendre la couche isolante de la structure.
Il est possible de procéder préalablement à un tel collage à la modification de la densité de pièges à porteurs pour augmenter cette densité, ce qui entraînera comme on l'a vu ci-dessus une diminution des pertes associées à la structure.
A cet effet, plusieurs variantes (mises en oeuvre seules ou en combinaison) peuvent être envisagées: É Modification de la densité de pièges à porteurs en intercalant entre les deux substrats à coller une couche intermédiaire destinée à être en contact avec la couche de support du deuxième substrat, le matériau de ladite couche intermédiaire étant choisi de manière à favoriser, par son association avec le matériau de la couche de support, une augmentation de densité de pièges à porteurs, > Dans ce cas, on peut déposer ladite couche intermédiaire sur le 30 deuxième substrat, préalablement au collage, 2860341 18 - Et dans une application de l'invention, la couche de support peut être en silicium et le matériau de la couche intermédiaire peut être un oxyde nitruré, É Modification de la densité de pièges à porteurs en utilisant pour le collage desdits premier et deuxième substrats au moins un matériau permettant de favoriser, par son association avec le matériau de la couche de support, une augmentation de densité de pièges à porteurs, É Modification de la densité de pièges à porteurs en réalisant avant le collage desdits premier et deuxième substrats un traitement de la région superficielle du deuxième substrat, - Un tel traitement de la région superficielle du deuxième substrat peut en particulier comprendre une détérioration contrôlée de l'état de surface de ce deuxième substrat (détérioration de sa rugosité, par gravure).
Par ailleurs, toujours dans le cadre de la mise en oeuvre de l'invention en combinaison avec un collage tel que mentionné ci-dessus, on peut modifier la charge dans la couche électriquement isolante de la structure de manière à la diminuer, selon plusieurs variantes (ici encore mises en oeuvre seules ou en combinaison) : É Modification de la charge en ajustant les caractéristiques d'une implantation réalisée dans ledit premier substrat préalablement au collage, - Dans ce cas, on ajustera de préférence les doses de l'implantation pour modifier la valeur de charge dans la couche électriquement isolante, - Cette implantation peut en outre correspondre à l'étape d'implantation de fragilisation d'un procédé de type SMARTCUT . Dans ce cas, le premier substrat peut être un substrat de silicium monocristallin dont la surface a été oxydée, avant de recevoir l'implantation au travers de cette surface oxydée, et le deuxième substrat correspond au support ou raidisseur destiné à être collé ledit 2860341 19 premier substrat ce premier substrat faisant ensuite l'objet d'un détachement au niveau de la zone de fragilisation définie en son épaisseur par l'étape d'implantation, pour aboutir à la structure multicouche désirée, É Modification de la charge dans la couche électriquement isolante en ajustant les paramètres d'une oxydation thermique réalisée sur le premier substrat avant le collage, pour créer à sa surface la couche isolante de la structure, - Les paramètres sur lesquels on agit comprennent en particulier la température (en valeur absolue) et/ou son évolution (en particulier caractéristiques de rampe de montée en température), la composition des gaz, le temps de recuit, - Ici encore, ladite oxydation thermique peut correspondre à l'étape de création d'une couche d'oxyde d'un procédé de type SMARTCUT .
Enfin, il est également possible de modifier la charge dans la couche électriquement isolante de la structure en ajustant les paramètres d'un traitement thermique qui est appliqué à ladite structure, une fois celleci constituée. Dans ce cas, il est indifférent qu'on ait procédé préalablement à un collage de deux substrats ou non.
Et dans une telle variante d'ajustement de la charge de la couche électriquement isolante de la structure, on ajuste le budget thermique dudit traitement thermique de manière à diminuer autant que possible la charge dans cette couche isolante.
La figure 6 illustre l'étape de collage de deux substrats A et B mentionnés ci-dessus, dans le cas où le substrat A a fait l'objet d'une oxydation (pour créer en particulier une couche Al d'oxyde superficiel) et une implantation (pour créer une zone de fragilisation A2 définissant dans l'épaisseur du substrat A une couche utile A3).
Le substrat B correspond à la couche de support de la structure 30 finale que l'on désire obtenir.
2860341 20 Ce cas de figure correspond en particulier à la mise en oeuvre de l'invention dans le cadre d'un procédé de type SMARTCUT .

Claims (3)

  1. 21 REVENDICATIONS
    1. Procédé de fabrication d'une structure multicouche réalisée à partir de matériaux semiconducteurs et comportant une couche utile, une couche de support et une couche électriquement isolante entre la couche utile et la couche de support, caractérisé en ce que le procédé comprend la modification de la densité de pièges à porteurs et/ou de la charge électrique dans la couche électriquement isolante, en vue de minimiser les pertes électriques dans la couche de support de la structure.
    2. Procédé selon la revendication précédente, caractérisé en ce que ladite modification vise à augmenter la densité de pièges à porteurs au niveau de l'interface entre la couche isolante de la structure et la couche de support de la structure.
    3. Procédé selon l'une des revendications précédentes, caractérisé en ce que ladite modification vise à diminuer la charge électrique dans la couche électriquement isolante de la structure.
    4. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche utile est choisie de manière à présenter une résistivité sensiblement inférieure à la résistivité de la couche de support.
    5. Procédé selon l'une des revendications précédentes, caractérisé 30 en ce que le procédé comprend le collage d'un premier substrat 2860341 22 comprenant la couche utile de la structure et d'un deuxième substrat comprenant la couche de support de la structure.
    6. Procédé selon la revendication précédente, caractérisé en ce que ledit premier substrat comprend une couche isolante.
    7. Procédé selon la revendication précédente, caractérisé en ce que ladite couche isolante du premier substrat correspond à la couche isolante de la structure.
    8. Procédé selon l'une des trois revendications précédentes, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs préalablement au collage dudit premier substrat et dudit deuxième substrat.
    9. Procédé selon la revendication précédente, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs en intercalant entre lesdits deux substrats à coller une couche intermédiaire destinée à être en contact avec la couche de support du deuxième substrat, le matériau de ladite couche intermédiaire étant choisi de manière à favoriser, par son association avec le matériau de ladite couche de support, une augmentation de densité de pièges à porteurs.
    10. Procédé selon la revendication précédente, caractérisé en ce qu'on dépose ladite couche intermédiaire sur ledit deuxième substrat, préalablement audit collage des premier et deuxième substrats.
  2. 2860341 23 11. Procédé selon la revendication précédente, caractérisé en ce que ladite couche de support est en silicium et le matériau de ladite couche intermédiaire est un oxyde nitruré.
    12. Procédé selon l'une des quatre revendications précédentes, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs en utilisant pour le collage desdits premier et deuxième substrats au moins un matériau permettant de favoriser, par son association avec le matériau de ladite couche de support, une augmentation de densité de pièges à porteurs.
    13. Procédé selon l'une des cinq revendications précédentes, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la densité de pièges à porteurs en réalisant avant le collage desdits premier et deuxième substrats un traitement de la région superficielle du deuxième substrat.
    14. Procédé selon la revendication précédente, caractérisé en ce que ledit traitement de la région superficielle du deuxième substrat comprend une détérioration contrôlée de l'état de surface du deuxième substrat.
    15. Procédé selon l'une des sept revendications précédentes, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la charge dans la couche électriquement isolante en ajustant les caractéristiques d'une implantation réalisée dans ledit premier substrat préalablement au collage desdits premier et deuxième substrats.
  3. 2860341 24 16. Procédé selon la revendication précédente, caractérisé en ce qu'on ajuste les doses de ladite implantation pour modifier la charge dans la couche électriquement isolante.
    17. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que ladite implantation correspond à une implantation de fragilisation d'un procédé de type SMARTCUT .
    18. Procédé selon l'une des dix revendications précédentes, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la charge dans la couche électriquement isolante en ajustant les paramètres d'une oxydation thermique réalisée sur ledit premier substrat pour créer à sa surface la couche isolante de la structure.
    19. Procédé selon la revendication précédente, caractérisé en ce que lesdits paramètres comprennent la température et/ou son 20 évolution, la composition des gaz, le temps de recuit.
    20. Procédé selon l'une des revendications précédentes, caractérisé en ce qu'en vue de minimiser les pertes électriques dans la couche de support de la structure, on modifie la charge dans la couche électriquement isolante en ajustant les paramètres d'un traitement thermique qui est appliqué à ladite structure une fois celle-ci constituée.
    21. Procédé selon la revendication précédente, caractérisé en ce 30 qu'on ajuste le budget thermique dudit traitement thermique de 2860341 25 manière à diminuer la charge dans la couche électriquement isolante de la structure.
    22. Procédé selon l'une des revendications précédentes, caractérisé 5 en ce que ladite structure est un SOI.
    23. Procédé selon l'une des revendications précédentes, caractérisé en ce que le procédé met en oeuvre les étapes d'un procédé de type SMARTCUT .
FR0311347A 2003-09-26 2003-09-26 Procede de fabrication de structure multicouche a pertes diminuees Expired - Lifetime FR2860341B1 (fr)

Priority Applications (14)

Application Number Priority Date Filing Date Title
FR0311347A FR2860341B1 (fr) 2003-09-26 2003-09-26 Procede de fabrication de structure multicouche a pertes diminuees
PCT/IB2004/003340 WO2005031853A1 (fr) 2003-09-26 2004-09-27 Procede pour fabriquer une structure multicouche constituee de materiaux semi-conducteurs
JP2006527229A JP2007507093A (ja) 2003-09-26 2004-09-27 抵抗損を低減させた積層型半導体構造の製造方法
US10/572,799 US20070032040A1 (en) 2003-09-26 2004-09-27 Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
EP04761498A EP1665367A2 (fr) 2003-09-26 2004-09-27 Procede de fabrication d'une structure semiconductrice multicouche a pertes ohmiques reduites
EP04769623A EP1665368A1 (fr) 2003-09-26 2004-09-27 Procede pour fabriquer une structure multicouche constituee de materiaux semi-conducteurs
KR1020067005842A KR20060118437A (ko) 2003-09-26 2004-09-27 저항손을 감소시키는 다층 반도체 구조의 제조 방법
CNA2004800278168A CN1856873A (zh) 2003-09-26 2004-09-27 制造具有降低的欧姆损耗的多层半导体结构的方法
PCT/BE2004/000137 WO2005031842A2 (fr) 2003-09-26 2004-09-27 Procede de fabrication d'une structure semiconductrice multicouche a pertes ohmiques reduites
CNB2004800280083A CN100477152C (zh) 2003-09-26 2004-09-27 用于制作由半导体材料制成的多层结构的方法
KR1020067005608A KR100789527B1 (ko) 2003-09-26 2004-09-27 반도체 재료로 제조되는 다층구조체 제조방법
JP2006527512A JP2007507100A (ja) 2003-09-26 2004-09-27 半導体材料製の多層構造を製造するための方法
US11/389,469 US7585748B2 (en) 2003-09-26 2006-03-24 Process for manufacturing a multilayer structure made from semiconducting materials
JP2012014182A JP5518911B2 (ja) 2003-09-26 2012-01-26 半導体材料製の多層構造を製造するための方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0311347A FR2860341B1 (fr) 2003-09-26 2003-09-26 Procede de fabrication de structure multicouche a pertes diminuees

Publications (2)

Publication Number Publication Date
FR2860341A1 true FR2860341A1 (fr) 2005-04-01
FR2860341B1 FR2860341B1 (fr) 2005-12-30

Family

ID=34307223

Family Applications (1)

Application Number Title Priority Date Filing Date
FR0311347A Expired - Lifetime FR2860341B1 (fr) 2003-09-26 2003-09-26 Procede de fabrication de structure multicouche a pertes diminuees

Country Status (7)

Country Link
US (1) US7585748B2 (fr)
EP (1) EP1665368A1 (fr)
JP (2) JP2007507100A (fr)
KR (1) KR100789527B1 (fr)
CN (1) CN100477152C (fr)
FR (1) FR2860341B1 (fr)
WO (1) WO2005031853A1 (fr)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016198298A1 (fr) 2015-06-09 2016-12-15 Soitec Procédé de fabrication d'un élément à semi-conducteur comprenant une couche de piégeage de charges
CN107533953A (zh) * 2015-03-03 2018-01-02 太阳能爱迪生半导体有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
WO2018137937A1 (fr) 2017-01-26 2018-08-02 Soitec Support pour une structure semiconductrice
WO2018178562A1 (fr) 2017-03-31 2018-10-04 Soitec Procédé d'ajustement de l'état de contrainte d'un film piézoélectrique et dispositif a onde acoustique employant un tel film
US10510531B2 (en) 2016-11-04 2019-12-17 Soitec Method of fabrication of a semiconductor element comprising a highly resistive substrate
WO2020008116A1 (fr) 2018-07-05 2020-01-09 Soitec Substrat pour un dispositif integre radioafrequence et son procede de fabrication
FR3094573A1 (fr) 2019-03-29 2020-10-02 Soitec Procede de preparation d’une couche mince de materiau ferroelectrique
FR3098642A1 (fr) 2019-07-12 2021-01-15 Soitec procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
WO2022023630A1 (fr) 2020-07-28 2022-02-03 Soitec Procede de report d'une couche mince sur un substrat support muni d'une couche de piegeage de charges
FR3113184A1 (fr) 2020-07-28 2022-02-04 Soitec Procede de preparation d’un substrat support, et procede de report d’une couche mince sur ce substrat support
FR3121548A1 (fr) 2021-03-30 2022-10-07 Soitec Procede de preparation d’un substrat avance, notamment pour des applications photoniques
FR3129029A1 (fr) 2021-11-09 2023-05-12 Soitec Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129028A1 (fr) 2021-11-09 2023-05-12 Soitec Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
WO2024002608A1 (fr) 2022-06-29 2024-01-04 Soitec Procede de fabrication d'une structure comportant une couche barriere a la diffusion d'especes atomiques
FR3137490A1 (fr) 2022-07-04 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
WO2024156465A1 (fr) 2023-01-27 2024-08-02 Soitec Structure comprenant une couche superficielle reportee sur un support muni d'une couche de piegeage de charges a contamination limitee et procede de fabrication

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2896618B1 (fr) * 2006-01-23 2008-05-23 Soitec Silicon On Insulator Procede de fabrication d'un substrat composite
FR2919427B1 (fr) * 2007-07-26 2010-12-03 Soitec Silicon On Insulator Structure a reservoir de charges.
EP2269226A1 (fr) 2008-03-13 2011-01-05 S.O.I.Tec Silicon on Insulator Technologies Substrat comportant une zone chargée dans une couche enterrée isolante
JP2009231376A (ja) 2008-03-19 2009-10-08 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハ及び半導体デバイスならびにｓｏｉウェーハの製造方法
FR2933235B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat bon marche et procede de fabrication associe
FR2933234B1 (fr) * 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
FR2933233B1 (fr) * 2008-06-30 2010-11-26 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
TWI484622B (zh) * 2009-09-08 2015-05-11 Soitec Silicon On Insulator 用以製造基材的方法
FR2953640B1 (fr) * 2009-12-04 2012-02-10 S O I Tec Silicon On Insulator Tech Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
WO2012087580A2 (fr) 2010-12-24 2012-06-28 Io Semiconductor, Inc. Couche riche en pièges pour dispositifs à semi-conducteurs
US9754860B2 (en) 2010-12-24 2017-09-05 Qualcomm Incorporated Redistribution layer contacting first wafer through second wafer
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
US9553013B2 (en) 2010-12-24 2017-01-24 Qualcomm Incorporated Semiconductor structure with TRL and handle wafer cavities
US9624096B2 (en) 2010-12-24 2017-04-18 Qualcomm Incorporated Forming semiconductor structure with device layers and TRL
JP5673170B2 (ja) * 2011-02-09 2015-02-18 信越半導体株式会社 貼り合わせ基板、貼り合わせ基板の製造方法、半導体デバイス、及び半導体デバイスの製造方法
JP6100200B2 (ja) * 2014-04-24 2017-03-22 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6118757B2 (ja) * 2014-04-24 2017-04-19 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
JP6102823B2 (ja) 2014-05-14 2017-03-29 信越半導体株式会社 Ｓｏｉ基板の評価方法
JP6353814B2 (ja) * 2015-06-09 2018-07-04 信越半導体株式会社 貼り合わせｓｏｉウェーハの製造方法
US9721969B2 (en) 2015-06-30 2017-08-01 Globalfoundries Singapore Pte. Ltd. Creation of wide band gap material for integration to SOI thereof
WO2024115414A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
WO2024115411A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes
WO2024115410A1 (fr) 2022-11-29 2024-06-06 Soitec Support comprenant une couche de piegeage de charges, substrat composite comprenant un tel support et procedes de fabrication associes.
FR3146020A1 (fr) 2023-02-20 2024-08-23 Soitec Support comprenant une couche de piégeage de charges, substrat composite comprenant un tel support et procédé de fabrication associés

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773152A (en) * 1994-10-13 1998-06-30 Nec Corporation SOI substrate having a high heavy metal gettering effect for semiconductor device
EP0975011A1 (fr) * 1998-07-23 2000-01-26 Canon Kabushiki Kaisha Substrat semi-conducteur et procédé de sa fabrication
US6091112A (en) * 1996-12-24 2000-07-18 Lg Semicon Co., Ltd. Silicon on insulator semiconductor substrate and fabrication method therefor
FR2794897A1 (fr) * 1999-06-11 2000-12-15 Mitsubishi Electric Corp Plaquette a semi-conducteur et dispositif a semi-conducteur fabrique a partir d'une telle plaquette
US20020047169A1 (en) * 2000-09-01 2002-04-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and SOI substrate
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3956025A (en) * 1973-06-01 1976-05-11 Raytheon Company Semiconductor devices having surface state control and method of manufacture
US4883215A (en) * 1988-12-19 1989-11-28 Duke University Method for bubble-free bonding of silicon wafers
JP3237888B2 (ja) * 1992-01-31 2001-12-10 キヤノン株式会社 半導体基体及びその作製方法
US6107213A (en) * 1996-02-01 2000-08-22 Sony Corporation Method for making thin film semiconductor
US5773151A (en) * 1995-06-30 1998-06-30 Harris Corporation Semi-insulating wafer
JP3472171B2 (ja) * 1997-12-26 2003-12-02 キヤノン株式会社 半導体基材のエッチング方法及びエッチング装置並びにそれを用いた半導体基材の作製方法
JP3809733B2 (ja) 1998-02-25 2006-08-16 セイコーエプソン株式会社 薄膜トランジスタの剥離方法
JP3758366B2 (ja) * 1998-05-20 2006-03-22 富士通株式会社 半導体装置
JP2000100676A (ja) * 1998-07-23 2000-04-07 Canon Inc 半導体基板とその作製方法
JP4556255B2 (ja) * 1998-12-07 2010-10-06 株式会社デンソー 半導体装置の製造方法
US6368938B1 (en) * 1999-10-05 2002-04-09 Silicon Wafer Technologies, Inc. Process for manufacturing a silicon-on-insulator substrate and semiconductor devices on said substrate
FR2810448B1 (fr) * 2000-06-16 2003-09-19 Soitec Silicon On Insulator Procede de fabrication de substrats et substrats obtenus par ce procede
JP2002359247A (ja) * 2000-07-10 2002-12-13 Canon Inc 半導体部材、半導体装置およびそれらの製造方法
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6603156B2 (en) * 2001-03-31 2003-08-05 International Business Machines Corporation Strained silicon on insulator structures
US6507046B2 (en) * 2001-05-11 2003-01-14 Cree, Inc. High-resistivity silicon carbide substrate for semiconductor devices with high break down voltage
JPWO2003046993A1 (ja) * 2001-11-29 2005-04-14 信越半導体株式会社 Ｓｏｉウェーハの製造方法
CN1856873A (zh) * 2003-09-26 2006-11-01 卢万天主教大学 制造具有降低的欧姆损耗的多层半导体结构的方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5773152A (en) * 1994-10-13 1998-06-30 Nec Corporation SOI substrate having a high heavy metal gettering effect for semiconductor device
US6091112A (en) * 1996-12-24 2000-07-18 Lg Semicon Co., Ltd. Silicon on insulator semiconductor substrate and fabrication method therefor
US6548382B1 (en) * 1997-07-18 2003-04-15 Silicon Genesis Corporation Gettering technique for wafers made using a controlled cleaving process
EP0975011A1 (fr) * 1998-07-23 2000-01-26 Canon Kabushiki Kaisha Substrat semi-conducteur et procédé de sa fabrication
FR2794897A1 (fr) * 1999-06-11 2000-12-15 Mitsubishi Electric Corp Plaquette a semi-conducteur et dispositif a semi-conducteur fabrique a partir d'une telle plaquette
US20020047169A1 (en) * 2000-09-01 2002-04-25 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and SOI substrate

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107533953A (zh) * 2015-03-03 2018-01-02 太阳能爱迪生半导体有限公司 具有可控膜应力的在硅衬底上沉积电荷捕获多晶硅膜的方法
WO2016198298A1 (fr) 2015-06-09 2016-12-15 Soitec Procédé de fabrication d'un élément à semi-conducteur comprenant une couche de piégeage de charges
US10297464B2 (en) 2015-06-09 2019-05-21 Soitec Process for the manufacture of a semiconductor element comprising a layer for trapping charges
US10510531B2 (en) 2016-11-04 2019-12-17 Soitec Method of fabrication of a semiconductor element comprising a highly resistive substrate
WO2018137937A1 (fr) 2017-01-26 2018-08-02 Soitec Support pour une structure semiconductrice
WO2018178562A1 (fr) 2017-03-31 2018-10-04 Soitec Procédé d'ajustement de l'état de contrainte d'un film piézoélectrique et dispositif a onde acoustique employant un tel film
WO2020008116A1 (fr) 2018-07-05 2020-01-09 Soitec Substrat pour un dispositif integre radioafrequence et son procede de fabrication
FR3094573A1 (fr) 2019-03-29 2020-10-02 Soitec Procede de preparation d’une couche mince de materiau ferroelectrique
WO2020200986A1 (fr) 2019-03-29 2020-10-08 Soitec Procédé de préparation d'une couche mince de matériau ferroélectrique
FR3098642A1 (fr) 2019-07-12 2021-01-15 Soitec procédé de fabrication d'une structure comprenant une couche mince reportée sur un support muni d’une couche de piégeage de charges
WO2021008742A1 (fr) 2019-07-12 2021-01-21 Soitec Procede de fabrication d'une structure comprenant une couche mince reportee sur un support muni d'une couche de piegeage de charges
EP4060715A1 (fr) 2019-07-12 2022-09-21 Soitec Une structure comprenant une couche mince reportée sur un support muni d'une couche de piégeage de charges
FR3113184A1 (fr) 2020-07-28 2022-02-04 Soitec Procede de preparation d’un substrat support, et procede de report d’une couche mince sur ce substrat support
WO2022023630A1 (fr) 2020-07-28 2022-02-03 Soitec Procede de report d'une couche mince sur un substrat support muni d'une couche de piegeage de charges
FR3121548A1 (fr) 2021-03-30 2022-10-07 Soitec Procede de preparation d’un substrat avance, notamment pour des applications photoniques
FR3129029A1 (fr) 2021-11-09 2023-05-12 Soitec Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
FR3129028A1 (fr) 2021-11-09 2023-05-12 Soitec Procede de preparation d’un substrat support muni d’une couche de piegeage de charges
WO2023084173A1 (fr) 2021-11-09 2023-05-19 Soitec Procede de preparation d'un substrat support muni d'une couche de piegeage de charges
WO2023084168A1 (fr) 2021-11-09 2023-05-19 Soitec Procede de preparation d'un substrat support muni d'une couche de piegeage de charges
WO2024002608A1 (fr) 2022-06-29 2024-01-04 Soitec Procede de fabrication d'une structure comportant une couche barriere a la diffusion d'especes atomiques
FR3137493A1 (fr) 2022-06-29 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
FR3137490A1 (fr) 2022-07-04 2024-01-05 Soitec Procede de fabrication d’une structure comportant une couche barriere a la diffusion d’especes atomiques
WO2024008441A1 (fr) 2022-07-04 2024-01-11 Soitec Procede de fabrication d'une structure comportant une couche barriere a la diffusion d'especes atomiques
WO2024156465A1 (fr) 2023-01-27 2024-08-02 Soitec Structure comprenant une couche superficielle reportee sur un support muni d'une couche de piegeage de charges a contamination limitee et procede de fabrication
FR3145444A1 (fr) 2023-01-27 2024-08-02 Soitec Structure comprenant une couche superficielle reportee sur un support muni d’une couche de piegeage de charges a contamination limitee et procede de fabrication

Also Published As

Publication number Publication date
US7585748B2 (en) 2009-09-08
US20060166451A1 (en) 2006-07-27
CN1860603A (zh) 2006-11-08
JP2012104855A (ja) 2012-05-31
WO2005031853A1 (fr) 2005-04-07
JP5518911B2 (ja) 2014-06-11
JP2007507100A (ja) 2007-03-22
EP1665368A1 (fr) 2006-06-07
FR2860341B1 (fr) 2005-12-30
KR20060069496A (ko) 2006-06-21
KR100789527B1 (ko) 2007-12-28
CN100477152C (zh) 2009-04-08

Similar Documents

Publication Publication Date Title
FR2860341A1 (fr) Procede de fabrication de structure multicouche a pertes diminuees
FR3029682A1 (fr) Substrat semi-conducteur haute resistivite et son procede de fabrication
WO2002037556A1 (fr) Procede de fabrication d'une structure empilee comprenant une couche mince adherant a un substrat cible
FR3053532A1 (fr) Structure hybride pour dispositif a ondes acoustiques de surface
FR2933233A1 (fr) Substrat de haute resistivite bon marche et procede de fabrication associe
EP0801419A1 (fr) Procédé d'obtention d'un film mince de matériau semiconducteur comprenant notamment des composants électroniques
FR2973158A1 (fr) Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
EP1653504A1 (fr) Structure composite à forte dissipation thermique
EP3394908B1 (fr) Substrat pour un dispositif a ondes acoustiques de surface ou a ondes acoustiques de volume compense en temperature
WO2020128354A1 (fr) Substrat de type semi-conducteur sur isolant pour des applications radiofréquences
WO2015150257A1 (fr) Procédé de fabrication d'une plaque de semi-conducteur adaptée pour la fabrication d'un substrat soi, et plaque de substrat soi ainsi obtenue
FR3079345A1 (fr) Procede de fabrication d'un substrat pour dispositif radiofrequence
FR3052298A1 (fr) Structure hybride pour dispositif a ondes acoustiques de surface
WO2018142052A1 (fr) Structure pour application radiofréquence
FR2946478A1 (fr) Resonateur a ondes de volume.
EP3818561A1 (fr) Substrat pour un dispositif integre radioafrequence et son procede de fabrication
WO2000003429A1 (fr) Structure semiconductrice en couche mince comportant une couche de repartition de chaleur
EP2304788A1 (fr) Substrat de type semi-conducteur sur isolant a couches de diamant intrinseque et dope
EP4030467B1 (fr) Procédé de collage direct hydrophile de substrats
EP4088312B1 (fr) Procédé de fabrication d'une structure de type semi-conducteur sur isolant pour applications radiofréquences
WO2019186265A1 (fr) Procédé de fabrication d'un substrat pour filtre radiofréquence
WO2020136343A1 (fr) Structure de type semi-conducteur pour applications digitales et radiofréquences
FR3046874A1 (fr) Procede de fabrication de structures semi-conductrices incluant une couche a haute resistivite, et structures semi-conductrices apparentees
WO2022152990A1 (fr) Substrat support en silicium adapte aux applications radiofrequences et procede de fabrication associe
WO2022195226A1 (fr) Transistor nc-fet comportant un substrat du type semi-conducteur sur isolant

Legal Events

Date Code Title Description
CD Change of name or company name

Owner name: INIVERSITE CATHOLIQUE DE LOUVAIN, BE

Effective date: 20120423

Owner name: SOITEC, FR

Effective date: 20120423

PLFP Fee payment

Year of fee payment: 14

PLFP Fee payment

Year of fee payment: 15

PLFP Fee payment

Year of fee payment: 16

PLFP Fee payment

Year of fee payment: 17

PLFP Fee payment

Year of fee payment: 18

PLFP Fee payment

Year of fee payment: 19

PLFP Fee payment

Year of fee payment: 20