[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

FR2797140A1 - Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions - Google Patents

Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions Download PDF

Info

Publication number
FR2797140A1
FR2797140A1 FR9909938A FR9909938A FR2797140A1 FR 2797140 A1 FR2797140 A1 FR 2797140A1 FR 9909938 A FR9909938 A FR 9909938A FR 9909938 A FR9909938 A FR 9909938A FR 2797140 A1 FR2797140 A1 FR 2797140A1
Authority
FR
France
Prior art keywords
substrate
connections
conductive
front face
rear face
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
FR9909938A
Other languages
English (en)
Other versions
FR2797140B1 (fr
Inventor
Philippe Robert
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Thales Avionics SAS
Original Assignee
Thales Avionics SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thales Avionics SAS filed Critical Thales Avionics SAS
Priority to FR9909938A priority Critical patent/FR2797140B1/fr
Priority to EP00953255A priority patent/EP1210733A1/fr
Priority to US10/030,157 priority patent/US6756304B1/en
Priority to PCT/FR2000/002065 priority patent/WO2001009944A1/fr
Publication of FR2797140A1 publication Critical patent/FR2797140A1/fr
Application granted granted Critical
Publication of FR2797140B1 publication Critical patent/FR2797140B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481Internal lead connections, e.g. via connections, feedthrough structures
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0094Filling or covering plated through-holes or blind plated vias, e.g. for masking or for mechanical reinforcement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554External layer
    • H01L2224/0556Disposition
    • H01L2224/0557Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0306Inorganic insulating substrates, e.g. ceramic, glass
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09209Shape and layout details of conductors
    • H05K2201/095Conductive through-holes or vias
    • H05K2201/0959Plated through-holes or plated blind vias filled with insulating material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025Abrading, e.g. grinding or sand blasting
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/13Moulding and encapsulation; Deposition techniques; Protective layers
    • H05K2203/1333Deposition techniques, e.g. coating
    • H05K2203/1338Chemical vapour deposition
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/04Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching
    • H05K3/045Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed mechanically, e.g. by punching by making a conductive layer having a relief pattern, followed by abrading of the raised portions
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038Through-connections; Vertical interconnect access [VIA] connections
    • H05K3/4076Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

L'invention conceme les procédés de fabrication de connexions conductrices traversantes dans un substrat et les substrats équipés de telles connexions.Le procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) consiste :- à creuser dans le substrat (1), du côté de la face arrière (3), des cavités (5) ayant une profondeur et une section déterminées pour délimiter des plots (4) de section déterminée destinés à assurer la conduction électrique entre les deux faces (2, 3) et,- à combler les cavités (5) avec un matériau diélectrique (7).Le substrat est équipé de connexions conductrices traversantes entre sa face avant (2) et sa face arrière (3). Les connexions conductrices sont assurées par des plots (4) délimités par des cavités (5) comblées avec un matériau diélectrique (7).Application, en particulier, à des substrats utilisés pour la fabrication de micro-capteurs.

Description

<B>Procédé de fabrication de connexions traversantes dans un substrat et</B> <B>substrat équipé de telles connexions</B> L'invention concerne un procédé de fabrication de connexions conductrices traversantes entre la face avant et la face arrière d'un substrat ainsi qu'un substrat équipé de telles connexions conductrices.
L'invention s'applique notamment à des substrats destinés à accueillir une structure micro-électronique, telle qu'un capteur, une tête magnétique, un micro-actionneur, ou destinés à accueillir un circuit micro- électronique.
Le substrat peut être électriquement conducteur (par exemple en silicium, en polysilicium) ou isolant (par exemple en céramique).
Les connexions conductrices traversantes permettent d'assurer des contacts électriques discrets entre la face avant et la face arrière d'un substrat semiconducteur, isolant ou conducteur.
L'utilisation de connexions conductrices traversantes permet - de densifier le nombre de contacts électriques, - d'assurer des contacts électriques sur un empilement de substrats, - d'alimenter les composants par la face arrière du substrat lorsque le câblage ne peut pas être fait en face avant.
La technique couramment utilisée pour fabriquer ces connexions conductrices consiste à percer le substrat de part en part (par exemple par tir laser), à isoler électriquement le trou (dans le cas d'un substrat semiconducteur ou conducteur) et à remplir le trou par un matériau conducteur.
Dans la plupart des applications, le remplissage des trous doit être total pour permettre une reprise de contact électrique aisée, pour continuer les étapes technologiques concernant les faces avant et arrière après la fabrication des connexions conductrices et pour permettre une reprise de contact électrique après un éventuel amincissement du substrat en fin de procédé.
Le remplissage se fait généralement par une pâte conductrice injectée sous pression (méthode utilisée pour réaliser les boîtiers micro- électroniques). Bien qu'efficace, cette technique est assez violente et génère des défauts sur les faces du substrat (éclats, rugosité, fissures, contraintes...). Cette technique peut même entraîner une perte d'isolation dans le cas de substrats semiconducteurs. Par ailleurs, la pâte est composée de particules métalliques mélangées à une solution à base de polymères et de solvants. Cette solution, qui sert de liant, doit être éliminée après remplissage. Cette élimination produit un retrait non négligeable du matériau conducteur qui peut être à l'origine de trous, responsables de perte de conduction. La pâte peut également être à l'origine de pollution, les polymères s'éliminant difficilement.
D'autres techniques ont été envisagées, en particulier celles décrites dans le document Electrical Interconnections Through Semiconductor Wafers de T.R.Anthony publié dans la revue Journal Application of Physic 52(8) d'août 1981.<B>Il</B> s'agit # de l'utilisation de procédés d'électrolyse qui conduisent généralement à un remplissage superficiel du trou dû à des problèmes de mouillage et à des effets de bord ou, # du remplissage par un métal en fusion. Cette technique pose des problèmes de dilatation thermique. Les métaux à bas point de fusion (inférieur à la température de ramollissement du substrat) présentent un fort coefficient de dilatation thermique, souvent bien supérieur au substrat. II en résulte des difficultés d'ordre mécanique (contraintes) ou technologique (risque de fissuration des couches déposées).
Un des buts de l'invention est de pallier les inconvénients précités. A cet effet, l'invention a pour objet un procédé de fabrication de connexions conductrices traversantes entre la face avant et la face arrière d'un substrat. Le procédé consiste - à creuser dans le substrat, du côté de la face arrière, des cavités ayant une profondeur et une section déterminées pour délimiter des plots de section déterminée destinés à assurer la conduction électrique entre les deux faces et, - à combler les cavités avec un matériau diélectrique. L'invention a également pour objet un substrat équipé de connexions conductrices traversantes entre sa face avant et sa face arrière. Les connexions conductrices sont constituées par des plots délimités par le creusement de cavités, dans la face arrière du substrat. Ces cavités sont comblées par un matériau diélectrique.
Le procédé consiste à réaliser les connexions conductrices traversantes en délimitant dans le substrat (semi-conducteur, isolant ou conducteur) des plots qui vont servir de passages conducteurs entre la face arrière et la face avant du substrat. La délimitation est effectuée en creusant des cavités. Les cavités sont comblées par un matériau diélectrique pour assurer la tenue mécanique et l'isolation électrique des plots.
L'usage d'un isolant, comme matériau de remplissage des cavités creusées, présente l'avantage d'offrir un coefficient de dilatation thermique proche de celui des substrats couramment utilisés en micro-électronique.
En outre, après remplissage, un amincissement du substrat sur les deux faces permet d'enlever les courts-circuits dus au substrat et les surplus du matériau de remplissage.
L'invention a en outre pour avantage qu'elle permet - une reprise de contact électrique simple, même après amincissement du substrat, et - une très bonne isolation électrique des passages conducteurs. Le substrat peut être isolant (par exemple en céramique) ou faiblement conducteur (par exemple un semi-conducteur faiblement dopé). Dans ces cas un dépôt métallique est fait ou peut être fait sur les plots avant remplissage des cavités afin d'assurer la conductivité électrique des plots.
Dans le cas de l'utilisation d'un substrat silicium de type silicium sur isolant plus connu par le sigle SOI, abréviation des termes anglo-saxons Silicon on lnsulator, l'amincissement du substrat destiné à couper les courts- circuits après remplissage peut être remplacée par une gravure des couches de silicium et d'oxyde du côté de la face avant pour rendre les plots débouchants.
Un substrat, équipé de connexions conductrices traversantes obtenues par un procédé selon l'invention, peut intervenir pour délimiter une enceinte. Le substrat peut permettre d'effectuer un scellement de l'enceinte de manière à ce que l'atmosphère dans l'enceinte soit parfaitement connue avec, en particulier, une pression pouvant être utilisée comme pression de référence. L'étanchéité de l'enceinte n'est en rien affectée par les connexions conductrices traversantes constituées par les plots. En effet, d'une part, les connexions conductrices traversantes obtenues par un procédé selon l'invention laissent la face avant du substrat parfaitement plane et, d'autre part, le matériau diélectrique comble la cavité de manière totalement hermétique. La possibilité de pouvoir effectuer un scellement joue un rôle primordial, en particulier pour la fabrication de micro-capteurs.
D'autres caractéristiques et avantages de l'invention apparaîtront à l'aide de la description qui suit. La description est faite en regard des figures annexées qui représentent - la figure 1, un substrat à l'issue d'une première étape du procédé, - la figure 2, une loupe sur un plot, - la figure 3, un substrat à l'issue d'une deuxième étape du procédé, - la figure 4, un substrat à l'issue d'une troisième étape du procédé, - la figure 5, un substrat à l'issue d'une quatrième étape du procédé, - la figure 6, un substrat à l'issue d'une cinquième étape du procédé, - la figure 7, un substrat à l'issue d'une sixième étape du procédé, - la figure 8, un substrat à l'issue d'une septième étape du procédé, - les figures 9 à 14, les étapes du procédé mis en oeuvre avec un substrat constitué d'un empilement de couches.
La figure 1 représente un substrat 1 ayant une face avant 2 et une face arrière 3. Le substrat 1 est couramment en silicium, mais il peut être d'une autre nature, en céramique par exemple. Le procédé selon l'invention s'applique aussi bien à un substrat faiblement conducteur (un semi conducteur comme le silicium éventuellement dopé), qu'à un substrat isolant (céramique) ou bien à un substrat conducteur.
La première étape du procédé consiste à délimiter des plots 4 dans le substrat 1. Ces plots 4 sont destinés à assurer une connexion électrique à travers le substrat 1. Les plots 4 sont avantageusement formés dans le substrat 1 lui-même. La délimitation d'un plot 4 est effectuée en creusant une cavité 5 dans la face arrière 3 du substrat 1. Suivant l'exemple de la figure 1, la cavité 5 a une section circulaire en forme de couronne. Cette couronne a une largeur Id et un diamètre 2 x (1p + Id) avec une partie pleine de diamètre 2 x Ip qui constitue le plot. La cavité 5 a une profondeur Pd inférieure à l'épaisseur e du substrat 1. La section de la cavité 5 peut ne pas être circulaire, mais carré, rectangulaire, etc.... Il en est de même pour la section du plot 4 ; la section du plot pouvant être de forme différente de celle de la cavité.
Le creusement d'une cavité 5 est obtenu par des techniques connues. Une des techniques connues consiste, à l'aide d'un masque par exemple en résine ou en oxyde, à effectuer une gravure sèche anisotrope. Une autre technique connue consiste, à l'aide d'un masque, à effectuer une gravure chimique. Pour un substrat en silicium d'épaisseur e = 525 Nm, la profondeur Pd de la cavité 5 est de l'ordre de 300 Nm. Pour un substrat en céramique le creusement est généralement effectué par un usinage mécanique du substrat.
La figure 2 est une loupe sur un plot. Le plot 4, de diamètre 2 x Ip, est délimité par la cavité 5 en forme de couronne cylindrique de largeur Id. Par exemple, le plot 4 a un diamètre 2 x Ip = 50 Nm et la cavité 5 une largeur Id = 50 NM.
La figure 3 illustre la deuxième étape du procédé. Cette deuxième étape est optionnelle, elle est nécessaire lorsque le substrat 1 n'est pas suffisamment conducteur, par exemple pour un substrat en céramique. Cette étape consiste à effectuer le dépôt d'une couche mince conductrice 6 qui a pour fonction d'augmenter la conductivité du plot. En fonction de la technique utilisée pour effectuer le dépôt, la couche 6 est déposée uniquement sur la face arrière ou bien simultanément sur les deux faces.
La technique utilisée doit permettre un dépôt sur toute la hauteur Pd du plot. Au terme de cette étape, la surface de la face arrière, et éventuellement de la face avant, est totalement recouverte d'une couche mince conductrice ; la surface de la face arrière comprenant la surface des plots 4 jusqu'au fond des cavités 5. Une technique de dépôt chimique en phase vapeur, par exemple de tungstène (W), permet d'obtenir un dépôt d'une couche conductrice 6 conformément à la description ci-dessus. Une telle technique est connue sous les sigles CVD, abréviation des termes anglo-saxons Chemical Vapor Deposition.
La figure 4 illustre la troisième étape du procédé. Les cavités 5 sont comblées par un matériau 7 déterminé. Le matériau 7 doit être isolant ou peu conducteur pour isoler le plot du reste du substrat 1 lorsque ce dernier est conducteur. La technique de dépôt consiste typiquement en un dépôt par fusion. Le procédé permet d'utiliser des matériaux ayant un faible coefficient de dilatation thermique. Le matériau peut avantageusement avoir un coefficient de dilatation thermique très proche de celui du silicium, dans le cas d'un substrat en silicium, tout en ayant une température de fusion inférieure à celle du silicium. Le faible coefficient de dilatation thermique permet d'éviter les problèmes ardus liés à la différence de coefficient de dilatation thermique entre le matériau de remplissage et le substrat ; problèmes auxquels sont confrontées certaines techniques de connexion connues.
Le matériau retenu peut être du verre, déposé par fusion.
Le matériau 7 assure, en plus d'une fonction d'isolation, nécessaire lorsque le substrat est conducteur, une fonction de maintien du plot 4. Le matériau 7 solidarise le plot 4 sur sa hauteur avec le substrat 1. Le matériau 7 peut, en outre, participer à la délimitation d'une enceinte étanche.
En fonction des techniques de dépôt utilisées, le matériau déposé peut recouvrir la totalité de la face arrière comme l'illustre la figure 4.
La figure 5 illustre la quatrième étape du procédé.
Cette étape permet de découvrir le substrat en retirant les couches indésirables de surface. Lorsque le diélectrique 7 déborde des cavités 5, il faut le retirer en amincissant la face arrière 3 du substrat 1. L'amincissement peut consister en un rodage, un polissage, une gravure ou une combinaison de ces différentes techniques. Le rodage consiste en une abrasion qui a pour inconvénient de laisser une surface ayant un état de surface rayé. Pour remédier à cet inconvénient, l'abrasion est suivie d'un polissage pour obtenir un état de surface lisse. Une technique de polissage est communément connue sous les sigles CMP, abréviation des termes anglo-saxons Chemical Mechanical Planarisation. Cette technique a un double effet, mécanique et chimique, qui permet d'obtenir une surface lisse. Le polissage est particulièrement important lorsqu'il n'y a pas eu la deuxième étape. C'est-à-dire lorsqu'il n'y a pas eu de dépôt d'une couche conductrice. La gravure peut consister en une gravure sèche ou humide. Une gravure sèche met en oeuvre un plasma, une gravure humide met en ceuvre un bain chimique.
L'amincissement, ci-dessus décrit, peut permettre de retirer la couche conductrice (déposée lors de la deuxième étape), de la face arrière 3 et de la face avant 2 si la couche conductrice est présente sur cette dernière. Le retrait de la couche conductrice peut être effectué de manière indépendante ou complémentaire par une technique spécifique connue. Par exemple, par une gravure sèche ou une gravure humide. La gravure sèche peut être du type RIE, abréviation des termes anglo-saxons Reactive Ion Etching.
Au terme de la quatrième étape, le substrat comprend un ensemble de plots 4. Cet ensemble peut comprendre un seul plot 4. La densité maximale de plots pouvant être délimités dans un substrat de taille donnée dépend, en particulier, des performances de la technique de gravure utilisée lors de la première étape. Les cavités 5, comblées par un matériau diélectrique 7, assurent la tenue mécanique et l'isolation électrique des plots 4. Le matériau 7 peut, en outre, participer à la délimitation d'une enceinte étanche. L'usage d'un diélectrique, comme matériau de remplissage des cavités creusées, présente l'avantage d'offrir un coefficient de dilatation thermique proche de celui des substrats couramment utilisés en micro- électronique. Le procédé permet de résoudre les problèmes liés à la différence de coefficient de dilatation thermique entre le substrat et le matériau de remplissage. Le procédé s'affranchit, en outre, des problèmes de retrait et de pollution.
La cinquième étape, figure 6, permet d'éliminer le court-circuit entre le plot 4 et la face avant 2 du substrat 1. L'élimination est effectuée par un amincissement de la face avant suivant une technique connue. Une première technique peut consister à roder par abrasion la face avant 2 du substrat 1, une deuxième technique peut consister en une gravure sèche ou une gravure humide, une troisième technique peut consister en une combinaison de rodage, gravure et polissage. Les plots 4, éventuellement métallisés 6, sont des éléments conducteurs qui permettent d'établir des connexions électriques traversantes entre les deux faces 2, 3 du substrat 1. La face avant 2 du substrat 1 est généralement destinée à l'implantation d'une fonction électronique ou d'une microstructure, un microcapteur par exemple. Les plots 4 permettent, par exemple, d'alimenter le microcapteur par la face arrière 3 en assurant une connexion électrique entre la face arrière 3 et des points de contact au sein du circuit du microcapteur. Les plots 4 permettent de disposer de points de contact qui n'affectent pas la planéité de la surface de la face avant 2 du substrat 1. Un substrat 1, équipé de plots 4 obtenus selon un procédé selon l'invention, peut intervenir pour délimiter une enceinte. Le substrat peut permettre d'effectuer un scellement de l'enceinte de manière à ce que l'atmosphère dans l'enceinte soit parfaitement connue avec, en particulier, une pression pouvant être utilisée comme pression de référence. L'étanchéité de l'enceinte n'est en rien affectée par les connexions conductrices traversantes constituées par les plots. En effet, à l'issue de la cinquième étape, la face avant 2 du substrat 1 est parfaitement plane.
La sixième étape, figure 7, consiste à déposer une couche mince isolante 8 sur les deux faces 2, 3 du substrat 1 et à ouvrir des zones de contact 9 en regard des plots 4. Le dépôt d'une couche mince isolante 8 est effectué par une technique connue, par exemple du type plasma comme la technique connue sous le sigle PECVD, abréviation des termes anglo- saxons Plasma Enhance Chemical Vapor Deposition.
L'ouverture des zones de contact 9 peut être effectuée par masquage et gravure de la couche isolante 8. Le masquage peut être effectué par photolithographie.
La septième étape, figure 8, consiste à matérialiser les points 10 de contact en regard des plots 4. La matérialisation est effectuée par des techniques connues qui consistent à déposer une couche mince conductrice 11 sur les deux faces 2, 3 du substrat 1 et, à découper les points 10, par exemple par masquage et gravure de la couche conductrice 11. Le masquage peut être effectué par photolithographie.
Les figures 9 à 14 illustrent une mise en oeuvre du procédé avec un substrat constitué d'un empilement de couches. Ce substrat 1 peut être de type S01, abréviation des termes anglo-saxons Silicium On Insulator. La première couche 12 de l'empilement est composée de silicium. La face libre de la première couche correspond à la face arrière 3 du substrat. La deuxième couche 13 de l'empilement est une couche isolante. Elle est constituée d'un oxyde de silicium. La troisième couche 14 de l'empilement est composée de silicium. Sa face libre correspond à la face avant 2 du substrat. Un substrat S01 a, par exemple, pour épaisseur 1 ère couche<B>:</B> 500 pm 2éme couche: 0,4 Nm Sème couche: de 0,2 Nm à plusieurs pm.
La troisième couche 14 est généralement réservée à la fabrication de fonctions électroniques ou à la réalisation de microstructures, par exemple un microcapteur, un microactionneur, etc., ...
La figure 9 illustre la première étape du procédé. Suivant cette mise en oeuvre les cavités 5 sont creusées jusqu'à découvrir la couche isolante 13.
Lors de la mise en oeuvre du procédé avec un substrat de type S01, la deuxième étape n'existe pas.
La figure 10 illustre la troisième étape du procédé. Le type de substrat ne modifie pas la mise en oeuvre de la troisième étape ; cette étape se déroule selon la description faite en regard de la figure 4.
La figure 11 illustre la quatrième étape du procédé. Le type de substrat ne modifie pas la mise en oeuvre de la quatrième étape ; cette étape se déroule selon la description faite en regard de la figure 5.
Lors de la mise en oeuvre du procédé avec un substrat constitué d'un empilement de couches, en particulier du type S01, la cinquième étape n'existe pas.
La figure 12 illustre la sixième étape du procédé. Etant donné que les plots 4 ne sont pas apparents sur la face avant 2, le dépôt de la couche mince isolante 8 est effectué seulement sur la face arrière 3. Le dépôt se déroule suivant la description faite en regard de la figure 7 avec pour limitation un dépôt sur la face arrière 3.
La figure 13 illustre la septième étape du procédé. La mise en oeuvre est différente de celle décrite en regard de la figure 8 dans la mesure où les points 10 de contacts sont présents uniquement sur la face arrière 3.
Pour obtenir un plot traversant, des étapes complémentaires sont nécessaires. Elles sont illustrées parla figure 14. Elles consistent - à graver la troisième couche 14 et la deuxième couche 13 à partir de la face avant 2 en utilisant un masque. La gravure est effectuée jusqu'au plot 4, suivant une technique identique à celle décrite en regard de la figure 1, pour découvrir le plot et seulement une partie du diélectrique.
- à matérialiser les points 10 de contact sur la face avant 2 suivant une technique proche de celle décrite en regard de la figure 13. Pour les points 10 de contact de la face avant, la section de gravure de la couche isolante 8 est inférieure à la section de gravure des troisième et deuxième couches du substrat.

Claims (1)

  1. <B>REVENDICATIONS</B> 1. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1), caractérisé en ce qu'il consiste - à creuser dans le substrat (1), du côté de la face arrière (3), des cavités (5) ayant une profondeur (Pd) et une section déterminées pour délimiter des plots (4) de section déterminée destinés à assurer la conduction électrique entre les deux faces (2, 3) et, - à combler les cavités (5) avec un matériau diélectrique (7). 2. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon la revendication 1, caractérisé en ce que le comblement des cavités (5) consiste - à déposer le matériau diélectrique (7) dans les cavités (5), - à retirer, de la surface du substrat (1), les débordements du dépôt du matériau diélectrique (7) en amincissant la face arrière (3) du substrat (1) jusqu'à découvrir les plots (4). 3. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon la revendication 1, caractérisé en ce qu'il consiste, après délimitation des plots (4) et avant le comblement des cavités (5), - à métalliser les plots (4) en effectuant le dépôt d'une couche conductrice (6) sur les plots. 4. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon la revendication 3, caractérisé en ce que le comblement des cavités (5) consiste - à déposer le matériau diélectrique (7) dans les cavités (5), - à retirer, de la surface du substrat (1), les débordements du dépôt du matériau diélectrique (7) en amincissant la face arrière (3) du substrat (1) jusqu'à découvrir les plots (4), - à retirer la couche conductrice (6), de la surface du substrat (1), par un amincissement des faces (2, 3) métallisées du substrat (1). 5. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon l'une quelconque des revendications 1 à 4, caractérisé en ce qu'il consiste - à amincir le substrat (1) jusqu'à découvrir le matériau diélectrique contenu dans les cavités (5) pour rendre les plots (4) débouchants sur la face avant (2) du substrat (1). 6. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon l'une quelconque des revendications 1 et 2, caractérisé en ce qu'il consiste - à creuser la face avant (2) du substrat (1) en regard de chaque plot jusqu'à atteindre le matériau diélectrique (7) contenu dans les cavités (5) pour rendre les plots (4) débouchants sur la face avant (2) du substrat (1). 7. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon l'une quelconque des revendications 1 à 6, caractérisé en ce qu'il consiste - à matérialiser les points de contacts (10) en regard de chaque face débouchante de chaque plot (4) en déposant sur ces faces un matériau conducteur (11) isolé du substrat. 8. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon la revendication 7, caractérisé en ce que la matérialisation des points de contacts (10) consiste - à déposer une couche isolante (8) du côté (2, 3) des faces débouchantes des plots (4), - à ouvrir une zone de contact (9) en regard de chaque face débouchante des plots (4) par masquage et gravure de la couche isolante (8), - à déposer une couche conductrice (11) du côté (2, 3) des faces débouchantes des plots (4), - à découper les points de contact (10) par masquage et gravure de la couche conductrice (11). 9. - Procédé de fabrication de connexions conductrices traversantes entre la face avant (2) et la face arrière (3) d'un substrat (1) selon l'une quelconque des revendications 1 à 8, caractérisé en ce que le matériau diélectrique (7) de comblement est du verre. 10. - Substrat (1) de silicium équipé de connexions conductrices traversantes entre sa face avant (2) et sa face arrière (3), caractérisé en ce que les connexions conductrices sont obtenues par un procédé selon l'une quelconque des revendications 1 à 5. 11. - Substrat (1) de silicium sur isolant dont la couche isolante (13) est disposée entre deux couches (12, 14) de silicium, le substrat (1) étant équipé de connexions conductrices traversantes entre sa face avant (2) et sa face arrière (3), caractérisé en ce que les connexions conductrices sont obtenues par un procédé selon la revendication 6 et en ce que le fond des cavités (5) est constitué par la couche isolante (13). 12. - Substrat (1) isolant équipé de connexions conductrices traversantes entre sa face avant (2) et sa face arrière (3), caractérisé en ce que les connexions conductrices sont obtenues par un procédé selon l'une quelconque des revendications 3 à 5.
FR9909938A 1999-07-30 1999-07-30 Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions Expired - Lifetime FR2797140B1 (fr)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FR9909938A FR2797140B1 (fr) 1999-07-30 1999-07-30 Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
EP00953255A EP1210733A1 (fr) 1999-07-30 2000-07-18 Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
US10/030,157 US6756304B1 (en) 1999-07-30 2000-07-18 Method for producing via-connections in a substrate and substrate equipped with same
PCT/FR2000/002065 WO2001009944A1 (fr) 1999-07-30 2000-07-18 Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR9909938A FR2797140B1 (fr) 1999-07-30 1999-07-30 Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions

Publications (2)

Publication Number Publication Date
FR2797140A1 true FR2797140A1 (fr) 2001-02-02
FR2797140B1 FR2797140B1 (fr) 2001-11-02

Family

ID=9548724

Family Applications (1)

Application Number Title Priority Date Filing Date
FR9909938A Expired - Lifetime FR2797140B1 (fr) 1999-07-30 1999-07-30 Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions

Country Status (4)

Country Link
US (1) US6756304B1 (fr)
EP (1) EP1210733A1 (fr)
FR (1) FR2797140B1 (fr)
WO (1) WO2001009944A1 (fr)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1225635A2 (fr) * 2001-01-23 2002-07-24 STMicroelectronics S.r.l. Dispositif à multipuces superposés et à connexions traversantesé
WO2003067646A2 (fr) * 2002-02-07 2003-08-14 Robert Bosch Gmbh Substrat semi-conducteur comprenant une zone isolee electriquement, notamment pour l'integration verticale
FR2846792A1 (fr) * 2002-10-30 2004-05-07 Commissariat Energie Atomique Composant microelectrique radiofrequence et procede de realisation
WO2007024665A1 (fr) * 2005-08-19 2007-03-01 Honeywell International Inc. Connexions a travers la plaquette a base de monocristaux
WO2009013315A2 (fr) * 2007-07-24 2009-01-29 Austriamicrosystems Ag Substrat semi-conducteur doté de trous métallisés débouchant et procédé de production d'un substrat semi-conducteur doté de trous métallisés débouchant
WO2014184035A1 (fr) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Procédé de réalisation d'un trou métallisé dans un substrat cmos

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003272195A1 (en) * 2002-04-30 2004-01-06 Hrl Laboratories, Llc Quartz-based nanoresonators and method of fabricating same
SE526366C3 (sv) * 2003-03-21 2005-10-26 Silex Microsystems Ab Elektriska anslutningar i substrat
US8766745B1 (en) 2007-07-25 2014-07-01 Hrl Laboratories, Llc Quartz-based disk resonator gyro with ultra-thin conductive outer electrodes and method of making same
US7994877B1 (en) 2008-11-10 2011-08-09 Hrl Laboratories, Llc MEMS-based quartz hybrid filters and a method of making the same
DE102005011588A1 (de) 2005-03-14 2006-09-21 CiS Institut für Mikrosensorik gGmbH Vorrichtung, insbesondere zur Messung der Feuchte, mit korrosionsgeschützen Anschlüssen
US7185695B1 (en) * 2005-09-01 2007-03-06 United Technologies Corporation Investment casting pattern manufacture
US8633572B2 (en) * 2006-03-27 2014-01-21 Koninklijke Philips N.V. Low ohmic through substrate interconnection for semiconductor carriers
US7555824B2 (en) 2006-08-09 2009-07-07 Hrl Laboratories, Llc Method for large scale integration of quartz-based devices
WO2008033870A2 (fr) 2006-09-11 2008-03-20 Lumexis Corporation Système de distribution par fibres de type fibre jusqu'au siège
US7786014B2 (en) * 2006-09-22 2010-08-31 Ipdia Electronic device and method for making the same
US7884930B2 (en) * 2007-06-14 2011-02-08 Hrl Laboratories, Llc Integrated quartz biological sensor and method
US20100020311A1 (en) * 2007-06-14 2010-01-28 Hrl Laboratories, Llc Integrated quartz biological sensor and method
US10266398B1 (en) 2007-07-25 2019-04-23 Hrl Laboratories, Llc ALD metal coatings for high Q MEMS structures
US8151640B1 (en) 2008-02-05 2012-04-10 Hrl Laboratories, Llc MEMS on-chip inertial navigation system with error correction
US7802356B1 (en) 2008-02-21 2010-09-28 Hrl Laboratories, Llc Method of fabricating an ultra thin quartz resonator component
WO2011017233A1 (fr) 2009-08-06 2011-02-10 Lumexis Corporation Système de divertissement en vol par fibre jusqu’aux sièges à mise en réseau série
WO2011020071A1 (fr) 2009-08-14 2011-02-17 Lumexis Corp. Dispositif de connexion d'unité d'affichage vidéo pour un système fibre à l'écran de divertissement à bord
WO2011022708A1 (fr) 2009-08-20 2011-02-24 Lumexis Corp. Configuration de réseau de système de divertissement en vol à fibres optiques à mise en réseau série
US8176607B1 (en) 2009-10-08 2012-05-15 Hrl Laboratories, Llc Method of fabricating quartz resonators
US8912711B1 (en) 2010-06-22 2014-12-16 Hrl Laboratories, Llc Thermal stress resistant resonator, and a method for fabricating same
US20140093643A1 (en) * 2012-09-28 2014-04-03 Tyco Electronics Services Gmbh Method and system of depositing a viscous material into a surface cavity
US9250074B1 (en) 2013-04-12 2016-02-02 Hrl Laboratories, Llc Resonator assembly comprising a silicon resonator and a quartz resonator
US9599470B1 (en) 2013-09-11 2017-03-21 Hrl Laboratories, Llc Dielectric high Q MEMS shell gyroscope structure
US9977097B1 (en) 2014-02-21 2018-05-22 Hrl Laboratories, Llc Micro-scale piezoelectric resonating magnetometer
US9991863B1 (en) 2014-04-08 2018-06-05 Hrl Laboratories, Llc Rounded and curved integrated tethers for quartz resonators
US10308505B1 (en) 2014-08-11 2019-06-04 Hrl Laboratories, Llc Method and apparatus for the monolithic encapsulation of a micro-scale inertial navigation sensor suite
US10031191B1 (en) 2015-01-16 2018-07-24 Hrl Laboratories, Llc Piezoelectric magnetometer capable of sensing a magnetic field in multiple vectors
US10110198B1 (en) 2015-12-17 2018-10-23 Hrl Laboratories, Llc Integrated quartz MEMS tuning fork resonator/oscillator
US10175307B1 (en) 2016-01-15 2019-01-08 Hrl Laboratories, Llc FM demodulation system for quartz MEMS magnetometer

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
EP0926726A1 (fr) * 1997-12-16 1999-06-30 STMicroelectronics S.r.l. Procédé de fabrication et dispositif électronique avec des contacts à travers le substrat pour la liaison à un tableau

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4566186A (en) * 1984-06-29 1986-01-28 Tektronix, Inc. Multilayer interconnect circuitry using photoimageable dielectric
JPS63193545A (ja) * 1987-02-06 1988-08-10 Toshiba Corp 半導体集積回路の製造方法
DE3850855T2 (de) * 1987-11-13 1994-11-10 Nissan Motor Halbleitervorrichtung.
US5056216A (en) * 1990-01-26 1991-10-15 Sri International Method of forming a plurality of solder connections
US5343071A (en) * 1993-04-28 1994-08-30 Raytheon Company Semiconductor structures having dual surface via holes
US6013948A (en) * 1995-11-27 2000-01-11 Micron Technology, Inc. Stackable chip scale semiconductor package with mating contacts on opposed surfaces
US5674785A (en) * 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
CN1187800C (zh) 1997-04-03 2005-02-02 株式会社山武 电路板以及检测器及其制造方法
FR2770339B1 (fr) * 1997-10-27 2003-06-13 Commissariat Energie Atomique Structure munie de contacts electriques formes a travers le substrat de cette structure et procede d'obtention d'une telle structure
EP0971403A1 (fr) * 1998-07-07 2000-01-12 Interuniversitair Microelektronica Centrum Vzw Procédé de fabrication de piliers métalliques contenant du cuivre
US6475889B1 (en) * 2000-04-11 2002-11-05 Cree, Inc. Method of forming vias in silicon carbide and resulting devices and circuits

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4978639A (en) * 1989-01-10 1990-12-18 Avantek, Inc. Method for the simultaneous formation of via-holes and wraparound plating on semiconductor chips
EP0926726A1 (fr) * 1997-12-16 1999-06-30 STMicroelectronics S.r.l. Procédé de fabrication et dispositif électronique avec des contacts à travers le substrat pour la liaison à un tableau

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
GULDAN A ET AL: "METHOD FOR PRODUCING VIA-CONNECTIONS IN SEMICONDUCTOR WAFERS USING A COMBINATION OF PLASMA AND CHEMICAL ETCHING", IEEE TRANSACTIONS ON ELECTRON DEVICES,US,IEEE INC. NEW YORK, vol. ED-30, no. 10, 1 October 1983 (1983-10-01), pages 1402 - 1403, XP002048887, ISSN: 0018-9383 *

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1225635A2 (fr) * 2001-01-23 2002-07-24 STMicroelectronics S.r.l. Dispositif à multipuces superposés et à connexions traversantesé
EP1225635B1 (fr) * 2001-01-23 2007-04-25 STMicroelectronics S.r.l. Dispositif à multipuces superposés et à connexions traversantes
WO2003067646A2 (fr) * 2002-02-07 2003-08-14 Robert Bosch Gmbh Substrat semi-conducteur comprenant une zone isolee electriquement, notamment pour l'integration verticale
WO2003067646A3 (fr) * 2002-02-07 2004-01-22 Bosch Gmbh Robert Substrat semi-conducteur comprenant une zone isolee electriquement, notamment pour l'integration verticale
FR2846792A1 (fr) * 2002-10-30 2004-05-07 Commissariat Energie Atomique Composant microelectrique radiofrequence et procede de realisation
WO2007024665A1 (fr) * 2005-08-19 2007-03-01 Honeywell International Inc. Connexions a travers la plaquette a base de monocristaux
WO2009013315A2 (fr) * 2007-07-24 2009-01-29 Austriamicrosystems Ag Substrat semi-conducteur doté de trous métallisés débouchant et procédé de production d'un substrat semi-conducteur doté de trous métallisés débouchant
WO2009013315A3 (fr) * 2007-07-24 2009-04-02 Austriamicrosystems Ag Substrat semi-conducteur doté de trous métallisés débouchant et procédé de production d'un substrat semi-conducteur doté de trous métallisés débouchant
US8378496B2 (en) 2007-07-24 2013-02-19 Austriamicrosystems Ag Semiconductor substrate with interlayer connection and method for production of a semiconductor substrate with interlayer connection
WO2014184035A1 (fr) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Procédé de réalisation d'un trou métallisé dans un substrat cmos

Also Published As

Publication number Publication date
WO2001009944A1 (fr) 2001-02-08
EP1210733A1 (fr) 2002-06-05
US6756304B1 (en) 2004-06-29
FR2797140B1 (fr) 2001-11-02

Similar Documents

Publication Publication Date Title
FR2797140A1 (fr) Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions
FR2992467A1 (fr) Procede de realisation d&#39;un composant a contact electrique traversant et composant obtenu
EP1576658B1 (fr) Procede de realisation de substrats mixtes et structure ainsi obtenue
FR2715503A1 (fr) Substrat pour composants intégrés comportant une couche mince et son procédé de réalisation.
FR2715502A1 (fr) Structure présentant des cavités et procédé de réalisation d&#39;une telle structure.
EP0996150A1 (fr) Procédé de réalisation de composants passifs et actifs sur un même substrat isolant
EP1321430A1 (fr) Circuit intégré comportant un composant auxiliaire, par example un composant passif ou un microsystème électromécanique, disposé au-dessus d&#39;une puce électronique, et procédé de fabrication correspondant
EP2840589B1 (fr) Procédé améliore de séparation entre une zone activé d&#39;un substrat et sa face arrière ou une portion de sa face arrière
EP3577683B1 (fr) Structure pour application radiofréquence
FR2969664A1 (fr) Procede de clivage d&#39;un substrat
FR2767223A1 (fr) Procede d&#39;interconnexion a travers un materiau semi-conducteur, et dispositif obtenu
FR2990297A1 (fr) Empilement de structures semi-conductrices et procede de fabrication correspondant
WO2006070167A1 (fr) Procede de report d&#39;un circuit sur un plan de masse
FR2901635A1 (fr) Dispositif de connexion tridimensionnel dans un substrat
EP4000090B1 (fr) Procédé de collage hydrophile de substrats
FR2858461A1 (fr) Realisation d&#39;une structure comprenant une couche protegeant contre des traitements chimiques
EP0933812B1 (fr) Electroplacage d&#39;éléments conducteurs dans un circuit intégré
FR3120737A1 (fr) Procede de fabrication d’une structure semi-conductrice a base de carbure de silicium et structure composite intermediaire
FR3009128A1 (fr) Procede de realisation d&#39;un plot conducteur sur un element conducteur
EP3776642B1 (fr) Procédé de fabrication d&#39;un substrat donneur pour la réalisation d&#39;une structure intégrée en trois dimensions et procédé de fabrication d&#39;une telle structure intégrée
FR2843485A1 (fr) Procede de fabrication d&#39;un module de circuits integres et module correspondant
FR3099848A1 (fr) Procédé de fabrication de vias traversant un substrat
FR3108439A1 (fr) Procede de fabrication d’une structure empilee
FR3120736A1 (fr) Procede de fabrication d’une structure semi-conductrice a base de carbure de silicium et structure composite intermediaire
CH704884B1 (fr) Substrat destiné à recevoir des contacts électriques.

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 18

PLFP Fee payment

Year of fee payment: 19

PLFP Fee payment

Year of fee payment: 20