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FR2688362A1 - BiCMOS drive circuit - Google Patents

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FR2688362A1 FR9206228A FR9206228A FR2688362A1 FR 2688362 A1 FR2688362 A1 FR 2688362A1 FR 9206228 A FR9206228 A FR 9206228A FR 9206228 A FR9206228 A FR 9206228A FR 2688362 A1 FR2688362 A1 FR 2688362A1
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Abstract

The BiCMOS drive circuit according to the present invention comprises a logic unit (31) for converting an input signal into a logic level, a high-current drive unit (33) for driving the logic level with a high current, and formed by bipolar devices and a speed-enhancing logic unit (32) interposed between the logic unit (31) and the high-current drive unit (33) and formed by devices possessing a high input impedance in order to reduce the discharge time of the high-current drive unit. By using a CMOS inverter in the logic unit (32) in place of a usual resistor occupying a larger space, the circuit makes it possible to reach a high density in a semiconductor device. As the discharge circuit of a transistor is formed by a MOS device possessing a high input impedance, the discharge time constant is reduced, increasing the operating speed of the circuit.

Description

La présente invention concerne un circuit d'attaque d'un dispositif àThe present invention relates to a driving circuit of a device

semi-conducteur et, plus particulièrement, un circuit d'attaque formé d'un Bi CMOS de façon à obtenir une basse consommation de puissance et un fonctionnement à grande vitesse. En général, dans un circuit à haut niveau d'intégration (LSI) possédant des fonctions analogique et numérique, soit une logique intégrée à injection (I 2 L) soit un procédé métal-oxyde-semi-conducteur complémentaire (CMOS) est utilisé pour réaliser chaque type de fonction Dans notre cas, afin de réaliser la fonction numérique à l'aide d'un dispositif I 2 L, le niveau de sortie crête-à-crête d'un étage de sortie est limité Aussi, comme pour des fonctions analogiques et afin d'obtenir un haut gain pour un étage d'amplification utilisant un dispositif CMOS, la largeur de canal d'un transistor MOS doit être agrandie  semiconductor and, more particularly, a drive circuit formed by a Bi CMOS so as to obtain a low power consumption and a high speed operation. In general, in a high integration level (LSI) circuit having analog and digital functions, either an integrated injection logic (I 2 L) or a complementary metal-oxide-semiconductor (CMOS) process is used to perform each type of function In our case, in order to perform the digital function using an I 2 L device, the peak-to-peak output level of an output stage is limited Also, as for functions analog and in order to obtain a high gain for an amplification stage using a CMOS device, the channel width of a MOS transistor must be enlarged

ce qui augmente la taille de la puce.  which increases the size of the chip.

A cause de ces problèmes, un circuit Bi CMOS dans lequel les fonctions analogique et numérique sont  Because of these problems, a Bi CMOS circuit in which the analog and digital functions are

combinées, est adopté dans des composants LSI.  combined, is adopted in LSI components.

Les circuits d'attaque usuels peuvent être classés, de façon globale, selon leur utilisation de dispositifs CMOS ou de dispositifs bipolaires mais le procédé usuel de construction de circuit est difficile à adapter à un circuit intégré possédant, à la fois,  The usual driver circuits can be classified, globally, according to their use of CMOS devices or bipolar devices but the usual method of circuit construction is difficult to adapt to an integrated circuit having, at the same time,

des fonctions analogique et numérique.  analog and digital functions.

Par la suite, un circuit d'attaque usuel  Thereafter, a usual driving circuit

Bi CMOS sera décrit en référence aux figures 1 et 2.  Bi CMOS will be described with reference to Figures 1 and 2.

La figure 1 est un synoptique d'un circuit d'attaque usuel Bi CMOS formé de trois unités fonctionnelles raccordées les unes aux autres -Dans ce cas, le circuit comprend une unité logique il raccordée à une borne d'entrée 14, une unité de compensation de tension d'inversion 12 et une unité d'attaque 13 raccordée à une borne de sortie 18 De même, les unités citées ci-dessus sont raccordées par l'intermédiaire de  FIG. 1 is a block diagram of a usual Bi CMOS driving circuit formed by three functional units connected to each other - In this case, the circuit comprises a logic unit il connected to an input terminal 14, a reversing voltage compensation 12 and a drive unit 13 connected to an output terminal 18 Likewise, the above-mentioned units are connected via

chemins de connexion internes respectifs 15, 16 et 17.  respective internal connection paths 15, 16 and 17.

En référence à la figure 2 illustrant le schéma détaillé de circuit du circuit d'attaque usuel Bi CMOS cité ci-dessus, on décrira le fonctionnement du circuit. Lorsque le niveau de tension à la borne d'entrée 14 est au niveau "haut", le chemin 16 est au  Referring to FIG. 2 illustrating the detailed circuit diagram of the usual Bi CMOS driving circuit cited above, the operation of the circuit will be described. When the voltage level at input terminal 14 is at the "high" level, path 16 is at

niveau "bas" et le chemin 15 est au niveau "haut".  level "low" and path 15 is at level "high".

Ainsi, des transistors Q 3 et Q 2 sont rendus passants de façon à ce que le niveau de tension de la sortie 18 devienne un niveau "haut" logique selon la relation de Vcc-(Vbe 1 +Vbe 2) Pendant ce temps, si le signal à la borne d'entrée 14 est un niveau "bas", le chemin 16 passe au niveau "haut" et le chemin 15 passe au niveau "bas" de façon à ce que des transistors Ql et Q 2 soient bloqués et que les transistors Q 3 et Q 4 soient rendus passants Alors, le niveau logique de la borne de  Thus, transistors Q 3 and Q 2 are turned on so that the voltage level of the output 18 becomes a logic "high" level according to the relation of Vcc- (Vbe 1 + Vbe 2) During this time, if the signal at the input terminal 14 is a "low" level, the path 16 passes to the "high" level and the path 15 passes to the "low" level so that transistors Q1 and Q 2 are blocked and that the transistors Q 3 and Q 4 are turned on So the logic level of the terminal of

sortie 18 est "bas" selon la relation Vbe 4 +Vce 3 <sat).  output 18 is "low" according to the relation Vbe 4 + Vce 3 <sat).

A ce moment là, une résistance Ri fonctionne en tant que moyen de compensation de tension d'inversion limitant la tension de polarisation pour empêcher un inverseur, formé par des transistors MOS M 3 et M 4, d'être soumis à un fonctionnement électrique instable en raison de l'application de la tension de polarisation dans la jonction base-émetteur des  At this time, a resistor Ri operates as a reversing voltage compensation means limiting the bias voltage to prevent an inverter, formed by MOS transistors M 3 and M 4, from being subjected to unstable electrical operation due to the application of the bias voltage in the base-emitter junction of

transistors Q 3 et Q 4.transistors Q 3 and Q 4.

Dans le circuit d'attaque Bi CMOS usuel décrit ci-dessus, la résistance Ri est utilisée en tant qu'unité de compensation de tension d'inversion 12  In the usual Bi CMOS driver described above, the resistor Ri is used as a reversing voltage compensation unit 12

entre une unité logique il et une unité d'attaque 13.  between a logical unit il and an attack unit 13.

Cependant, lorsque le circuit intégré est formé d'une pastille via un procédé de fabrication de dispositif à semi-conducteur, la résistance Ri occupe une zone relativement grande de la pastille De plus, comme le chemin de décharge base-émetteur du transistor Q 3 est formé par la résistance Ri et par le transistor MOS M 2, la constante de temps de décharge est grande ce qui crée un problème pour l'obtention d'un fonctionnement du circuit à grande vitesse La présente invention concerne ainsi un circuit d'attaque Bi CMOS dans lequel le moyen de compensation de tension d'inversion est formé de dispositifs MOS possédant une impédance d'entrée élevée et une densité d'intégration plus élevée qu'avec une résistance, obtenant ainsi une excellente vitesse de fonctionnement du circuit et pouvant réduire la taille  However, when the integrated circuit is formed of a chip via a semiconductor device manufacturing process, the resistance Ri occupies a relatively large area of the chip. In addition, like the base-emitter discharge path of the transistor Q 3 is formed by the resistance Ri and by the MOS transistor M 2, the discharge time constant is large which creates a problem for obtaining an operation of the circuit at high speed The present invention thus relates to a driving circuit Bi CMOS in which the reversing voltage compensation means is formed of MOS devices having a high input impedance and a higher integration density than with a resistor, thus obtaining an excellent circuit operating speed and being able to reduce the size

de la puce de semi-conducteur.of the semiconductor chip.

Pour atteindre le susdit objet de la présente invention, on prévoit un circuit d'attaque Bi CMOS comprenant: un moyen logique de conversion d'un signal d'entrée en un niveau logique; un moyen d'attaque à fort courant pour attaquer le niveau logique avec un fort courant et formé de dispositifs bipolaires et un moyen logique d'amélioration de la vitesse formé de dispositifs possédant une caractéristique de grande impédance d'entrée et placé entre le moyen logique et le moyen d'attaque à fort courant pour réduire le temps de décharge du moyen  To achieve the above object of the present invention, a Bi CMOS driver circuit is provided comprising: logic means for converting an input signal into a logic level; a high current attack means for attacking the logic level with a strong current and formed by bipolar devices and a logic speed improvement means formed by devices having a characteristic of high input impedance and placed between the logic means and the high current attack means to reduce the discharge time of the means

d'attaque à fort courant.strong current attack.

Les susdits objets et d'autres avantages de la présente invention deviendront plus évidents à  The foregoing objects and other advantages of the present invention will become more apparent to

l'aide de la description détaillée du mode de  using the detailed description of the

réalisation préféré de la présente invention en référence aux dessins annexés sur lesquels: la figure 1 est un synoptique d'un circuit d'attaque Bi CMOS usuel; la figure 2 est un schéma détaillé de circuit du circuit d'attaque Bi CMOS usuel de la figure 1; la figure 3 est un synoptique d'un circuit d'attaque Bl CMOS selon la présente invention et les figures 4 A et 4 B illustrent des modes de réalisation préférés du circuit d'attaque Bi CMOS selon la présente invention illustrée sur la figure 3. La figure 3 est un synoptique d'un circuit d'attaque Bi CMOS selon la présente invention et représentant trois blocs fonctionnels et leurs raccordements respectifs Ici, le circuit comprend une unité logique 31 raccordée à une borne d'entrée 34, une unité logique d'amélioration de la vitesse 32 et une unité d'attaque à fort courant 33 raccordée à une borne de sortie 37 et des unités respectives sont raccordées l'une à l'autre via des chemins de connexion internes  preferred embodiment of the present invention with reference to the accompanying drawings in which: Figure 1 is a block diagram of a conventional Bi CMOS driver; Figure 2 is a detailed circuit diagram of the conventional Bi CMOS driver of Figure 1; FIG. 3 is a block diagram of a driving circuit B 1 CMOS according to the present invention and FIGS. 4 A and 4 B illustrate preferred embodiments of the driving circuit Bi CMOS according to the present invention illustrated in FIG. 3. FIG. 3 is a block diagram of a Bi CMOS driving circuit according to the present invention and representing three functional blocks and their respective connections. Here, the circuit comprises a logic unit 31 connected to an input terminal 34, a logic unit d speed improvement 32 and a high current drive unit 33 connected to an output terminal 37 and respective units are connected to each other via internal connection paths

35 et 36.35 and 36.

En référence à la figure 4 A comprenant le synoptique de la figure 3 selon la présente invention, le circuit et le fonctionnement de la présente invention seront décrits ci-dessous Ici, le circuit comprend une unité logique 31 raccordée à une borne d'entrée 34 et composée de deux inverseurs CMOS, une unité logique d'amélioration de la vitesse 32 composée d'un circuit possédant une fonction d'inversion logique, ici un inverseur CMOS et une unité d'attaque à fort courant 33, raccordée à une borne de sortie 37 et composée de trois transistors bipolaires et de trois dispositifs de charge Ces unités sont raccordées l'une à l'autre via des chemins de connexion 35 et 36 Ainsi, un signal traité est entré par la borne d'entrée 34 et est converti en un signal à niveau logique via l'unité logique 31 avant d'être sorti via le chemin de connexion 35 Alors, le signal à niveau logique, sortant par le chemin 35, est introduit, à la fois, dans l'unité logique d'amélioration de la vitesse 32 et dans l'unité d'attaque à fort courant 33 En d'autres termes, le signal d'entrée est appliqué à une ligne d'électrode des gâchettes montées en commun des dispositifs MOS M 5 et M 6 constituant l'unité logique d'amélioration de la vitesse 32 pour traverser l'inverseur CMOS puis le signal de sortie est appliqué à l'unité d'attaque 33 à fort courant via le chemin 36. Ici, l'unité logique d'amélioration de la vitesse 32 est constituée de dispositifs CMOS possédant une caractéristique de forte impédance d'entrée de façon à réduire la constante de temps de décharge puis à accélérer la décharge de l'unité d'attaque à fort courant 33 pour augmenter la vitesse de fonctionnement de l'unité d'attaque à fort courant 33 Le signal introduit à l'entrée de l'unité logique 31 et de l'unité logique d'amélioration de la vitesse 32 est généré en sortie en tant que courant d'attaque sur la  With reference to FIG. 4 A comprising the block diagram of FIG. 3 according to the present invention, the circuit and the operation of the present invention will be described below. Here, the circuit comprises a logic unit 31 connected to an input terminal 34 and composed of two CMOS inverters, a logic speed improvement unit 32 composed of a circuit having a logic inversion function, here a CMOS inverter and a high current drive unit 33, connected to a terminal output 37 and composed of three bipolar transistors and three charging devices These units are connected to each other via connection paths 35 and 36 Thus, a processed signal is entered by the input terminal 34 and is converted into a signal at logic level via logic unit 31 before being output via connection path 35 Then, the signal at logic level, leaving through path 35, is introduced, at the same time, into logic unit d '' improved tion of speed 32 and in the high-current attack unit 33 In other words, the input signal is applied to an electrode line of the triggers mounted in common of the MOS devices M 5 and M 6 constituting the speed improvement logic unit 32 to pass through the CMOS inverter and then the output signal is applied to the high current attack unit 33 via path 36. Here, the speed improvement logic unit speed 32 is made up of CMOS devices having a characteristic of high input impedance so as to reduce the discharge time constant and then to accelerate the discharge of the high current attack unit 33 to increase the operating speed of the high current attack unit 33 The signal introduced at the input of the logic unit 31 and of the speed improvement logic unit 32 is generated as an output current on the

borne de sortie 37 via l'unité d'attaque 33.  output terminal 37 via the drive unit 33.

Ensuite, le fonctionnement du circuit  Then the operation of the circuit

électrique du circuit d'attaque Bi CMOS va être décrit.  circuit of the Bi CMOS driver will be described.

Lorsque le niveau de tension du signal à la borne d'entrée 34 est "haut", le chemin 35 est au  When the signal voltage level at input terminal 34 is "high", path 35 is at

niveau "haut" et le chemin 36 est au niveau "bas".  "high" level and path 36 is "low" level.

Ainsi, les transistors Ql et Q 2 deviennent tous les deux passants et les transistors Q 3 et Q 4 sont bloqués de façon à ce que la tension à la borne de sortie 37 devienne Vcc-(Vbel+Vb,2), représentant un niveau "haut" logique Pendant ce temps, si le niveau de tension du signal à la borne d'entrée 34 est "bas", le chemin 35 est au niveau "bas" et le chemin 36 est au niveau "haut" ce qui bloque les transistors QI et Q 2 et rend passants les transistors Q 3 et Q 4 de façon à ce que la tension de VID 4 +VC 53 at) soit générée à la borne de sortie  Thus, the transistors Ql and Q 2 both turn on and the transistors Q 3 and Q 4 are blocked so that the voltage at the output terminal 37 becomes Vcc- (Vbel + Vb, 2), representing a level "high" logic During this time, if the signal voltage level at input terminal 34 is "low", path 35 is at "low" level and path 36 is at "high" level which blocks the transistors QI and Q 2 and turns on transistors Q 3 and Q 4 so that the voltage of VID 4 + VC 53 at) is generated at the output terminal

37, la rendant "basse".37, making it "low".

Sur la figure 4 B illustrant un autre mode de réalisation de la présente invention, bien que la ligne d'entrée de l'unité logique d'amélioration de la vitesse 32 soit raccordée à l'étage d'entrée de l'unité logique CMOS 31 composée des transistors MOS Mi et M 2, un signal possédant le même niveau logique que celui du mode de réalisation illustré sur la figure 4 A est fourni à l'unité logique d'amélioration de la vitesse 32 de façon à ce qu'un fonctionnement et une sortie  In Fig. 4B illustrating another embodiment of the present invention, although the input line of the speed improvement logic unit 32 is connected to the input stage of the CMOS logic unit 31 composed of the MOS transistors Mi and M 2, a signal having the same logic level as that of the embodiment illustrated in FIG. 4 A is supplied to the speed improvement logic unit 32 so that a operation and an output

identiques de circuit soient obtenus.  identical circuits are obtained.

Par conséquent, selon la présente invention, comme l'inverseur CMOS est utilisé en tant qu'unité logique d'amélioration de la vitesse 32 au lieu de la résistance usuelle occupant une grande partie de la zone du composant, le circuit de la présente invention favorise l'obtention d'une haute densité dans un dispositif à semi-conducteur De plus, comme le circuit de décharge du transistor Q 3 est formé d'un dispositif MOS M 6 possédant une grande impédance d'entrée, la constante de temps de décharge est diminuée, ce qui entraîne une augmentation de la vitesse de décharge de façon à ce que la vitesse de fonctionnement du circuit devienne beaucoup plus grande que celle d'un circuit  Therefore, according to the present invention, since the CMOS inverter is used as a logic speed improvement unit 32 instead of the usual resistance occupying a large part of the component area, the circuit of the present invention favors obtaining a high density in a semiconductor device In addition, as the discharge circuit of transistor Q 3 is formed by an MOS device M 6 having a high input impedance, the time constant of discharge is reduced, which results in an increase in the discharge speed so that the operating speed of the circuit becomes much greater than that of a circuit

usuel.usual.

Claims (6)

REVENDICATIONS 1) Circuit d'attaque Bl CMOS comprenant un moyen logique ( 31) pour convertir un signal d'entrée en un niveau logique; un moyen d'attaque à fort courant ( 33) pour attaquer ledit niveau logique avec un fort courant et formé de dispositifs bipolaires et un moyen logique d'amélioration de la vitesse ( 32) interposé entre ledit moyen logique ( 31) et ledit moyen d'attaque à fort courant ( 33) et formé de dispositifs possédant une caractéristique de grande impédance d'entrée pour la réduction du temps de  1) Bl CMOS driver circuit comprising logic means (31) for converting an input signal to a logic level; a high current attack means (33) for attacking said logic level with a strong current and formed of bipolar devices and a speed improvement logic means (32) interposed between said logic means (31) and said means 'high current attack (33) and formed of devices having a characteristic of high input impedance for the reduction of the time of décharge dudit moyen d'attaque à fort courant ( 33).  discharge of said high current attack means (33). 2) Circuit d'attaque Bi CMOS selon la revendication 1, dans lequel ledit moyen logique ( 31) est formé par un montage en série de deux inverseurs  2) Bi CMOS driver circuit according to claim 1, wherein said logic means (31) is formed by a series connection of two inverters CMOS.CMOS. 3) Circuit d'attaque Bi CMOS selon la revendication 1, dans lequel ledit moyen logique d'amélioration de la vitesse ( 32) est formé d'un  3) Bi CMOS drive circuit according to claim 1, wherein said logic speed improvement means (32) is formed by a circuit possédant une fonction d'inversion logique.  circuit having a logic inversion function. 4) Circuit d'attaque Bi CMOS selon la revendication 3, dans lequel ledit moyen logique d'amélioration de la vitesse ( 32) est composé d'un  4) Bi CMOS driver circuit according to claim 3, wherein said logic speed improvement means (32) is composed of a inverseur CMOS.CMOS inverter. ) Circuit d'attaque Bi CMOS selon la revendication 2 ou 4, dans lequel l'étage d'entrée dudit inverseur CMOS dudit moyen logique d'amélioration de la vitesse ( 32) est raccordé à la borne d'entrée  ) Bi CMOS driver circuit according to claim 2 or 4, wherein the input stage of said CMOS inverter of said logic speed improvement means (32) is connected to the input terminal dudit moyen logique ( 31).of said logical means (31). 6) Circuit d'attaque Bi CMOS selon6) Bi CMOS drive circuit according to l'une quelconque des revendications 2 et 4, dans lequel  any of claims 2 and 4, wherein l'étage d'entrée desdits inverseurs CMOS dudit moyen  the input stage of said CMOS inverters of said means 8 26883628 2688362 logique d'amélioration de la vitesse ( 32) est raccordé  speed improvement logic (32) is connected à l'étage de sortie dudit moyen logique ( 31).  at the output stage of said logic means (31). 7) Circuit d'attaque Bi CMOS selon7) Bi CMOS drive circuit according to l'une quelconque des revendications 1 et 3, dans lequel  any of claims 1 and 3, wherein des dispositifs MOS dudit inverseur CMOS dudit moyen logique d'amélioration de la vitesse ( 32) sont utilisés en tant que circuit de décharge du transistor bipolaire  MOS devices of said CMOS inverter of said logic speed improvement means (32) are used as the discharge circuit of the bipolar transistor formant ledit moyen d'attaque à fort courant ( 33).  forming said high current attack means (33).
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