FR2680056A1 - Convertisseur statique d'energie electrique a semi-conducteurs. - Google Patents

Abstract

L'invention concerne un convertisseur statique d'énergie électrique semi-conducteurs, en particulier du type onduleur. Ce convertisseur se caractérise en ce qu'il comprend des détecteurs d'état (DKD1 , DKD2 ) associés aux ensembles interrupteurs/diodes et une logique spécifique qui confère au convertisseur un caractère bistable évitant les courts-circuits et interdisant en outre tout blocage violent des diodes de roue libre (D1 , D2 ). Un tel convertisseur est le siège de faibles pertes de commutation lui permettant de fonctionner à haute fréquence; il possède en outre une large plage de fonctionnement.

Description

CONVERTISSEUR STATIQUE D'ENERGIE ELECTRIQUE A SEMI-CONDUCTEURS
L'invention concerne un convertisseur statique d'énergie électrique à semi-conducteurs. Elle vise un convertisseur possédant deux interrupteurs statiques de type commandable à l'amorçage et au blocage, aux bornes desquels sont connectées en antiparallèle des diodes, parfois désignées par "diodes de roue libre" (lesquelles assurent la libre circulation du courant de charge en cas de blocage simultané des deux interrupteurs). Cette structure de convertisseur est en particulier utilisée pour réaliser des onduleurs de tension ou des convertisseurs à résonance.

L'invention s'étend à un convertisseur élémentaire comprenant deux interrupteurs ainsi qu'aux convertisseurs plus complexes réalisés en combinant ces convertisseurs élémentaires (chacun de ceux-ci étant généralement désigné dans ce cas par "bras d'onduleur").

I1 existe essentiellement deux types de convertisseurs ayant la structure précitée : l'un fonctionnant en commutation quallfiée de "dure", dans lequel les commutations des interrupteurs sont indépendantes du signe du courant qui traverse la charge, l'autre fonctionnant en commutation "douce" dans lequel les commutations sont réalisées en tenant compte du signe de ce courant en vue d'éviter un blocage violent des diodes de roue libre, susceptible d'induire des surintensités, des surtensions et des pertes supplémentaires...

Dans le premier type de convertisseur, on évite habituellement la conduction simultanée des deux interrupteurs (qui induirait un court-circuit de la source de tension) en introduisant un temps de retard (dit "temps mort") entre le blocage d'un interrupteur et l'amorçage de l'autre.

Ce temps mort, fixe dans la plupart des montages, est parfois adapté aux conditions de fonctionnement de façon à le minimiser tout en évitant les courts-circuits (références
J. BARRET, Thomson Semiconducteurs France, "Interactive switching in a bridge leg" EPE'87 Grenoble ; S. BONTEMPS,
Poser Compact S.A., "Module hybride de puissance pour la commande et la protection de bras d'onduleur bipolaire lOOOV/lOOOA.", Electronique de Puissance du Futur, Toulouse,
Octobre 1990) ; dans le cas d'une technologie bipolaire (transistors bipolaires), la logique de commande du convertisseur est alors réalisée en détectant l'état de polarisation de la jonction base/émetteur de l'un des transistors bipolaires et en interdisant l'amorçage de l'interrupteur complémentaire si cette jonction est conductrice. Cette amélioration évite les courts-circuits de la source de tension mais n'exclut pas les blocages violents des diodes de roue libre. De plus, cette technique est difficilement transposable en dehors d'une technologie bipolaire.

Les convertisseurs du second type fonctionnant en commutation douce ont une logique de commande qui tient compte du signe du courant de charge : ils présentent, de ce fait, l'avantage essentiel d'exclure les blocages violents des diodes et leurs conséquences préjudiciables ; il convient de souligner que, pour un interrupteur donné, la réduction des pertes par commutation autorise des fréquences de fonctionnement beaucoup plus élevées. De plus, moyennant des logiques de commutation spécifiques, certains montages de ce second type excluent également les risques de court-circuit de la source de tension (brevet FR 78/32428). Toutefois, ces montages présentent un certain nombre de défauts dus précisément à leur logique de commutation très contraignante : cette logique interdit, en effet, les commutations à courant de charge nul et exige donc, au démarrage, un dispositif auxiliaire spécifique pour initier le fonctionnement ; en outre, au voisinage des fonctionnements à vide, cette logique conduit à des arrêts intempestifs qui nécessitent l'adjonction de circuits auxiliaires de forçage de commutation (brevet FR 85/16894).

En d'autres termes, la logique de commande des convertisseurs de ce second type assure une sécurité de commutation idéale mais implique une réduction importante de la plage de fonctionnement : pour élargir à nouveau cette plage, il devient alors nécessaire de modifier les circuits de puissance, avec des surcoûts élevés.

La présente invention se propose de fournir un nouveau convertisseur à commutations douces, exempt des défauts précités. L'invention vise en particulier à permettre de réunir simultanément les avantages suivants
- commutation douce s'accompagnant de surintensités et surtensions négligeables et de pertes énergétiques réduites compatibles avec des fréquences de commutation élevées (plusieurs centaines de kilohertz),
- sécurité de fonctionnement supprimant tout risque de court-circuit de la source de tension,
- démarrage naturel sans moyens de forçage,
- fonctionnement à vide (courant de charge nul).

Le convertisseur statique visé par l'invention comprend
- une source de tension,
- un premier interrupteur statique du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande,
- un second interrupteur statique du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande, les deux interrupteurs étant connectés en série sur la source de tension et possédant un point commun pour la connexion d'une charge,
- une première diode connectée en antiparallèle entre les électrodes de puissance du premier interrupteur,
- une seconde diode connectée en antiparallèle entre les électrodes de puissance du second interrupteur,
- un premier circuit d'adaptation associé au premier interrupteur pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci,
- un second circuit d'adaptation associé au second interrupteur pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci,
- une unité de pilotage adaptée pour délivrer des signaux logiques de pilotage complémentaires.

Selon la présente invention, ce convertisseur comprend en outre
- un premier détecteur d'état associé à l'ensemble premier interrupteur/première diode pour délivrer un signal d'état représentatif de l'état bloqué ou conducteur de l'ensemble premier interrupteur/première diode, l'état bloqué dudit ensemble étant défini comme l'état où l'interrupteur et la diode sont simultanément bloqués et l'état conducteur comme l'état où l'un au moins est passant,
- un second détecteur d'état associé à l'ensemble second interrupteur/seconde diode pour délivrer un signal d'état représentatif de l'état bloqué ou conducteur de l'ensemble second interrupteur/seconde diode, l'état bloqué dudit ensemble étant défini comme l'état où l'interrupteur et la diode sont simultané ment bloqués et l'état conducteur comme l'état où l'un au moins est passant,
- une première interface logique intercalée entre l'unité de pilotage et le premier circuit d'adaptation, et reliée au second détecteur d'état, ladite première interface logique recevant un signal logique de pilotage issu de l'unité de pilotage et le signal d'état issu du second détecteur d'état, et étant adaptée pour délivrer vers le premier circuit d'adaptation un ordre de conduction si et seulement si
le signal logique de pilotage issu de l'unité de pilotage correspond à une autorisation de conduction,
ET
. le signal d'état issu du second détecteur d'état est représentatif de l'état bloqué de l'ensemble second interrupteur/seconde diode, et un ordre de blocage si
le signal logique de pilotage correspond à un ordre de blocage,
OU
le signal d'état est représentatif de l'état conducteur de l'ensemble second interrupteur/seconde diode,
- une seconde interface logique intercalée entre l'unité de pilotage et le second circuit d'adaptation, et reliée au premier détecteur d'état, ladite seconde interface logique recevant un signal logique de pilotage issu de l'unité de pilotage et le signal d'état issu du premier détecteur d'état, et étant adaptée pour délivrer vers le second circuit d'adaptation un ordre de conduction si et seulement si
le signal logique de pilotage issu de l'unité de pilotage correspond à une autorisation de conduction,
ET
le signal d'état issu du premier détecteur d'état est représentatif de l'état bloqué de l'ensemble premier interrupteur/première diode, et un ordre de blocage si
le signal logique de pilotage correspond à un ordre de blocage,
OU
le signal d'état est représentatif de l'état conducteur de l'ensemble premier interrupteur/première diode.

Ainsi, dans le convertisseur de l'invention, les détecteurs d'état assurent une surveillance des deux ensembles interrupteur/diode ; leur agencement croisé ainsi que la logique des interfaces permettent d'interdire de façon stricte l'amorçage d'un interrupteur si l'ensemble opposé interrupteur/diode n'est pas bloqué, de sorte que tout courtcircuit de la source de tension est exclu de même que tout blocage brusque des diodes. De plus, lorsque les deux interrupteurs sont bloqués, la tension délivrée par la source se répartit sur ces deux interrupteurs et chaque détecteur d'état autorise l'amorçage de l'interrupteur opposé : le démarrage peut ainsi se produire sous le contrôle de l'unité de pilotage.

Selon un mode de réalisation préféré, le convertisseur comprend également
- un circuit retard intercalé entre la première interface logique et le second détecteur d'état en vue d'introduire un retard sur le signal d'état et de délivrer vers la première interface logique un signal d'état retardé,
- un circuit retard intercalé entre la seconde interface logique et le premier détecteur d'état en vue d'introduire un retard sur le signal d'état et de délivrer vers la seconde interface logique un signal d'état retardé.

De préférence, ces circuits retards sont adaptés pour introduire des retards égaux sur les signaux d'état afin de préserver la symétrie de fonctionnement du convertisseur.

Ces circuits retards garantissent, quel que soit le point de fonctionnement, une commutation à l'amorçage des interrupteurs sous tension minimale. En effet, lorsqu'un blocage est détecté sur un ensemble donné interrupteur/diode, le circuit retard du détecteur concerné diffère l'autorisation d'amorçage affecté à l'interrupteur opposé, permettant ainsi à la tension aux bornes de cet interrupteur de décroître. Un choix approprié de la valeur de ce retard permet dans chaque application de réaliser l'amorçage sous tension minimale, notamment sous tension nulle lorsque le courant de charge est suffisant à l'instant de la commutation.

En outre, le convertisseur conforme à l'invention comprend avantageusement
- une première source de courant impulsionnelle associée au premier interrupteur pour forcer l'apparition d'une tension directe entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage,
- une seconde source de courant impulsionnelle associée au second interrupteur pour forcer l'apparition d'une tension directe entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage.

Dans le cas où le courant traversant la charge est nul ou faible aux instants de commutations, ces sources ont pour fonction de renforcer temporairement le courant de charge de façon à faire apparaître artificiellement une tension directe entre les électrodes de puissance de l'interrupteur qui doit être bloqué : cette tension amène le détecteur d'état de l'ensemble interrupteur/diode concerné à considérer cet ensemble comme bloqué de façon à autoriser aussitôt l'amorçage de l'interrupteur opposé. De plus, dans le cas où le courant de charge est un courant de diode faible, la source de courant permet de bloquer la diode correspondante (qui est alors traversée par un courant faible), à l'apparition de l'ordre de blocage de l'interrupteur associé ceci assure, dans ce cas, l'apparition de la tension directe sus-évoquée.

De préférence, un circuit retard est associé à chaque source de courant impulsionnelle en vue de déclencher l'impulsion de courant avec un retard prédéterminé après apparition d'un ordre de blocage à la sortie de l'interface logique correspondante ; chaque source de courant étant du type source de courant limitée en tension, ce retard évite un déclenchement systématique des sources de courant après chaque ordre de blocage : en effet, si le courant de charge est suffisant pour provoquer l'apparition de la tension directe sus-évoquée, la source de courant limitée en tension sera inhibée.

La description qui suit en référence aux dessins annexés présente un mode de réalisation préféré d'un convertisseur conforme à l'invention et illustre l'allure des signaux correspondants ; sur ces dessins qui font partie intégrante de la description
- la figure 1 est un schéma synoptique de ce convertisseur,
- la figure 2 est un schéma électronique de détail, donnant un exemple de réalisation d'une source de courant impulsionnelle,
- les figures 3a à 3n, 4a à 4n, et 5a à 5n, sont des chronogrammes illustrant divers modes de fonctionnement du convertisseur,
- la figure 6 est un schéma synoptique d'une application de l'invention (onduleur à résonance série).

Le convertisseur élémentaire représenté à titre d'exemple à la figure 1 est un bras d'onduleur qui peut être combiné à un ou plusieurs bras identiques en vue d'alimenter une charge CH (mono ou polyphasée) ; ces convertisseurs élémentaires sont alimentés par une même source de tension (E) qui en l'exemple est une source continue d'amplitude e.

Chaque convertisseur élémentaire comprend deux interrupteurs statiques K1 et K2 du type commandable à l'amorçage et au blocage. Chaque interrupteur est connecté à une diode (de roue libre) en antiparallèle D1, D2. Les interrupteurs K1 et K2 peuvent notamment être des transistors
MOS, les diodes D1 et D2 étant alors naturellement intégrés dans ces composants (diodes de corps).

Les deux interrupteurs K1 et K2 sont connectés en série aux bornes de la source de tension E, la charge étant connectée en étoile avec les deux interrupteurs.

De façon habituelle, l'électrode de commande de chaque interrupteur K1 ou K2 est reliée à un circuit d'adaptation AD1 ou AD2 (couramment désigné par "circuit driver") qui assure la mise en forme, l'adaptation et l'amplification du signal logique de commande reçu orl, or2 en vue de déclencher les changements d'état de l'interrupteur K1 ou K2.

Le convertisseur comprend une unité de pilotage UP qui est connue en soi (généralement un microprocesseur) et délivre deux signaux logiques de pilotage complémentaires pil et pil en vue de contrôler, selon l'application, les échanges d'énergie entre la source de tension E et la charge CH (par exemple réglage de l'amplitude et de la fréquence de la tension aux bornes de la charge dans le cas d'une charge passive).

Les signaux de pilotage pil et pil sont délivrés sur des interfaces logiques LOG1 et LOG2 qui transforment lesdits signaux de pilotage en signaux de commande orl et or2 porteur soit d'ordres de blocage orl = 0, or2 = soit d'ordres de conduction orl = 1, or2 = 1, de façon à assurer la commutation des interrupteurs K1 et K2 dans des conditions spécifiques propres à l'invention qui conduisant aux avantages détaillés plus loin.

L'interface logique LOG1, (respectivement
LOG2) reçoit par ailleurs un signal d'état retardé (respectivement s'l) représentatif de l'état bloqué ou passant de l'ensemble interrupteur K2/diode D2 complémentaire (respectivement K1/D1).

Le signal d'état retardé s'2 (respectivement est est élaboré par un détecteur d'état DKD2 (respectivement DKD1) suivi d'un circuit retard RET2 (respectivement RET1).

Les deux circuits retards RET1, RET2 introduisent de préférence un retard identique, égal à une fraction de la période de commutation des interrupteurs.

Chaque détecteur d'état DKD1 (ou DKD2) comprend en l'exemple représenté à la figure 1
un comparateur de tension COMP1 (ou COMP2) agencé pour comparer la tension inverse vl (ou v2) aux bornes de la diode correspondante D1 (ou D2) avec une tension de référence Vf1 (ou vf2) supérieure à la tension de saturation des interrupteurs statiques, et inférieure à la tension e aux bornes de la source de tension E,
un inverseur INV1 (ou INV2) agencé pour recevoir le signal logique de commande issu de l'interface logique LOG1 (ou LOG2) en vue de délivrer un signal complémentaire,
une porte ET logique AND1 (ou AND2) agencée pour recevoir le signal issu du comparateur COMP1 (ou COMP2) et le signal complémentaire issu de l'inverseur INV1 (ou INV2) en vue de délivrer le signal d'état sl (ou s2).

La tension de référence est délivrée par un générateur de tension GF1 (ou GF2) et est fixée dans chaque application en fonction du type d'interrupteur à une valeur supérieure à la tension de saturation de celui-ci, en particulier de l'ordre de 1,2 à 2 fois la tension de saturation.

De façon classique, en sortie de chaque détecteur d'état, le signal sl ou s2 est isolé galvaniquement, par exemple à l'aide d'un optocoupleur.

L'interface logique LOG1 (respectivement LONG2) associé à l'interrupteur K1 (respectivement K2) reçoit un signal de pilotage pil (respectivement pi 1) et le signal d'état retardé s'2 (respectivement s'l) représentatif de l'état de l'ensemble interrupteur K2/diode D2 complémentaire (respectivement K1/D1). Cette interface LOG1 (respectivement
LOG2) qui peut être une porte logique ET délivre vers le circuit d'adaptation associé AD1 (respectivement AD2) un signal logique de commande orl (respectivement or2) ; ce signal est porteur d'un ordre de conduction orl = 1 (respectivement or2 = 1) si et seulement si
le signal logique de pilotage pil (respectivement pil) correspond à une autorisation de conduction,
ET
le signal d'état retardé (respectivement stol) est représentatif de l'état bloqué de l'ensemble interrupteur K2/diode D2 (respectivement K1/D1).

Ce signal de commande est porteur d'un ordre de blocage orl = O (respectivement or2 = O) dans les cas contraires.

Une telle logique de commande permet de gérer les échanges d'énergie entre source et charge, en bénéficiant des avantages suivants. Tout blocage violent des diodes est exclu puisque, préalablement à l'amorçage d'un interrupteur, on s'assure du blocage de la diode complémentaire ; on s'affranchit de ce fait de tous les phénomènes afférant à ces blocages violents : surintensités, surtensions, pertes. Tout risque de court-circuit de la source de tension est exclu puisque, préalablement à l'amorçage d'un interrupteur, on s'assure que l'interrupteur complémentaire est effectivement bloqué, c' est-à-dire qu'il La reçu un ordre de blocage et que cet ordre de blocage est devenu effectif au niveau de l'interrupteur (une tension directe est apparue entre ses électrodes de puissance).

Le retard rl ou r2 introduit par les circuits retards RET1 ou RET2 permet d'amorcer les interrupteurs sous la tension minimale et en particulier, lorsque le courant de charge est suffisant à l'instant d'une commutation, d'amorcer les interrupteurs sous tension nulle, de façon à réduire les pertes par commutation dans ces interrupteurs.

Par ailleurs, le convertisseur comprend, associé à chaque ensemble interrupteur Kl/diode Dl (respectivement K2/D2) une source de courant impulsionnelle J1 (respectivement J2) qui est pourvue d'une sortie de puissance connectée à la cathode de la diode D1 (respectivement D2) et d'une entrée de commande connectée à la sortie de l'interface logique LOG1 (respectivement LOG2) en vue d'engendrer une impulsion de courant jl (respectivement j2) en présence d'un ordre de blocage orl = O (respectivement or2 = 0) issu de ladite interface logique, et ainsi de forcer l'apparition d'une tension directe vl (respectivement v2) entre les électrodes de puissance de l'interrupteur K1 (respectivement
K2) après polarisation de son électrode de commande dans le sens du blocage ; la source de courant est adapté pour que cette tension directe vl (respectivement v2) soit supérieure à la tension de référence Vf1 (respectivement vf2) engendrée dans le détecteur d'état DKD1 (respectivement DKD2).

Un circuit retard TEMP1 (respectivement
TEMP2) est en l'exemple associé à la source de courant impulsionnelle J1 (respectivement J2) qui est du type limité en tension, en vue de déclencher l'impulsion de courant avec un retard prédéterminé bl (respectivement b2) après apparition de l'ordre de blocage orl = O (respectivement or2 = O).

De préférence, les circuits retards TEMP1 et
TEMP2 associés aux deux sources J1 et J2 sont adaptés pour introduire des retards égaux bl = b2.

Ainsi, en l'absence de courant de charge ich ou en cas d'insuffisance, chaque source de courant J1, J2 fait apparaître une tension directe aux bornes de l'interrupteur correspondant K1, K2, qui est supérieure à la tension de référence Vf1 ou vf2 et permet au détecteur d'état de considérer que l'ensemble correspondant interrupteur/diode est bloqué : l'amorçage de l'interrupteur complémentaire est alors possible. Ces dispositions permettent en particulier d'obtenir le fonctionnement à vide du convertisseur (courant de charge ich nul) ainsi que son démarrage dans tous les cas ; de plus, si le courant de charge à l'instant d'une commutation est un courant de diode faible, la source de courant entraîne un blocage de la diode correspondante, puis l'apparition d'une tension directe comme ci-dessus indiqué. On préserve ainsi le fonctionnement du convertisseur dans les meilleures conditions de commutation sur une plage de variation du courant de charge la plus large possible. Au-delà de cette plage, le convertisseur est naturellement auto-protégé contre les blocages violents des diodes, puisqu'il cesse alors de commuter.

Le retard b1 ou b2 de déclenchement de la source J1 ou J2 évite que celle-ci débite si le courant de charge est suffisant pour développer une tension directe aux bornes des interrupteurs K1 ou K2 (tension supérieure à la tension de référence Vf1 ou vu2).

La figure 2 présente un exemple de réalisation d'une source de courant impulsionnelle J1 (ou J2).

Le signal de commande retardé or'l issu du circuit retard
TEMP1 est délivré sur l'électrode de commande d'un interrupteur statique Tjl (en l'exemple la grille d'un transistor MOS). Ce transistor Tjl est connecté, d'une part, à une source de tension d'amplitude el qui permet de calibrer l'impulsion de courant jl, d'autre part, à une inductance L en série avec une diode Djl. La mise en conduction du transistor Tjl déclenche une oscillation de courant à travers le circuit oscillant constitué par l'inductance Ljl et le condensateur inter-électrodes de puissance de l'ensemble interrupteur Kl/diode D1. La diode Djl empêche l'apparition de cette oscillation de courant si la tension directe aux bornes de l'interrupteur K1 est supérieure à la tension el. (Cette tension peut en particulier être choisie égale aux seuils Vf1 ou Vu2)'
De ce fait, grâce à l'introduction d'un retard bl à la mise en conduction du transistor Tjl, la diode Djl inhibe spontanément la source de courant en cas de tension directe suffisante entre les bornes de l'interrupteur K1.

Les figures 3a à 3n illustrent les signaux essentiels engendrés dans le convertisseur dans le cas d'une commutation dans le sens du blocage de l'interrupteur K2 avec un courant de charge ich faible mais non nul. Sur ces figures, on a supposé que les tensions Vfl, Vf2, el et e2 étaient égales (figure 3c).

Le front de passage à O de pil représente un ordre de blocage de l'interrupteur K2, tandis que le passage à 1 de pil représente l'autorisation d'amorçage de l'interrupteur K1 (figures 3a, 3b).

On voit à la figure 3k que le signal de commande bascule en ordre de blocage : or2 = O ; le basculement du signal de commande or1 est différé (figure 3f).

A partir de l'instant de blocage de l'interrupteur K2, le courant de charge ich est dévié vers les condensateurs C1 et
C2 intrinsèques aux interrupteurs K1 et K2 (figure 3 n). De ce fait, les tensions vl et v2 évoluent comme l'illustre la figure 3c : croissance de la tension v2 à partir de O et décroissance de la tension vl à partir de + e. La tension v2 passe la tension de seuil vf2 et induit le basculement du comparateur COMP2 et conjointement du signal s2 issu du détecteur d'état DKD2 (figure 3d). L'ensemble interrupteur
K2/diode D2 est alors considéré comme bloqué (signal d'état S2 = 1).

Le phénomène de charge du condensateur C2 et de décharge du condensateur C1 se poursuit. Après un retard b2, le signal de commande retardé or'2 bascule (figure 31) et sollicite la source de courant J2 : comme à cet instant de sollicitation, la tension v2 est supérieure à la tension et alimentation e2 de la source de courant J2, cette source est inhibée par la diode Dj2 (figure 3m). Ceci illustre l'intérêt du retard b2 qui évite à la source de courant impulsionnelle de débiter inutilement. Après un retard r2, le signal d'état retardé s'2 bascule à son tour et conjointement le signal de commande orl bascule et se traduit par un ordre de conduction de l'interrupteur K1 : orl = 1 (figures 3e et 3f). L'amorçage de cet interrupteur K1 provoque l'effondrement de la tension v1 et, de ce fait, la tension v2 passe à la valeur + e (figure 3c). En chutant, la tension vl passe en dessous du seuil Vf1 et provoque le basculement à O des signaux d'état et s'l (figures 3i et 3j), ce qui confirme l'interdiction d'amorçage de l'interrupteur K2. Ceci montre l'intérêt du retard r2 qui permet un amorçage de l'interrupteur sous tension minimale de façon à réduire les pertes.

Les figures 4a à 4n illustrent les mêmes signaux, mais dans le cas d'une commutation sous courant de charge ich = O (fonctionnement à vide). Suite à l'ordre de blocage de l'interrupteur K2 (or2 = O, figure 4k), les tensions vl et v2 n'évoluent pas puisque i ch = O. Après un retard b2, la source de courant J2 est sollicitée (or'2 = 1 figure 41). Dans ce cas, cette source de courant n'est plus inhibée et délivre une impulsion de courant (figure 4m) qui assure un fonctionnement identique au cas précédent (croissance de la tension v2 et décroissance de la tension Vu...).

Les figures 5a à 5n illustrent les mêmes signaux mais dans le cas d'une commutation sous courant de charge ich de valeur suffisante pour assurer l'amorçage des interrupteurs sous tension nulle. Le courant de charge a, dans ce cas, une valeur suffisante pour assurer la charge complote du condensateur C2 (v2 = + e) et la décharge complète du condensateur C1 (vl = O) (figures 5c et 5n), ceci avant que le signal d'état retardé s'2 bascule (figure 5e) : la mise en conduction de l'interrupteur K1 s'effectue donc sous tension nulle après une séquence de conduction de la diode Dl.

La figure 6 est un schéma d'un convertisseur à résonance série continu/continu non réversible. Ce convertisseur est constitué par deux bras d'onduleur du type précédent, agencés en pont complet. Chaque interrupteur des deux bras est constitué par un transistor MOS (MOS1... <RTI

Claims (8)

REVENDICATIONS

1/ - Convertisseur statique d'énergie électrique à semi-conducteurs, comprenant

- une source de tension (E),

- un premier interrupteur statique (K1) du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande,

- un second interrupteur statique (K2) du type commandable à l'amorçage et au blocage, ayant deux électrodes de puissance et une électrode de commande, les deux interrupteurs étant connectés en série sur la source de tension (E) et possédant un point commun pour la connexion d'une charge (CH),

- une première diode (D1) connectée en antiparallèle entre les électrodes de puissance du premier interrupteur (K1),

- une seconde diode (D2) connectée en antiparallèle entre les électrodes de puissance du second interrupteur (K2),

- un premier circuit d'adaptation (AD1) associé au premier interrupteur (K1) pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci,

- un second circuit d'adaptation (AD2) associé au second interrupteur (K2) pour assurer une polarisation de son électrode de commande apte à déclencher les changements d'états de celui-ci,

- une unité de pilotage (UP) adaptée pour délivrer des signaux logiques de pilotage complémentaires (pil, pil), ledit convertisseur statique étant caractérisé en ce qu'il comprend

- un premier détecteur d'état (DKD1) associé à l'ensemble premier interrupteur (Kl)/première diode (D1) pour délivrer un signal d'état (sl) représentatif de l'état bloqué ou conducteur de l'ensemble premier interrupteur (Kl)/première diode (D1), l'état bloqué dudit ensemble étant défini comme l'état où l'interrupteur (K1) et la diode (D1) sont simultanément bloqués et l'état conducteur comme l'état où l'un au moins est passant,

- un second détecteur d'état (DKD2) associé à l'ensemble second interrupteur (K2)/seconde diode (D2) pour délivrer un signal d'état (s2) représentatif de l'état bloqué ou conducteur de l'ensemble second interrupteur (K2)/seconde diode (D2), l'état bloqué dudit ensemble étant défini comme l'état où l'interrupteur (K2) et la diode (D2) sont simultanément bloqués et l'état conducteur comme l'état où l'un au moins est passant,

- une première interface logique (LOG1) intercalée entre l'unité de pilotage (UP) et le premier circuit d'adaptation (AD1), et reliée au second détecteur d'état (DKD2), ladite première interface logique (LOG1) recevant un signal logique de pilotage (pil) issu de l'unité de pilotage et le signal d'état (s2) issu du second détecteur d'état et étant adaptée pour délivrer vers le premier circuit d'adaptation (AD1) un signal logique de commande (orl) porteur d'un ordre de conduction (orl = 1) si et seulement si

le signal logique de pilotage (pil) issu de l'unité de pilotage (UP) correspond à une autorisation de conduction,

ET

le signal d'état (s2) issu du second détecteur d'état (DKD2) est représentatif de l'état bloqué de l'ensemble second interrupteur (K2)/seconde diode (D2), et porteur d'un ordre de blocage (orl = O) si

le signal logique de pilotage (pil) correspond à un ordre de blocage,

OU

le signal d'état (s2) est représentatif de l'état conducteur de l'ensemble second interrupteur (K2)/seconde diode (D2),

- une seconde interface logique (LOG2) intercalée entre l'unité de pilotage (UP) et le second circuit d'adaptation (AD2), et reliée au premier détecteur d'état (DKD1), ladite seconde interface logique (LOG2) recevant un signal logique de pilotage (pil) issu de l'unité de pilotage et le signal d'état (sl) issu du premier détecteur d'état, et étant adaptée pour délivrer vers le second circuit d'adaptation (AD2) un signal logique de conduction (or2) porteur d'un ordre de conduction (or2 = 1) si et seulement si

le signal logique de pilotage (pil) issu de l'unité de pilotage (UP) correspond à une autorisation de conduction,

ET

le signal d'état (sl) issu du premier détecteur d'état (DKD1) est représentatif de l'état bloqué de l'ensemble premier interrupteur (Kl)/première diode (D1), et porteur d'un ordre de blocage (or2 = O) si

le signal logique de pilotage (pil) correspond à un ordre de blocage,

OU

le signal d'état (sl) est représentatif de l'état conducteur de l'ensemble premier interrupteur (Kl)/première diode (D1).

2/ - Convertisseur selon la revendication 1, caractérisé en ce que :

- un circuit retard (RET2) est intercalé entre la première interface logique (LOG1) et le second détecteur d'état (DKD2) en vue d'introduire un retard (r2) sur le signal d'état (s2) et de délivrer vers la première interface logique un signal d'état retardé

- un circuit retard (RET1) est intercalé entre la seconde interface logique (LOG2) et le premier détecteur d'état (DKD1) en vue d'introduire un retard (rl) sur le signal d'état (sl) et de délivrer vers la seconde interface logique un signal d'état retardé

3/ - Convertisseur selon la revendication 2, caractérisé en ce que les deux circuits retards (RET1, RET2) sont adaptés pour introduire des retards (rl, r2) égaux sur les signaux d'état (sl, s2).

4/ - Convertisseur selon l'une des revendications 1, 2 ou 3, caractérisé en ce qu'il comprend

- une première source de courant impulsionnelle (J1) associée au premier interrupteur (K1) pour forcer l'apparition d'une tension directe (vl) entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage,

- une seconde source de commande impulsionnelle (J2) associée au second interrupteur (K2) pour forcer l'apparition d'une tension directe (v2) entre ses électrodes de puissance après polarisation de l'électrode de commande dudit interrupteur dans le sens du blocage.

5/ - Convertisseur selon la revendication 4, caractérisé en ce que chaque source de courant impulsionnelle (J1, J2) comprend une sortie de puissance connectée à la cathode de la diode correspondante (D1, D2) et une entrée de commande connectée à la sortie de l'interface logique correspondante (LOG1, LOG2) en vue d'engendrer une impulsion de courant (j1, j2) en présence d'un ordre de blocage (orl = O, or2 = 0) issu de ladite interface logique.

6/ - Convertisseur selon l'une des revendications 4 ou 5, caractérisé en ce qu'un circuit retard (TEMP1, TEMP2) est associé à chaque source de courant impulsionnelle (J1, J2) en vue de déclencher l'impulsion de courant avec un retard prédéterminé (bl, b2) après apparition d'un ordre de blocage (orl = O, or2 = O) à la sortie de l'interface logique correspondante (LOG1, LOG2), chaque source de courant étant du type source de courant limitée en tension.

7/ - Convertisseur selon la revendication 6, caractérisé en ce que les circuits retards (TEMP1, TEMP2) associés aux deux sources de courant impulsionnelles (J1, J2) sont adaptés pour introduire des retards (bl, b2) égaux sur les ordres de blocage issus des interfaces logiques (LOG1,

LOG2).

8/ - Convertisseur selon l'une des revendications 1 à 7, dans lequel chaque détecteur d'état (DKD1, DKD2) comprend

un comparateur de tension (COMP1, COMP2) agencé pour comparer la tension inverse (vl, v2) aux bornes de la diode correspondante (D1, D2) avec une tension de référence (vil, Vf2) supérieure à la tension de saturation des interrupteurs statiques, et inférieure à la tension (e) aux bornes de la source de tension (E),

un inverseur (INV1, INV2) agencé pour recevoir le signal logique de commande issu de l'interface logique (LOG1, LOG2) en vue de délivrer un signal complémentaire,

une porte ET logique (AND1, AND2) agencée pour recevoir le signal issu du comparateur (COMP1, COMP2) et le signal complémentaire issu de l'inverseur (INV1, INV2) en vue de délivrer le signal d'état (s1, s2).