FR2647999A1 - Systeme de commutation - Google Patents

Abstract

Ce système de commutation 3 comporte des premiers et des seconds moyens de commutation 11, 12 raccordés à des bus d'arrivée et de départ 8 et à des moyens de commande 5 servant à produire des adresses délivrant des adresses d'enregistrement et de lecture en réponse à une en-tête d'une cellule de données délivrée par les moyens 11 qui sont reliés aux moyens 12 par des registres à décalage 41-44 produisant un décalage de transmission correspondant à une unité de données d'une cellule de données, raccordés à des mémoires 31-35 d'enregistrement et de lecture de données reliés aux moyens 11 par d'autres registres à décalage 45-48 réalisant également un décalage d'une unité des données transmises. Application notamment à des systèmes de transmission d'informations à multiplexage temporel.

Description

Système de commutation

La présente invention concerne d'une manière gé-

nérale un système de commutation servant à échanger une in-

formation de communication multiplex/à division du temps, comme par exemple un son et des données, en utilisant une cellule de longueur fixe comportant une en-tête pour

l'acheminement. De façon plus spécifique la présente inven-

tion concerne un système de commutation convenant pour l'intégration d'une information, qui est appropriée à

l'origine pour des transmissions de signaux vocaux, pré-

sents dans des lignes, avec une information qui apparaît sous la forme d'une rafale, comme par exemple des données,

et pour la transmission des informations.

Conformément à différents besoins d'unités for-

mant terminaux dans un système en forme de réseau, il était nécessaire de disposer d'un système souple et économique de

commutation pouvant agir de manière à intégrer les diffé-

rentes communications de données conditionnées. Les commu-

nications incluent non seulement des communications exécu-

tées avec la cadence binaire typique des signaux télépho-

niques (64 kbits/s), mais également avec différentes ca-

dences binaires allant des données à faible vitesse (quelques centaines de bits par seconde) jusqu'aux signaux vidéo (quelques mégabits par seconde) et des communications de différentes natures, comme par exemple du type en rafale

et du type en temps réel.

En rapport avec une telle demande, il a été pro-

posé, en tant qu'idée à laquelle on pouvait s'attendre, un

procédé pour commuter uniformément la totalité des informa-

tions en utilisant une cellule possédant une longueur fixe avec une entête contenant l'information concernant l'ache- minement.

Par exemple, un tel procédé de commutation envi-

sageable a été proposé par le déposant dans un document in-

titulé "Étude concernant un réseau de commutation intégré",

National Convention Record in commemoration of the 70th an-

niversary of the foundation of The Institute of Electro-

nics, Information and Communication Engineers of Japan, 1987, section commutation 1832. Dans cet exemple,

la totalité de l'information de communication est transfé-

rée moyennant l'utilisation du bloc de longueur fixe dési-

gné sous le terme de "cellule". Ce système de commutation est agencé de manière à utiliser la fonction de commutation temporelle dans chaque bus d'arrivée afin que plusieurs cellules possédant la même destination se rencontrent à l'intérieur du commutateur à division spatiale moyennant l'utilisation du commutateur à division spatiale du type étage d'attaque de transmission d'en-têtes. En outre, cette

fonction de commutation temporelle inclut la mémoire utili-

sée pour la commutation et la mémoire d'attente pour la mise en file d'attente de manière à effectuer le traitement selon deux modes: le mode à commutation de lignes, comme

par exemple en ce qui concerne les signaux vocaux télépho-

niques, qui requièrent une transmission en temps réel, et également le mode de commutation de rafales, selon lequel

les données apparaissant dans le mode à rafales sont trans-

férées avec un certain retard. La cellule pour le mode de commutation de lignes est traitée avec une priorité, sans être traitée par l'intermédiaire de la mémoire tampon, ce

qui garantit le caractère en temps réel, tandis que la cel-

lule prévue pour le mode de commutation de rafales est traitée lorsqu'il y a une file d'attente dans la mémoire

tampon et un créneau temporel vide.

En outre "système de commutation TDM" ("modula-

tion à division du temps") constituant un autre système classique de commutation a été décrit dans JP-A-59-135 994. Dans ce système de commutation, bien qu'on ne donne aucune

description nette d'une telle idée pour traiter les commu-

nications de deux natures différentes, c'est-à-dire le mode à commutation de lignes et le mode à commutation de rafale,

une autre fonction est introduite pour obtenir une substi-

tution temporaire de la cellule de longueur fixe moyennant l'utilisation de la mémoire tampon. Dans ce cas, la même mémoire tampon est utilisée pour la mise en file d'attente et la commutation des cellules. Pour réaliser la mise en file d'attente, l'unité de file d'attente est utilisée pour

mémoriser les adresses de la mémoire tampon, au niveau des-

quelles la cellule est enregistrée, conformément aux desti-

nations des cellules.

Lorsque la commutation est exécutée sans utiliser

la cellule de longueur fixe, étant donné que les destina-

tions des cellules respectives ne sont pas toujours répar-

ties uniformément, il peut se poser le problème consistant en ce que les cellules envoyées à la même destination sont concentrées temporairement, ce qui peut entraîner des

conditions de confusion, ou bien les cellules peuvent dis-

paraître sous l'effet du dépassement de capacité de la mé-

moire. Dans la publication mentionnée en premier et propo-

sée par le déposant, on utilise des mémoires tampons ser-

vant à empêcher l'état de confusion dans les bus de départ

respectifs de chaque destination. Ces mémoires tampons doi-

vent mémoriser une quantité importante de cellules afin d'éviter un tel dépassement de capacité et sont également nécessaires pour chaque destination. Il en résulte que, dans ce système de commutation, il est impératif d'avoir un grand nombre de mémoires. D'autre part, conformément au système de commutation classique mentionné en dernier

(c'est-à-dire JP-A-59-135994), il n'est prévu qu'une mé-

moire tampon pour toutes les entrées, et on utilise une pluralité d'unités formant file d'attente pour mémoriser uniquement l'adresse de la mémoire tampon dans chaque des-

tination pour les cellules. Dans un tel agencement, un vo-

lume relativement faible de mémoire permet de compenser

l'écart entre les destinations des cellules respectives.

Cependant, étant donné que l'adresse d'enregistrement de la mémoire tampon est utilisée périodiquement, ceci implique, de façon équivalente, que la mémoire tampon est subdivisée

de façon fixe en fonction de chaque destination, d'une ma-

nière logique. Lorsque la longueur de la file d'attente dé-

passe une valeur prédéterminée, la même adresse d'enregis-

trement peut être utilisée et par conséquent les cellules sont à nouveau enregistrées sous une forme en chevauchement dans les mêmes zones de la mémoire tampon, même lorsque les cellules, qui n'ont pas encore été lues, subsistent. Dans ce cas, il se pose un autre problème consistant en ce que les cellules enregistrées à l'origine dans les mêmes zones

de mémoire peuvent disparaitre de la mémoire tampon.

Pour résoudre ces problèmes classiques, le dépo-

sant a proposé, dans la demande de brevet US

N de série 218217, le système de com-

mutation mentionné ci-après et dans lequel une pluralité de bus d'arrivée sont traités selon le mode de multiplexage à

répartition du temps, les cellules arrivées sont enregis-

trées dans la mémoire tampon, ces cellules sont lues & par-

tir de cette mémoire selon une séquence correcte, puis sont démultiplexées et réparties entre une pluralité de bus de départ, ce qui réalise l'opération de commutation. Dans un tel système de commutation, il est prévu des tampons FIFO

(de l'anglais First-In-First-Out, c'est-à-dire premier en-

tré-premier sorti) (désignés comme étant des tampons FIFO

d'adresses vides) pour mémoriser les adresses vides des mé-

moires tampons, et des unités pour contrôler les adresses utilisées, en fonction des bus de départ, et l'adresse vide est lue à partir de la sortie de données des tampons FIFO d'adresses vides, décrits précédemment, pendant l'opération d'enregistrement des cellules dans la mémoire tampon, et également les adresses qui ont été lues précédemment, sont renvoyées à l'entrée de données des tampons FIFO d'adresses vides pendant l'opération de lecture de la cellule à partir

de la mémoire tampon, c'est-à-dire qu'on a proposé un pro-

cédé dit "à chaine d'adresses vides".

Conformément au système de commutation décrit

précédemment, lorsque les cellules arrivent, puis sont en-

registrées dans la mémoire tampon, étant donné que l'adres-

se de réserve est obtenue à partir d'un seul tampon FIFO

d'adresses vides indépendamment du bus de départ de desti-

nation de cette cellule, la cellule peut être enregistrée dans n'importe quelle région à l'intérieur de la mémoire tampon, sauf s'il existe une région vide dans la mémoire tampon. Même lorsque les destinations des cellules d'arrivée sont utilisées d'une manière détournée pour le bus de départ spécifique, étant donné qu'il faut comprendre que le nombre total des cellules pour d'autres destinations

est réduit, la capacité globale requise de la mémoire tam-

pon n'est pas modifiée.

Jusqu'à ce que la cellule soit lue, étant donné que l'adresse à laquelle cette cellule a été mémorisée n'est pas envoyée au tampon FIFO d'adresses de destination, il existe un avantage particulier en ce que les cellules ne

sont pas enregistrées à cette même adresse en chevauche-

ment, et que par conséquent aucune cellule ne disparaît de

ce tampon.

Cependant, conformément au système de commutation décrit précédemment, pour que les bus de départ utilisent

en commun la mémoire tampon de façon théorique, le multi-

plexage par répartition du temps pour la pluralité des bus

d'arrivée est exécuté au moyen du multiplexeur de conver-

sion série/parallèle, et également lorsque les cellules de-

vant être lues à partir de la mémoire tampon sont séparées d'une manière multiplexée de manière à être réparties entre une pluralité de bus de départ, on utilise le démulti-

plexeur de conversion parallèle/série. Le nombre des bas-

cules bistables nécessaire pour constituer le multiplexeur

de conversion série/parallèle et également le démulti-

plexeur de conversion parallèle/série devient égal respec-

tivement à (nombre de trajets de bus d'arrivée) x (longueur de cellule, nombre de bits). Il en résulte que, dans le cas o il existe des nombres élevés de trajets de bus d'arrivée et o les longueurs des cellules sont grandes, la quantité totale de matériel utilisée dans ce système de commutation

devient élevée.

Au contraire, dans un autre art antérieur décrit dans JP-A-59-135 994, on a proposé d'utiliser les matrices

de rotation à la place du multiplexeur de conversion sé-

rie/parallèle et également du démultiplexeur de conversion parallèle/série pour réduire la quantité totale de matériel nécessaire dans ce système. Dans ce cas, la mémoire tampon est subdivisée conformément à l'ensemble des emplacements

binaires des données de la cellule, et les données pré-

sentes dans une seule cellule sont enregistrées dans cha-

cune des mémoires tampons subdivisées, aux différentes

adresses. Par conséquent, ce système classique de commuta-

tion peut être difficilement appliqué, sans autres modifi-

cations, au procédé décrit précédemment, lorsque la mémoire tampon est utilisée, de façon théorique, en commun pour les

bus de départ.

C'est pourquoi, un but de la présente invention

est de fournir un système de commutation possédant un agen-

cement simple, dans lequel une mémoire tampon est utilisée,

de façon théorique, en commun pour plusieurs bus de départ.

Pour atteindre un tel objectif, dans un système de commutation conforme à la présente invention, il est

prévu d'utiliser un circuit de commutation servant à réali-

ser une liaison en rotation entre un bus d'arrivée et un bus de départ, de préférence une matrice de rotation, à la place au moins du multiplexeur de conversion série/parallè-

le ou du démultiplexeur de conversion parallèle/série, dé-

crit précédemment, utilisé dans le système de commutation

classique, d'utiliser une pluralité de mémoires tampons mé-

morisant chacune une unité correspondante de données dans une cellule d'entrée et d'utiliser une unité de décalage servant à décaler d'une unité de données de la cellule, les instants d'application d'une adresse de lecture ou d'une

adresse d'enregistrement aux mémoires tampons.

C'est-à-dire que, dans un système de commutation conforme à la présente invention destiné à utiliser une

cellule de longueur fixe possédant plusieurs unités de don-

nées, dont l'une au moins constitue une partie d'en-tête tandis que les autres constituent une partie de données, qui est introduite dans chacun de plusieurs bus d'arrivée, pour réaliser l'échange d'informations de communication entre plusieurs bus d'arrivée et plusieurs bus de départ, sur la base d'une information contenue dans ladite partie d'en-tête, caractérisé en ce qu'il comporte: des premiers moyens de commutation incluant une pluralité de bornes d'entrée et également une pluralité de bornes de sortie, qui sont raccordées aux bus d'arrivée correspondants, pour le raccordement séquentiel de chacune des bornes d'entrée à l'une des bornes de sortie pour

chaque unité des données présentes dans la cellule d'en-

trée, et pour la délivrance continue de données dans la même position binaire correspondant à la cellule des bus

d'arrivée respectifs, à partir des bornes de sortie respec-

tives;

une pluralité de moyens de mémoire servant à mé-

moriser une donnée de sortie correspondante obtenue à par-

2 (. 7 99

B

tir de ladite pluralité de bornes de sortie desdits pre-

miers moyens de commutation en réponse à chacune des adres-

ses d'enregistrement et lire les données mémorisées en ré-

ponse à chaque adresse faisant partie d'adresses de lec-

ture;

des moyens de production d'adresses servant à dé-

livrer lesdites adresses d'enregistrement et lesdites adresses de lecture en réponse à la partie d'en-tête de la

cellule délivrée par lesdits premiers moyens de commuta-

tion;

des premiers moyens de décalage servant à appli-

quer des adresses d'enregistrement obtenues à partir des-

dits moyens de production d'adresses à ladite pluralité de moyens de mémoire, tandis que les instants d'application de l'adresse d'enregistrement à ladite pluralité de moyens de mémoire sont décalés respectivement d'une unité des données de la cellule de telle sorte que les données respectives, dont chacune inclut une unité dans la cellule apparaissant dans un bus d'arrivée, sont enregistrées à la même adresse de ladite pluralité de moyens de mémoire; des seconds moyens de commutation incluant à la fois une pluralité de bornes d'entrée raccordées à chaque sortie faisant partie de sorties correspondantes desdits

moyens de mémoire et une pluralité de bornes de sortie cor-

respondant aux bus-de sortie respectifs, pour le raccorde-

ment séquentiel de chacune des bornes d'entrée à chacune des bornes de sortie différentes pour chaque donnée pour une unité dans la cellule délivrée par lesdits moyens de mémoire, et pour la délivrance des données de la cellule présente dans les bus de départ correspondants, aux bornes de sortie respectives; et

des seconds moyens de décalage servant à appli-

quer les adresses réelles obtenues à partir desdits moyens de production d'adresses à ladite pluralité de moyens de mémoire, tandis que les instants d'application de l'adresse

de lecture à ladite pluralité de moyens de mémoire sont dé-

calés respectivement d'une unité de telle sorte que les données présentes dans les cellules lues à partir de ladite

pluralité de moyens de mémoire sont délivrées dans les se-

- 5 conds moyens de commutation sous la forme de données si-

tuées dans des cellules apparaissant dans les bus de dé-

part, qui correspondent aux bornes de sortie respectives.

On notera qu'une matrice de rotation implique un circuit servant à réaliser des connexions avec rotation entre une pluralité de bornes d'entrée et une pluralité de

bornes de sortie en réponse aux données de cellules intro-

duites. En d'autres termes, en supposant que le nombre des bornes de sortie est "N", un nombre variable "n" est ajouté au nombre "o" des bornes de sortie devant être raccordées aux bornes d'entrée possédant le numéro "i". Il en résulte que, si le nombre des bornes de sortie dépasse le nombre "N", indiqué précédemment, des bornes de sortie, le nombre

"N" des bornes de sortie est soustrait du nombre excessif.

On notera que le nombre variable "n" correspond à une va-

leur qui est mise à jour par exemple en étant modifiée de 1 pour chaque unité de données de la cellule (par exemple un

octet) introduit dans cette matrice de rotation. Il en ré-

sulte que la matrice de rotation peut être constituée uni-

quement par des sélecteurs de sorte que la quantité totale du matériel constitué par ces sélecteurs devient faible par

rapport à la quantité de matériel classique décrite précé-

demment.

Dans les bornes de sortie respectives de la ma-

trice de rotation prévue sur le côté des bus d'arrivée, les données des cellules respectives alimentées à partir des bus d'arrivée respectifs dans les mêmes positions binaires

soient multiplexées par rapport aux bus d'arrivée respec-

tifs. A cet instant, les données de la cellule qui appa-

raissent dans un bus d'arrivée sont délivrées par les bornes respectives de sortie, à des instants différents. En supposant maintenant que la matrice de rotation modifie les connexions entre les bornes d'entrée et de sortie chaque fois que les données d'une unité présente dans la cellule comportant 1 octet par exemple sont introduites dans cette matrice, les données présentes dans une seule cellule sont

délivrées par les bornes de sortie de la matrice de rota-

tion, située côté entrée, de telle sorte que les instants

de sortie des données respectives sont décalés respective-

ment de 1 octet. La mémoire tampon est utilisée en liaison avec le nombre d'octets d'une seule cellule de telle sorte

que cette seule cellule est subdivisée en les diverses uni-

tés de données (par exemple 1 octet), de manière à être mé-

morisée dans la mémoire, et les données présentes dans une

cellule, qui contient 1 octet, sont enregistrées aux diffé-

rents instants décalés de 1 octet. Pendant l'enregistrement

des données, une adresse d'enregistrement appliquée aux mé-

moires tampons respectives est décalée par les circuits de décalage, par exemple des registres à décalage, d'une unité de données, par exemple d'un octet, puis est envoyée aux mémoires tampons respectives. Il en résulte que toutes les adresses servant à mémoriser des données respectives dans une seule cellule sont identiques entre elles, en rapport

avec chacune des mémoires tampons. Il en résulte que cha-

cune des mémoires tampons peut être utilisée en commun par

les bus de départ respectifs.

Lorsque les données présentes dans une cellule

sont également lues à partir des mémoires tampons respec-

tives, la matrice de rotation située sur le côté des bus de départ exécute uniquement des connexions de rotation entre les bornes d'entrée et de sortie de sorte que les données du bus de départ peuvent être délivrées. Ceci est réalisé de telle sorte que, pendant le décalage des instants de transfert des données présentes dans une cellule, d'uine

unité de données, par exemple 1 octet, moyennant l'utilisa-

tion des registres à décalage, la même adresse est appli-

il

guée à chacune des mémoires tampons.

Comme cela a été décrit précédemment, le rôle de la matrice de rotation est de raccorder en rotation les bornes d'entrée et les bornes de sortie. Etant donné que la matrice de rotation peut être constituée uniquement par un

circuit combinatoire logique, la quantité totale de maté-

riel nécessaire est faible au point d'être négligeable.

On suppose alors que, comme indiqué précédemment, la matrice de rotation change les connexions entre les

bornes d'entrée et de sortie chaque fois que la donnée com-

portant 1 octet est introduite, étant donné que la matrice de rotation prévue sur le côté entrée délivre chaque donnée située dans une seule cellule avec une relation de décalage

d'un octet, le nombre total des registres à décalage ser-

vant à retarder l'adresse d'enregistrement est égal à un nombre obtenu en soustrayant 1 du nombre d'octets d'une cellule. I1 en résulte que le nombre total des bascules bistables nécessaires est égal à (longueur d'adresse) x [(nombre d'octets de la cellule) - 1}. La quantité totale de matériel nécessaire pour constituer les registres à décalage des adresses lues est égale à celle nécessaire

pour former les registres à décalage des adresses d'enre-

gistrement. Comme cela a été décrit précédemment, le nombre total de bascules bistables représentatif de la quantité

principale de matériel requiert (nombre de trajets d'en-

trée/sortie) x (longueur de cellule, c'est-à-dire nombre de

bits) x 2 dans le système de commutation classique utili-

sant à la fois le multiplexeur de conversion série/parallè-

le et le démultiplexeur de conversion parallèle/série, tan-

dis que la quantité totale de matériel devient (longueur d'adresse) x "(nombre d'octets de la cellule) - 1} x 2 dans

le système de commutation conforme à l'invention, qui uti-

lise les matrices de rotation et les registres à décalage.

Par conséquent, lorsque la longueur de cellule devient im-

portante ou que le nombre des trajets d'entrée/sortie de-

vient élevé, la quantité totale de matériel nécessaire dans

le système de commutation selon la présente invention de-

vient relativement faible.

D'autres caractéristiques et avantages de la pré-

sente invention ressortiront de la description donnée ci-

après prise en référence aux dessins annexés, sur lesquels: - la figure i représente un schéma-bloc d'un

agencement d'un système de commutation conforme à une pre-

mière forme de réalisation de la présente invention; - les figures 2 et 3 montrent des chronogrammes

destinés à représenter des opérations effectuées par diffé-

rentes parties du circuit du système de commutation repré-

senté sur la figure 1;

- la figure 4 représente un schéma-bloc d'un cir-

cuit interne de la matrice de rotation 11 utilisée dans le

système de commutation représenté sur la figure 1, confor-

mément à un exemple; - la figure 5 représente un schéma-bloc de l'agencement interne du circuit de commande 5 utilisé dans le système de commutation représenté sur la figure 1, conformément à un exemple;

- la figure 6 représente un schéma-bloc du cir-

cuit interne de la mémoire 30 utilisé dans le système de commutation représenté sur la figure 1, conformément à un

exemple;

- la figure 7 représente un schéma-bloc de l'agencement d'un système de commutation conforme à une autre forme de réalisation de la présente invention; - la figure 8 représente un schéma-bloc de l'agencement interne du circuit de commande 5 conforme à un

autre exemple;

- la figure 9 représente un agencement d'ensemble

d'un échangeur RNIS (c'est-à-dire de réseau numérique à in-

-35 tégration de services) à large bande, auquel le système de

commutation conforme à la présente invention a été ap-

pliqué; - les figures 10A et lOB représentent des formats de cellules; la figure 11 représente un agencement en forme de chaine d'une adresse de cellule; et - la figure 12 représente un schéma-bloc de l'agencement d'un système de communication conforme à une

* autre forme de réalisation de la présente invention.

En se référant maintenant aux dessins annexés, on va décrire des systèmes de commutation conformes à des

formes de réalisation de la présente invention.

La figure 9 représente l'agencement d'ensemble

d'un réseau RNIS (réseau numérique à intégration de ser-

vices) à large bande, auquel un système de commutation con-

forme à la présente invention a été appliqué. Des cellules comportant des longueurs fixes incluant chacune n fois x m

éléments de bus d'arrivée sont introduites par l'intermé-

diaire de fibres optiques respectives, dans des convertis-

seurs optiques/électroniques 1-11 à 1-nm de manière à être

converties en signaux électroniques parallèles (ou série).

Dans ce cas, le format d'une cellule inclut une en-tête possédant un numéro de canal logique 100 et une partie de

données 101, comme cela est représenté sur la figure 10A.

Des convertisseurs de numéros de canaux logiques/disposi-

tifs d'insertion d'en-têtes additives 2-11 à 2-rinm correspondant aux convertisseurs opto-électroniques 1-11 à

1-rinm convertissent tout d'abord les numéros de canaux logi-

ques des cellules d'entrée indiquées plus haut et, en se-

cond lieu, introduisent une en-tête additive 103 en tête des cellules respectives, puis la délivrent sous la forme d'un format de cellule représenté sur la figure 10B. Sur la figure 10B, l'en-tête additive 103 est constituée par une zone d'affichage du caractère effectif 104, qui indique "1" lorsque cette cellule conserve des données effectives, et indique "0" lorsque cette cellule est une cellule vide (cellule ne comportant aucune donnée effective) et une zone

d'informations d'acheminement 105. L'information d'achemi-

nement est une information représentative d'une destination d'une cellule (numéro de destination d'un bus) et détermine

une destination de sortie d'une cellule au niveau de commu-

tateurs 3-1 à 3-n".

Dans l'exemple représenté sur la figure 9, étant donné que les cellules, qui ont traversé les dispositifs respectifs d'insertion, traversent des commutateurs à 3

étages, l'information d'acheminement comporte une informa-

tion à 3 étages. C'est-à-dire qu'un commutateur d'un premier étage correspond à l'un quelconque des commutateurs 3-1 à 3-n, un commutateur d'un second étage correspond à

l'un quelconque des commutateurs 3-1' à 3-n' et un commuta-

teur d'un troisième étage correspond à l'un quelconque des commutateurs 31" à 3-n". Par conséquent, chacun des commutateurs utilise une information d'étage correspondante de l'information à 3 étages. On notera que, bien que l'on

donnera une description détaillée des fonctions des

commutateurs 3-1 à 3-n" en référence à la figure 1, ces commutateurs exécutent une opération de tamponnage pour réaliser une mise en file d'attente lorsque les cellules provenant d'une pluralité d'entréeaboutissent ensemble aux mêmes sorties. Les cellules respectives, qui ont traversé

les commutateurs à 3 étages, sont introduites dans des con-

vertisseurs électro-optiques 4-11 à 4-nm, qui servent à supprimer les entêtes additives de manière que le format

de la cellule est converti de celui représenté sur la fi-

gure 10B à un autre format représenté sur la figure 10A, et à convertir les signaux électroniques en signaux optiques

qui sont ensuite envoyés à la fibre optique.

Un exemple d'un agencement interne de chacun des commutateurs 3-1 à 3-n" utilisés dans l'échangeur décrit précédemment est représenté sur la figure 1. Sur la figure 1, par exemple, quatre ensembles de lignes de transmission

de signaux électroniques, disposés en parallèle par 8 pénè-

trent, en tant que bus d'arrivée, dans une matrice de rota-

tion 11. Il en résulte que des cellules sont introduites - 5 sous une forme en parallèle à 8 bits dans chacun des bus d'arrivée. On notera que la lonaueur de cette cellule est

égale par exemple à 5 octets et que la longueurd'une en-tête ad-

ditive parmi 5 octets est égale par exemple à 1 octet. Dans la matrice de rotation 11, les cellules des bits d'arrivée respectifs sont subdivisées en des données possédant une unité de 1 octet, les données dans le premier octet, dans lequel l'en-tête additive est présente, sont envoyées à un circuit de retardement 21, les données présentes dans le second octet sont envoyées à un circuit de retardement 22, les données présentes dans le troisième octet sont envoyées

à un circuit de retardement 23, les données formant le qua-

trième octet sont envoyées à un circuit de retardement 24 et les données constituant le cinquième octet sont envoyées à un circuit de retardement 25. Les données des cellules, qui ont traversé les circuits de retardement 21 à 25 sont enregistrées dans les mémoires correspondantes 31 à 35. Une fois que les données des cellules, qui ont été mémorisées

dans les mémoires 31 à 35, sont lues, les données des cel-

lules sont envoyées aux bus de départ correspondants par

une matrice de rotation 12.

L'en-tête additive de la cellule délivrée par une

borne de sortie DO1 de la matrice de rotation 11 est intro-

duite au niveau d'une borne d'entrée HD d'un circuit de commande 5. En réponse au contenu de l'en-tète additive

d'entrée, des adresses d'enregistrement WA pour les mé-

moires 30 à 35 sont délivrées. Les registres à décalage 41 & 44 sont des circuits de réglage de cadencement tels que des données contenant une unité de données d'l octet d'une seule cellule peuvent être enregistrées dans les mémoires

respectives 30 à 35 à la même adresse, au moyen du retarde-

ment de l'adresse d'enregistrement.

Le signal de sortie délivré par un compteur 62 est envoyé à une borne d'entrée CNT du circuit de commande et une adresse des mémoires respectives 31 à 35, dans lesquelles les cellules des bus de départ, qui correspon-

dent à la valeur de comptage de ces bus, ont été mémori-

sées, et délivrées par une sortie d'adresses RA et est en-

voyé à une entrée RA des mémoires respectives 30 à 35. Un

rôle de registres de décalage 45 à 48 est de régler le ca-

dencement de lecture des données des cellules délivrées par

les mémoires respectives 30 à 35.

On notera que le circuit de commande 5 est agencé de manière qu'une chaîne d'adresses est assemblée dans

chaque bus de départ et que, lorsque les données. des cel-

lules comportant une adresse sont lues à partir des mé-

moires 31 à 35, une autre adresse des données des cellules

(adresse suivante) devant être lue ultérieurement est éga-

lement lue simultanément à partir de la mémoire 30. On va

maintenant décrire de façon détaillée un procédé de com-

mande de mémoire, mis en oeuvre par le circuit de commande moyennant l'utilisation de la mémoire 30, en référence à

la figure 5.

Les connexions entre les entrées et les sorties

des matrices de rotation 11 et 12 sont commandées conformé-

ment aux valeurs de comptage des compteurs correspondants

61 et 62.

La figure 2 montre un chronogramme servant à re-

présenter le signal de sortie délivré par le compteur 61,

des entrées/sorties de la matrice de rotation 11 et des en-

trées d'enregistrement introduites dans les mémoires 30 à 35. On notera qu'en ce qui concerne les données possédant une unité de 1 octet et repérées par "i-j" (i et j étant des nombres entiers), "i" représente le numéro du bus

d'arrivée de ces données introduites, tandis que "j" in-

dique un nombre d'octets d'une cellule, dans laquelle ces données sont introduites, dans le bus d'arrivée. La matrice

de rotation 11 inclut des bornes d'entrée DI1 à DI4 raccor-

dées à 4 ensembles de ces bus d'arrivée, chaque ensemble possédant huit bus d'arrivée par exemple. Des données de cellules situées dans un premier circuit sont envoyées à la borne d'entrée DI1 de la matrice de rotation Il lorsque la valeur de comptage s'annule, et également des données de cellules présentes dans un cinquième octet sont introduites lorsque la valeur de comptage devient égale à 4. En d'autres termes, les données comportant une seule cellule sont introduites dans cette borne DI1, tandis que la valeur de comptage est modifiée de zéro à 4. De façon similaire, des données comportant une cellule sont envoyées à la borne d'entrée DI2 de la matrice de rotation 11, tandis que la

valeur de comptage est modifiée de 4 à 3, à la borne d'en-

trée DI3 de la matrice alors que la valeur de comptage est modifiée de 3 à 2, et à la borne d'entrée DI4 alors que la valeur de comptage est modifiée de 2 à 1. Ceci est d au fait que m éléments des convertisseurs de numéros de canaux logiques/dispositifs d'insertion d'en-têtes additves, par exemple 2-11 à 2-lm, qui correspondent aux commutateurs respectifs 3- 1 à 3-n représentés sur la figure 9, sont

agencés de manière que ces dispositifs d'insertion transfè-

rent en direction de la sortie les cellules correspon-

dantes, pour chaque octet. Dans la matrice de rotation 11, les bornes d'entrée et les bornes de sortie sont connectées en rotation les unes avec les autres en réponse aux valeurs de comptage (qui seront décrites plus loin). C'est-à-dire que, lorsque la valeur de comptage est égale à zéro, les

bornes d'entrée DI1,DI2,DI3 et DI4 sont raccordées directe-

ment aux bornes de sortie DO1,DO2,D03 et DO4. Lorsque la valeur de comptage est 1, les bornes d'entrée DI1,DI2,DI3 et DI4 sont raccordées aux bornes de sortie respectives DO2,DO3,D04 et D05 de sorte que le nombre "m" des bornes de

sortie est accru de 1 avec le nombre "n" des bornes d'en-

trée. On notera que les "nombres" décrits ci-dessus des bornes d'entrée/sortie font intervenir "n" et "m" indiqués dans DIn et DOm. Lorsque la valeur de comptage devient

égale à 2, les bornes d'entrée DI1,DI2,DI3 et DI4 sont rac-

cordées respectivement aux bornes de sortie D03,D04,D05 et D01. En outre, lorsque la valeur de comptage devient égale à 3, les bornes d'entrée DI1, DI2,DI3 et DI4 sont raccordées respectivement aux bornes de sortie D04, D05,D01 et D02. De même, lorsque la valeur de comptage devient égale à 4, les

bornes d'entrée DI1,DI2,DI3 et DI4 sont raccordées respec-

tivement aux bornes de sortie D01,D05,D02 et D03. C'est-à-

dire que, dans la matrice de rotation 11, chacune des

bornes d'entrée est raccordée à une borne de sortie possé-

dant le numéro défini par augmentation du numéro de la borne d'entrée considérée, par la valeur de comptage. On notera que lorsque le numéro de la borne de sortie dépasse , une valeur obtenue en soustrayant 5 de ce nombre supé- rieur est utilisée en tant que numéro de cette borne de sortie. Lors du fonctionnement de la matrice de rotation décrite précédemment, les données de la cellule, situées dans le premier octet et provenant de l'entrée respective, sont délivrées par la borne de sortie D01 de cette matrice de rotation 11, les données de la cellule situées dans le second octet sont délivrées par la borne de sortie D02, les données de la cellule situées dans le troisième octet sont délivrées par la borne de sortie D03, les données de la cellule situées dans le quatrième octet sont délivrées par la borne de sortie D04, les données de la cellule situées

dans le cinquième octet sont délivrées par la borne de sor-

tie D05. Les données d'une seule cellule sont délivrées de manière que les cadencements de sortie soient décalés de 1 octet et que les données soient délivrées par chacune des bornes de sortie D01 à D05, dans une unité d'un octet. On va décrire de façon plus détaillée l'agencement interne de

cette matrice de rotation 11 en se référant à la figure 4.

Les signaux de sortie de la matrice de rotation 11 sont transmis par l'intermédiaire des circuits de retardement 21 à 25 aux bornes d'entrée de données DI des mémoires respectives 31 à 35. Les retards appliqués par les circuits de retardement 21 à 25 sont égaux à un intervalle de temps intervenant après que le circuit de commande 5 ait introduit l'en-tête additive de la cellule sur la borne d'entrée HD, avant que le circuit de commande 5 délivre l'adresse d'enregistrement pour la mémoire sur la borne de

sortie WA.

La cellule présente dans ce premier octet est in-

troduite dans la mémoire 31 et simultanément l'adresse d'enregistrement de la cellule suivante est envoyée par la borne NAO du circuit de commande 5 à la borne d'entrée DI

de la mémoire 30. Cette adresse d'enregistrement de la cel-

lule suivante correspond à une adresse d'enregistrement pour la mémorisation d'une cellule qui sera ultérieurement envoyée dans la mémoire (31 à 35) par le même bus de départ que le bus de départ de la cellule suivante. Ceci va être

décrit de façon plus détaillée en référence à la figure 5.

Lorsque les données comportant une unité à une cellule sont enregistrées dans les mémoires 31 à 35, les cadencements des données comportant une capacité de 1 octet d'une seule cellule sont décalés de 1 octet puis sont

enregistrées dans les mémoires respectives 31 à 35. Les re-

gistres à décalage 41 à 44 représentés sur la figure 1 ap-

pliquent chacun un retard égal à une cadence de comptage du compteur 61 de sorte que le cadencement de la même adresse d'enregistrement obtenue sur la sortie WA du circuit de commande 5, est décalé successivement de 1 octet, et est ensuite envoyé respectivement aux mémoires 31 à 35. Il en résulte que les données possédant une capacité de 1 octet d'une cellule sont enregistrées séquentiellement aux mêmes adresses des mémoires respectives 31 à 35. En d'autres termes, par exemple sur la figure 2, les données 4-1 à 4-5

sont successivement enregistrées aux mêmes adresses des mé-

moires respectives 31 à 35, avec un cadencement décalé de 1 octet. La figure 3 représente un autre chronogramme d'une valeur de comptage délivrée par le compteur 62, des signaux de sortie de lecture délivrée par les mémoires 30 à

et les signaux de sortie délivrés par la matrice de ro-

tation 12. Sur ce chronogramme, les données possédant 1 oc-

tet autres que le signal de sortie du compteur sont repré-

sentées par "i-j", "i" désignant le numéro du bus de départ à partir duquel les données doivent être délivrées, et "j" indiquant que ces données correspondent à l'octet d'une cellule unique, délivré par ce bus de départ. Les données comportant 1 octet de la cellule du bus de départ numéro 1 sont décalées séquentiellement d'une cadence de 1 octet et

sont délivrées par la mémoire 31 lorsque la valeur de comp-

tage devient égale à 0, de la mémoire 32 lorsque la valeur de comptage devient égale à 1, de la mémoire 33 lorsque la valeur de comptage devient égale à 2, de la mémoire 34 lorsque la valeur de comptage devient égale à 3 et de la

mémoire 35 lorsque la valeur de comptage devient égale à 4.

De façon similaire, les données comportant 1 octet de la cellule de bus de départ possédant d'autres numéros, sont

successivement décalées de 1 octet et délivrées par les mé-

moires 31 à 35. Cette opération est réalisée de telle sorte que les mêmes adresses de lecture obtenue sur la borne de

sortie RA du circuit de commande 5 sont successivement re-

tardées dans les registres à décalage 45 et 48 pour chaque état de comptage 1 du compteur 62, et sont ensuite envoyées au mémoire 32 à 35. Il en résulte que par exemple sur la figure 3 les données 4-1 à 4-5 de la cellule présente dans le bus de départ numéro 4 et possédant les mêmes adresses à

l'intérieur des mémoires 31 à 35, sont lues séquentielle-

ment avec un cadencement décalé de 1 octet. Ensuite, lors-

que la valeur de comptage du compteur 62 devient égale à 0, l'adresse lue de la cellule située dans le bus de départ numéro 1 est délivrée par le circuit de commande 5, lorsque la valeur de comptage devient égale à 4, l'adresse lue de la cellule dans le bus de départ numéro 2 est délivrée par ce circuit; lorsque la valeur de comptage devient égale à 3, l'adresse de lecture de la cellule dans le bus de départ numéro 3 est délivrée par ce bus; et lorsque la valeur de

comptage devient égale à 2, l'adresse de lecture de la cel-

lule située dans le bus de départ numéro 4 est délivrée par ce bus. L'adresse de lecture est envoyée à la mémoire 30 en

même temps que la mémoire 31, de sorte que l'adresse d'en-

registrement suivante de la cellule située dans le même bus

de départ que celui de la cellule de lecture est lue et en-

voyée en tant qu'adresse de lecture de la cellule suivante

présente dans le même bus de départ, à la borne NAI du cir-

cuit de commande 5. On notera que, bien que les deux comp-

teurs 61 et 62 exécutent les opérations de comptage à la même fréquence, à savoir lors de chaque octet de la cellule

introduite, les cadencements servant à réaliser des opéra-

tions de comptage peuvent être rendus mutuellement asyn-

chrones. Les sorties des mémoires 31 à 35 sont raccordées respectivement aux bornes d'entrée DIl à DI5 de la matrice de rotation 12. Comme représenté sur la figure 3, étant donné que la matrice de rotation 12 peut agir exactement dans les mêmes conditions que la matrice de rotation 1, la

cellule située dans le' bus de départ numéro 1 peut être dé-

livrée sur la borne de sortie D01, la cellule présente dans le bus de départ numéro 2 peut être délivrée sur la borne de sortie D02, la cellule présente dans le bus de départ numéro 3 peut être délivrée sur la borne de sortie D03, et la cellule présente dans le bus de sortie numéro 4 peut

être délivrée sur la borne de sortie D04.

Ci-après, on va décrire un exemple de l'agence-

ment interne de la matrice de rotation 11 en se référant à

la figure 4. Des sélecteurs 13 à 15 transmettent des si-

gnaux appliqués aux bornes d'entrée "A" à des bornes de sortie "Y" lorsque les signaux d'entrée appliqués à la borne d'entrée "S" deviennent égaux à "0", tandis qu'ils transmettent des signaux présents sur la borne d'entrée "B"

aux bornes de sortie "Y" lorsque les signaux d'entrée ap-

pliqués aux bornes d'entrée "S" deviennent égaux à "1". Il

en résulte que, bien que le sélecteur 15 délivre directe-

ment les signaux d'entrée envoyés aux bornes d'entrée A1 à A5, sur les bornes correspondantes de sortie Y1 à Y5 lorsque le signal présent sur la borne d'entrée S2 devient égal à "0", ce sélecteur 15 transmet d'une manière rotative les signaux d'entrée présents sur les bornes A1. à A5 aux bornes de sortie Y2-Y5, Y1, dont les numéros de sortie sont supérieurs, de 1, à ceux des numéros d'entrée lorsque le signal d'entrée appliqué à la borne d'entrée S2 devient

"1". Le sélecteur 14 délivre directement des signaux d'en-

trée envoyés aux bornes A1 à A5 lorsque le signal d'entrée envoyé à la borne d'entrée S1 devient "0", et au contraire, transmet avec rotation les signaux d'entrée envoyés aux

bornes d'entrée A1-A5 aux bornes Y3-Y5, Y1,Y2, dont les nu-

méros de sortie sont supérieurs de 2 à ceux des numéros d'entrée, lorsque le signal d'entrée envoyé à la borne d'entrée S1 devient "1". Le sélecteur 13 envoie directement les signaux dLentrée présents sur les bornes A1 & A5 aux bornes de sortie correspondantes Y1-Y5, lorsque le signal d'entrée envoyé à la borne d'entrée S0 devient "0", mais transmet avec rotation les signaux d'entrée envoyés aux

bornes A1-A5 aux bornes de sortie Y5-Y1-Y4, dont les numé-

ros de sortie sont supérieurs de 4 à ceux des numéros d'en-

trée, lorsque le signal d'entrée sur la borne d'entrée S0

devient égal à "1". Le signal de sortie (par exemple un'si-

gnal de sortie à 3 bits) du compteur 61 est raccordé à une borne d'entrée CNT de la matrice de rotation 11. Le bit de poids le plus faible de la valeur de sortie est envoyé à la borne d'entrée S2 du sélecteur 15, tandis que le bit de poids le plus élevé est transmis à la borne d'entrée S0 du

sélecteur 13 et le bit restant est envoyé à la borne d'en-

trée S0 du sélecteur 14. Il en résulte que les données en-

voyées aux bornes d'entrée respectives de la matrice de ro-

tation 11 sont envoyées aux bornes de sortie dont les nu-

méros sont égaux à ceux obtenus en ajoutant la valeur de

comptage au numéro des bornes d'entrée.

On notera que, bien que la matrice de rotation 11 soit agencée de manière à comporter 5 entrées et 5 sorties, la borne d'entrée DI5 est raccordée à la masse étant donné

que seuls4 signaux d'entrée lui sont appliqués de l'exté-

rieur. De même, la matrice de rotation 12 se compose d'un agencement incluant 5 entrées/4 sorties, la borne d'entrée DI5 représentée sur la figure 4 n'ayant pas besoin d'être

raccordée à la masse, et également le signal de sortie dé-

livré par la borne de sortie D05 n'ayant pas besoin d'être

délivré à l'extérieur.

Dans les descriptions qui précèdent en référence

aux figures 1 à 4, on a expliqué la longueur d'une cellule

égale à 5 octets en rapport avec le commutateur à 4 en-

trées/4 sorties. D'une manière générale, dans le commuta-

teur utilisant la matrice de rotation, on peut accroitre le nombre d'entrées/sorties jusqu'à ce qu'il soit égal à la valeur de la longueur de la cellule. De même, dans le cas o la longueur de la cellule est importante, si la valeur de comptage est modifiée chaque fois de plusieurs octets, les numéros d'entrée/sortie du commutateur sont réduits de

1 pour plusieurs longueurs de cellules (nombre d'octets).

Si par exemple la longueur de cellule est égale & 72 oc-

tets, on peut traiter un nombre total d'entrées/sorties at-

teignant jusqu'à 36 si la valeur de comptage est modifiée tous les deux octets, et on peut traiter un nombre total d'entrées/sortie atteignant jusqu'à 18 si la valeur de

comptage est modifiée tous les 4 octets.

Etant donné que les deux matrices de rotation 11

et 12 représentées sur la figure 1 n'utilisent aucune bas-

cule bistable, la quantité globale de matériel pour ces ma-

trices devient faible. Dans le cas o la valeur de comptage

est modifiée tous les "A" octets, le nombre total de bas-

cules bistables nécessaires pour construire les registres à décalage 41 à 48 est égal à: (nombre d'octets de la cellule/A) x (longueur de l'adresse

d'enregistrement ou de lecture) x 2.

Lorsque les registres à décalage 41 à 48 sont supprimés,

les données contenant 1 octet d'une seule cellule sont si-

multanément enregistrés et lus aux mêmes adresses des mé-

moires 31 à 35, selon une forme en parallèle. Dans ce cas, il est nécessaire d'utiliser un multiplexeur de conversion série-parallèle à la place de la matrice de rotation 11 et il est également nécessaire d'utiliser un démultiplexeur de

conversion parallèle-série à la place de la matrice de ro-

tation 12. Dans ces convertisseurs, il est nécessaire d'utiliser une bascule bistable pour mémoriser une cellule pour chaque bus d'arrivée ou chaque bus de départ, et par conséquent, le nombre total de bascules bistables est égal à a: (longueur de cellule (nombre de bits)) x (nombre de trajets

d'entrée/sortie) x 2.

Il en résulte que, lorsqu'un commutateur de grandes dimen-

sions tel que représenté sur la figure 1 possède une grande quantité de trajets d'entrée/sortie, la quantité totale de

matériel pour ce commutateur devient relativement faible.

En outre, l'agencement de ce commutateur est utile dans le cas o la longueur de la cellule devient importante, par

exemple égale à plusieurs dizaines d'octets.

Ci-après, en se référant à la figure 5, on va ex-

pliquer un procédé de commande des mémoires 30 à 35, qui est mis en oeuvre sous la commande du circuit de commande 5

représenté sur la figure 1. Comme cela a été décrit précé-

demment, une en-tête additive est constituée par une zone

d'affichage du caractère effectif 104 et par une informa-

tion d'acheminement 105. Cette zone d'affichage du carac-

tére effectif 104 est constituée par 1 bit. Lorsque cette

zone représente un "1", elle signifie "en cours d'utilisa-

tion", tandis que lorsque cette zone indique "0", elle si-

gnifie "vide", c'est-à-dire qu'il n'existe aucune donnée effective. Lors de l'opération d'enregistrement des données

dans les mémoires de la figure 1, tout d'abord une sélec-

tion est faite par un sélecteur WAR 502 sur une sortie d'un seul registre, qui fait partie des sorties des registres d'adresses d'enregistrement (WAR) 511 à 514 (ces registres contiennent des adresses de nonutilisation) correspondant à un numéro de bus de départ indiqué par l'information d'acheminement de l'en-tête additive introduite au niveau

de la borne d'entrée HD. Alors, le signal de sortie sélec-

tionné est délivré en tant qu'adresse d'enregistrement par l'intermédiaire d'un sélecteur WAR 502 et est transféré,

conjointement avec le bit de la zone d'affichage du carac-

tère effectif, à partir de la borne de sortie WA du circuit de commande 5 aux mémoires 30 à 35. Simultanément, la zone d'affichage du caractère effectif 104, qui fait partie de l'en-tête additive qui a été appliquée à la première borne d'entrée HD du circuit de commande 5, est envoyée à des portes ET 521 à 524, l'information d'acheminement 105 est décodée par un décodeur WAR 501, et un "1" est envoyé à

l'une des portes ET 521 à 524, qui correspond à la destina-

tion indiquée par cette information d'acheminement. Il en résulte que l'une des portes ET 521 à 524 envoie un "1" à une seule borne de validation d'enregistrement "WEN" qui

correspond à ces registres d'enregistrement WR 511 à 514.

C'est pourquoi, une adresse de non-utilisation tirée d'une

mémoire 505 d'une adresse vide (par exemple FIFO) est enre-

gistrée dans un registre d'adresses d'enregistrement fai-

sant partie des registres WR 511 à 514, qui correspond à un

numéro de bus de départ indiqué par l'information d'achemi-

nement. De même, à cet instant, l'adresse de non-utilisa-

tion délivrée par la mémoire 505 de l'adresse vide est transférée depuis la borne de sortie "NAO" du circuit de commande 5 à la borne d'entrée de données DI de la mémoire en tant qu'adresse d'enregistrement pour une cellule

suivante de ce numéro de bus de départ (une adresse sui-

vante). Lorsque la zone d'affichage du caractère effectif devient égale à "0", c'est-à-dire qu'elle représente "une cellule vide", l'opération d'enregistrement de l'adresse de non-utilisation par l'intermédiaire des portes ET 521 à 524 dans les registres d'adresses d'enregistrement 511 à 514

est empêchée, et en outre cette zone d'affichage du carac-

tère effectif est appliquée à la borne de validation d'en-

registrement "REN" de la mémoire 505 de l'adresse vide de

sorte que la sortie de l'adresse de non-utilisation à par-

tir de la mémoire 505 de l'adresse vide est également empé-

chée. Conformément aux opérations décrites précédemment, les adresses utilisées pour l'enregistrement de la cellule suivante pour chaque bus de départ sont mémorisées dans les registres d'adresses d'enregistrement respectifs WAR 511 à

514, et une adresse ultérieure est enregistrée dans la mé-

moire 30. Par conséquent, chacune des adresses suivantes

mémorisées dans les registres WAR 511 à 514 est sélection-

née par le sélecteur 502 lorsqu'une cellule suivante possé-

dant un numéro correspondant de bus de départ apparaît dans le commutateur 3, de sorte que l'adresse sélectionnée est appliquée en tant qu'adresse d'enregistrement pour cette

cellule aux bornes WA des adresses d'enregistrement des mé-

moires 30 et 31 et également au registre à décalage 41. Par conséquent, cette cellule est enregistrée à cette adresse d'enregistrement des mémoires respectives 31 à 35. Par conséquent, la chaîne d'adresses est mise à jour chaque fois que les cellules apparaissant dans les bus de départ respectifs sont enregistrées dans les mémoires concernées 31 à 35. En d'autres termes, lorsqu'une certaine adresse

est choisie pour la lecture d'une seule cellule apparais-

sant dans un certain bus de départ à partir des mémoires 31 à 35, une adresse d'une cellule apparaissant dans le même

bus de départ, qui serait enregistrée à un instant ulté-

rieur, c'est-à-dire une adresse d'une cellule apparaissant

* dans le même bus de départ, qui serait lue à un instant ul-

térieur (c'est-à-dire l'adresse suivante), peut être simul-

tanément lue à partir de la mémoire 30, sur la base de

l'adresse désignée.

Pendant l'opération de lecture des données à par-

tir des mémoires, une seule sortie de registres dadresses de lecture (RAR) 531 à 534, qui correspond à un numéro de bus de départ d'une cellule devant être lue à un instant ultérieur, qui est indiqué par une valeur de comptage du compteur 62 introduite au niveau de la borne d'entrée "CNT" du circuit de commande 5, est sélectionnée par un sélecteur RAR 503 parmi des sorties (adresses de lecture) provenant des registres d'adresses de lecture (RAR) 531 à 534 et délivrées en tant qu'adresses de lecture par la borne de sortie RA du circuit de commande 5 conjointement avec la zone d'affichage du caractère effectif, et est également envoyée aux bornes d'adresses de lecture RA des mémoires 30 et 31 et au registre à décalage 45. Il en résulte que les données possédant un octet de la cellule indiquée par cette adresse sont lues successivement à partir des mémoires 31 à 35. Simultanément, un décodeur RAR 504 envoie un signal de sortie "1" à l'une des portes ET 541 à 544, qui correspond au numéro du bus de départ et est indiqué par une valeur de comptage du compteur 62, sur la base decette valeur de comptage introduite au niveau de la borne d'entrée CNT du circuit de commande 5, et valide une adresse de lecture d'une cellule devant être enregistrée, qui pourrait être lue ultérieurement, dans le registre RAR correspondant à la seule porte ET. Alors ce registre RAR extrait la nouvelle

adresse, qui a été lue à partir de la mémoire 30 et est in-

troduite à la borne d'entrée "NAI" du circuit de commande 5 en réponse à l'adresse de lecture indiquée précédemment,

fournie par la borne RA. Lors de l'opération de lecture dé-

crite précédemment, chaque fois qu'une cellule apparaissant

dans un certain bus de départ est lue à partir de la mé-

moire, une adresse d'une autre cellule apparaissant dans le même bus de départ, qui devrait être lue à un instant de lecture ultérieur, peut être mémorisée dans les registres correspondants RAR. Une fois que l'adresse de lecture est délivrée par le sélecteur RAR 503, la cellule contenant cette adresse est lue à partir des mémoires correspondantes 31 à 35. Ensuite, étant donné que l'adresse devient une adresse de non-utilisation, cette adresse est transférée à

la mémoire 505 de l'adresse vide de manière à étre mémori-

sée dans cette mémoire, de sorte que cette adresse mémori-

sée est à nouveau utilisée en tant qu'adresse d'enregistre-

ment pour une cellule qui sera introduite dans les mémoires

31 à 35.

En se référant maintenant à la figure 11, on va

décrire une chaîne d'adresses. Les cellules, qui apparais-

sent dans un certain bus de départ et ont été mémorisées dans les mémoires 31 à 35, sont contrôlées du point de vue tamponnage avec l'assemblage d'une seule chaîne définie de

telle sorte qu'une adresse désignée par un registre de lec-

ture RAR est un point de départ, qu'une adresse suivante, qui a été enregistrée à cette adresse de la mémoire 30 est

une adresse suivante, et une adresse désignée par un re-

gistre d'adresses d'enregistrement WAR du même bus de dé-

part, est un piont d'arrêt. C'est-à-dire que, comme repré-

senté sur la figure 11, lorsque des adresses sont enregis-

trées essentiellement dans un registre d'adresses d'enre-

gistrement WARj dans un certain bus de départ "j" dans l'ordre des adresses A1,A3,A6, l'adresse A1 étant un point

de départ sous la forme d'une chaîne, des adresses d'un re-

gistre d'adresses de lecture RARj sont de façon similaire enregistrées séquentiellement sous la forme d'une chaîne dans l'ordre des adresses A1, A3,A6, l'adresse A1,A3,A6, l'adresse A1 représentant un point de départ. Si aucune cellule n'apparaît dans ce bus de départ "j" une fois que

l'adresse A6 a été lue à partir du registre d'adresse d'en-

registrement WARj, étant donné que le contenu de ce re-

gistre WARj n'est pas mis à jour, le contenu du registre

d'adresses d'enregistrement WARj coïncide avec celui du re-

gistre d'adresses de lecture RARj. Par conséquent, l'adres-

se A6 située dans la chaîne d'adresses du bus de départ "j"

devient un point d'arrêt.

Comme indiqué précédemment, la chaîne d'adresses décrite précédemment implique que les adresses représentent une relation en forme de chaîne. Comme cela a été décrit précédemment, lorsqu'une cellule devant être envoyée à un certain bus de départ est lue à partir des mémoires 31 à 35, la cellule est lue à partir des mémoires 31 à 35 conformément à l'adresse du registre d'adresses de lecture

RAR pour ce bus de départ, et également une adresse sui-

vante est lue à partir de la mémoire 30. L'adresse suivante de lecture est enregistrée dans un registre d'adresses de lecture RAR, puis cette adresse de lecture est transférée dans la mémoire 505 de l'adresse vide, en tant qu'adresse vide utilisée. D'autre part, lorsqu'une cellule devant être envoyée à un certain bus de départ est enregistrée dans les

mémoires correspondantes 31 à 35, cette cellule est enre-

gistrée à une adresse désignée par une registre d'adresses d'enregistrement WAR de ce bus de départ. Simultanément, une adresse délivrée par la mémoire 505 de l'adresse vide est enregistrée simultanément en tant qu'adresse suivante à la même adresse de la mémoire 30, et est enregistrée dans

le registre d'adresses d'enregistrement WAR. Avec les opé-

rations mentionnées précédemment, les chaînes d'adresses

sont mises à jour pour chaque bus de départ.

Comme cela a été décrit précédemment, le WAR cor-

respondant au même numéro de bus de départ coïncide avec l'adresse de RAR lorsqu'aucune cellule devant être lue

n'apparaît dans ce bus de départ. Inversement, aucune coïn-

cidence n'est établie entre ces éléments lorsqu'il existe

une cellule devant être lue. Les détecteurs de non-coïnci-

dence (UM) 551 à 554 comparent les adresses d'un couple des registres WAR et RAR (c'est-à-dire 511 et 531; 512 et 532; 513 et 533; 514 et 534), et délivrent "0" ou "1" lorsqu'il

existe respectivement une "coïncidence" ou une "non-coïnci-

dence". Il en résulte que le signal de sortie délivré par les détecteurs respectifs UM est délivré par un sélecteur UM 506 en tant que bit de la zone d'affichage du caractère

effectif, décrite précédemment. le sélecteur UM 506 sélec-

tionne le signal de sortie du détecteur UM apparaissant dans le bus de départ et représentatif de la valeur de comptage du compteur 62 de manière à délivrer ce signal de sortie du détecteur. Lorsqu'aucune cellule ne devant être lue apparaît dans un certain bus de départ, c'est- à-dire

qu'un état vide (état "0"), cette zone d'affichage du ca-

ractère effectif est envoyée par l'intermédiaire des portes ET 541 à 544 à la borne de validation d'enregistrement "WEW" du registre correspondant RAR de manière à ne pas mettre à jour le contenu de ce registre. En outre, cette zone d'affichage du caractère effectif est transférée de la borne de sortie RA du circuit de commande 5 aux mémoires 30

à 35 conjointement avec l'adresse de lecture.

La figure 6 représente l'agencement interne de chaque mémoire 30 à 35. Chaque mémoire inclut une mémoire d'accès direct (RAM) 301 à 2 accès et un sélecteur 302. La

zone d'affichage du caractère effectif et l'adresse d'enre-

gistrement sont toutes deux envoyées à une borne d'entrée

WA de cette mémoire. La zone d'affichage du caractère ef-

fectif est envoyée à une borne de validation d'enregistre-

ment WE de la mémoire RAM 301 à 2 accès de manière à com-

mander la validation/l'invalidation d'enregistrement des données sur une borne WD de la mémoire RAM 301. L'adresse d'enregistrement fournit une adresse de données devant être

enregistrée au niveau d'une borne d'adresse WAD de la mé-

moire RAM 301 à 2 accès. Par conséquent, si la zone envoyée à cette borne WE devient "1", la donnée envoyée à la borne WE est enregistrée en tant qu'adresse d'enregistrement au niveau de la borne WAD. La zone d'affichage du caractère effectif et l'adresse de lecture sont envoyées toutes deux

à la borne d'entrée RA de la mémoire. Cette zone d'afficha-

ge du caractère effectif est envoyée à la borne de valida-

tion de lecture RE, ce qui permet de commander les opéra-

tions de validation/d'invalidation de lecture pour la mé-

moire RAM 301 à 2 accès. En réponse à l'adresse de lecture, l'adresse des données devant être envoyées à la mémoire RAM 301 à 2 accès est délivrée. Il en résulte que, si la zone envoyée à la borne RE de la mémoire RAM 301 devient "1", alors les données mémorisées dans la mémoire RAM 301 sont

lues en réponse à l'adresse de lecture et sont par consé-

quent envoyées de la borne RD à la borne B du sélecteur

302. Par conséquent, lorsque la zone d'affichage du carac-

tère effectif envoyé à la borne RA devient "1", les données

devant être envoyées à la borne B sont délivrées directe-

ment par la borne Y à la borne de sortie DO. On notera que, lorsque la zone d'affichage du caractère effectif, envoyée à la borne d'entrée RA, passe à l'état vide (état "0"), le sélecteur 302 sélectionne le signal "0" qui apparait sur la borne d'entrée A de manière à le délivrer. Il en résulte que, étant donné que la totalité des cellules délivrées par

les mémoires 30 à 35 devient zéro, le bit de la zone d'af-

fichage du caractère effectif devient également zéro, de

sorte qu'une cellule vide (c'est-à-dire une cellule ne com-

portant aucune donnée effective) est délivrée dans la mé-

moire.

Comme représenté sur la figure 9, les convertis-

seurs de numéros logiques de canaux/dispositif d'insertion d'en-têtes additives 2-1 à 2-nm étaient utilisés en liaison avec les commutateurs à 3 étages dans la forme de réalisa- tion préférée décrite précédemment. Conformément à un tel agencement, lorsque les commutateurs comportant des nombres d'étages différents de 3, à la place des commutateurs à 3 étages (par exemple on utilise des commutateurs à 4 étages

ou à 5 étages), le dispositif d'insertion d'en-têtes addi-

tives doit être modifié conformément à l'agencement des nouveaux commutateurs utilisés. Pour utiliser correctement

de tels commutateurs comportant.un nombre d'étages diffé-

rents de 3 sans modifier les agencements des éléments de circuit respectifs, dans l'agencement du circuit représenté par exemple sur la figure 9, les convertisseurs de numéros

de canaux logiques/dispositifs d'insertion d'en-têtes addi-

tives 2-11 à 2-nm sont supprimés et, de même, l'agencement interne des commutateurs 'respectifs 3-1 à 3-n" peut être agencé de manière que, comme représenté sur la figure 7,

des convertisseurs de numéros de canaux logiques/disposi-

tifs d'insertion d'en-têtes additives 71 à 74 peuvent être

prévus pour chaque bus d'arrivée, en rapport avec le commu-

tateur représenté sur la figure 1. Dans ce cas, un format

de cellule présent au niveau des entrées/sortie du commuta-

teur contient uniquement le numéro de canaux logiques 100 et les données 101, représentés sur la figure 10A, tandis

qu'une information d'acheminement ajoutée aux con-

vertisseurs de numéros de canaux logiques/dispositifs d'in-

sertion d'en-têtes additives 71 à 74 contient uniquement

une information relative à ce commutateur.

Comme autre procédé pour agencer de façon appro-

priée un circuit de manière que les agencements des parties respectives ne soient pas modifiés même lorsque le nombre d'étages des commutateurs est modifié, on retire par

exemple les convertisseurs de numéros de canaux logi-

ques/dispositifs d'insertion d'en-têtes additives 2-11 à 2-

nm représentés sur la figure 9, et on peut utiliser une table d'acheminement représentée sur la figure 8, dans le circuit de commande 5 représenté sur la figure 1. Sur la

figure 8, le numéro de canaux logiques est introduit à par-

tir de la borne O/E correspondant à la borne d'entrée HD du circuit de commande 5, et est ensuite transféré à la table d'acheminement 587, à partir de laquelle à la fois la zone

d'affichage du caractère effectif et l'information d'ache-

minement sont obtenues sur la base du numéro de canal logi-

que. Il existe des différences dans les opérations de com-

mande entre le circuit de commande 5 représenté sur la fi-

gure 5 et le circuit de commande 5 représenté sur la figure 8, c'est-àdire que la commande de la mémoire est réalisée sur la base de l'information d'acheminement direct, et la

commande de la mémoire est réalisée une fois que l'informa-

tion d'acheminement a été obtenue à partir du numéro de ca-

nal logique. Ci-après on va décrire maintenant l'agencement et le fonctionnement du circuit de commande de mémoire 5

représenté sur la figure 8.

L'information d'acheminement obtenue à partir de

la table d'acheminement 587 est envoyée à un décodeur 581.

Le décodeur 581 décode l'information d'acheminement et en-

voie "1" à l'une des portes 571 à 574 correspondant au bus

de départ indiqué par l'information d'acheminement décodée.

Le décodeur 581 transfère un signal à une borne de valida-

tion "WEN" de l'une des mémoires tampons 561 à 564 (par exemple FIFO), qui correspond au bus de sortie désigné par

l'information d'acheminement de sorte que l'adresse déli-

vrée par la mémoire tampon FIFO 505 de l'adresse vide peut être enregistrée. Il en résulte que, si un signal envoyé à une borne d'entrée WIN de l'une des mémoires tampons FIFO 561 et 564 devient "1", l'adresse dérivée de la mémoire tampon FIFO 505 de l'adresse vide est introduite en tant

qu'adresse d'enregistrement. Simultanément, la mémoire tam-

pon FIFO 505 de l'adresse vide est délivrée en tant qu'adresse d'enregistrement ainsi que la zone d'affichage du caractère effectif à partir de la sortie "WA" du circuit de commande, et l'adresse d'enregistrement est envoyée aux mémoires 31 à 35. On notera que, lorsque le bit d'affichage du caractère effectif a été envoyé aux portes ET 571 à 574 ainsi qu'à la borne de validation d'enregistrement "REN" de la mémoire tampon FIFO 505, qui indique un état vide, les opérations d'enregistrement de données des mémoires tampon FIFO 561 à 565 ne peuvent pas passer par les portes ET 571 à 574, et que également l'adresse n'est pas délivrée par la

mémoire tampon FIFO 505 de l'adresse vide.

Lorsque les cellules sont lues à partir des mé-

moires 31 à 35, la valeur de comptage du compteur 62 est introduite à partir de la borne d'entrée CNT, une sélection

de la mémoire tampon FIFO possédant le numéro de bus cor-

respondant à cette valeur de comptage est réalisée parmi les mémoires 561 à 564, et un "1" est envoyé à la borne de validation de lecture REN de cette mémoire FIFO afin de

permettre la lecture de l'adresse à partir de cette mé-

moire.

Le signal de sortie, qui est délivré par la mé-

moire tampon FIFO parmi les signaux de sortie délivrés par les mémoires tampons FIFO 561 à 564 et qui correspond à la valeur de comptage envoyée à la borne CNT, est sélectionné par le sélecteur 582, et le signal de sortie sélectionné

(c'est-à-dire l'adresse de lecture) est envoyé par l'inter-

médiaire du sélecteur 585 aux mémoires 31 à 35. Si-

multanément, étant donné que l'adresse de lecture est uti-

lisée pour lire la cellule et par conséquent devient "adresse de lecture utilisée", cette adresse de lecture utilisée est introduite dans la mémoire tampon FIFO 5b5 d'adresses vides. Dans ce circuit de commande, il est prévu des mémoires tampon FIFO 561 à 564 dans chaque bus de

départ. Etant donné que les adresses de cellules sont enre-

gistrées séquentiellement dans l'ordre des arrivées de ces cellules, une adresse suivante devant être mémorisée dans

la mémoire 30 n'est plus utilisée, de sorte que cette mé-

moire 30 n'est pas nécessaire. Lorsque l'adresse est délivrée par la borne ENP, un "0" est délivré par chacune des mémoires tampon FIFO 561 à 564. Inversement, lorsqu'aucune adresse n'est délivrée par la borne ENP, un "1" est délivré par les mémoires FIFO respectives 561 à 564, et le bit de la zone d'affichage du

caractère effectif du bus de départ qui correspond à la va-

leur du compteur 62, est délivré par l'intermédiaire du sé-

lecteur 583 et de l'inverseur 588. Le signal est envoyé à la borne d'entrée de validation d'enregistrement WEN de la

mémoire tampon FIFO 505 de l'adresse vide de manière à com-

mander la validation/l'invalidation d'enregistrement de l'adresse de lecture. Lorsque ce signal indique un état

vide, un sélecteur 585 sélectionne une adresse vide intro-

duite par un générateur 586 d'adresses de cellules vides, à la borne "A", à la place de l'adresse de lecture envoyée à

la borne "B", et délivre l'adresse de cellule vide sélec-

tionnée à partir de cette borne. Lorsque la cellule vide a été enregistrée à l'adresse de cellule vide de telle sorte qu'aucune cellule devant être lue dans les mémoires 31 à 35, la cellule vide désignée par l'adresse de cellule vide

est choisie pour être extraite. Il en résulte que le sec-

teur 302 représenté sur la figure 6 et servant à sélection-

ner la cellule vide n'est plus nécessaire dans ce circuit

de commande.

On comprendra que, bien qu'il n'existe aucun agencement de cette sorte pour convertir le numéro de canal

logique dans le commutateur utilisant le circuit de com-

mande 5 représenté sur la figure 8, cette conversion du nu-

méro de canal logique peut être réalisée de la manière sui-

vante. C'est-à-dire que le numéro de canal logique converti

peut être obtenu à partir de la table d'acheminement pré-

sente dans le circuit de commande 5 représenté sur la fi-

gure 8 et que ce numéro de canal logique converti peut être

mémorisé dans la mémoire du commutateur, à la place du nu-

méro de canal logique initial. On va maintenant décrire le circuit de commande 5 représenté sur la figure 1, conformément à une autre forme de réalisation préférée en référence à la figure 12. Dans ce procédé, les mémoires 31 à 35 sont subdivisées en des ensembles prévus pour les bus de départ respectifs servant

au contrôle, ce qui diffère des procédés de commande précé-

dents en ce que les mémoires sont contrôlées en commun pour les bus de sortie dans le circuit de commande 5 représenté

sur les figures 5 et 8. C'est-à-dire que la cellule possé-

dant le numéro de bus de départ (information d'achemine-

ment) i est mémorisée dans une première partie d'adresses divisées de façon identique par 4, de ces mémoires 31 à 35, et la cellule possédant le numéro de sortie 4 est mémorisée

dans une quatrième partie de ces adresses. Dans les mé-

moires subdivisées dans chaque bus de départ, une commande

premier entré - premier sorti est exécutée moyennant l'uti-

lisation à la fois du compteur d'adresses d'enregistrement (WCNT) et du compteur d'adresses de lecture (RCNT). Il en résulte que la mémoire 30 permettant d'exécuter la gestion

de la chaîne dans chaque bus de départ n'est plus néces-

saire dans ce procédé de commande.

Sur la figure 12, l'en-tête additive de la cel-

lule représentée sur la figure 10B est introduite au niveau

de la borne d'entrée HD. Comme cela a été décrit précédem-

ment, l'en-tête additive est constituée par la zone d'affi-

chage du caractère effectif (en cours d'utilisation/vide) et par l'information d'acheminement. La zone d'affichage du caractère effectif est constituée de 1 bit. Lorsque cette zone devient "1", une condition "en cours d'utilisation" est représentée, tandis que lorsque cette zone devient "0", une condition "vide" est indiquée, c'est-à-dire qu'aucune

donnée effective n'est présente.

Sur la figure 12, pendant l'opération d'enregis-

trement de données dans la mémoire, le signal de sortie, qui a été sélectionné par un décodeur WCNT 501' conformé- ment à l'information d'acheminement de l'en-tête additive envoyée à la borne d'entrée HD, parmi les signaux de sortie délivrés par les compteurs d'adresses d'enregistrement (WCNT) 511' à 514', est délivré par l'intermédiaire d'un sélecteur (WCNT) 502', puis est transféré, ainsi que la

formation d'acheminement et la zone d'affichage du carac-

tère effectif, depuis la borne de sortie WA du circuit de

commande 5 aux mémoires 31 à 35. L'information d'achemine-

ment et le signal de sortie délivré par le secteur WCNT de-

viennent tous deux l'adresse d'enregistrement. L'informa-

tion d'acheminement de l'en-tête additive introduite au ni-

veau de la borne d'entrée HD déclenche un comptage progres-

sif dans l'un des compteurs WCNT 511' à 514' qui correspond aux numéros de bus de départ indiqués par l'information

d'acheminement. On notera que, lorsque la valeur de comp-

tage est égale à la valeur maximale, elle devient "0".

Lorsque la zone d'affichage du caractère effectif devient "0", ce qui indique l'état vide, les données enregistrées dans les compteurs WCNT 511' à 514' par l'intermédiaire des portes ET 521' à 524' sont bloquées. En réponse à cette opération, une adresse, au moyen de laquelle une cellule devrait être enregistrée ultérieurement pour chaque bus de départ, est mise à jour dans les compteurs respectifs WCNT

511' à 514'.

Pendant les opérations de lecture de données des mémoires, tout d'abord l'information d'acheminement (numéro de bus de départ), qui correspond à la valeur de comptage du compteur 62 qui a été introduite au niveau de la borne d'entrée CNT du circuit de commande 5, est produite par un générateur 507 de numéros d'acheminement. C'est-à-dire que, comme représenté sur la figure 3, lorsque la valeur de comptage du compteur 62 devient égale à 2, le numéro de bus

de départ 4 est délivré; lorsque la valeur de comptage de-

vient égale à 3, le numéro de bus de départ 3 est délivré; lorsque la valeur de comptage devient égale à 4, le numéro de bus de départ 2 est délivré; et lorsque la valeur de comptage devient égale à 0, le numéro de bus de départ 1 est délivré. Parmi les circuits délivrés par les compteurs d'adresses réelles (MCNT) 531' à 534', un sélecteur CNT' 503' sélectionne une sortie du compteur RCNT correspondant au numéro de bus de sortie de la cellule devant être lue

ultérieurement, sur la base du numéro de bus de départ pro-

duit par un générateur 507 de numéros d'acheminement.

Lorsque le signal de sortie sélectionné du compteur

d'adresses de lecture RCNT est délivré ainsi que l'informa-

tion d'acheminement en tant qu'adresse de lecture délivrée par la borne de sortie RA du circuit de commande 5, et les données de la cellule contenant cette adresse de lecture sont lues à partir de la mémoire 31 à 35. Simultanément, en réponse à la valeur du numéro de bus de départ produit par le générateur 507 de numéros d'acheminement, le décodeur

ACNT 504' commande l'un des compteurs CNT pour qu'il exé-

cute un comptage progressif, par l'intermédiaire des portes

ET 541' à 544'. On notera que, lorsque la valeur de comp-

tage est égale au maximum, elle devient 0. Lors de cette opération, chaque fois que la cellule est lue à partir de la mémoire, l'adresse de la cellule, qui doit être lue à

l'instant de lecture suivant, est mise à jour.

On comprendra qu'un compteur d'enregistrement WCNT et un compteur de lecture CNT possédant les numéros correspondants de bus de départ coïncident entre eux lorsqu'aucune cellule devant être lue n'est présente, et

qu'ils ne coïncident pas entre eux lorsqu'une cellule de-

vant être lue est présente. Des détecteurs de non-coïnci-

dence UM 551 à 554 délivrent, par l'intermédiaire d'un sé-

lecteur UM 506, la zone d'affichage du caractère effectif,

indiquant les états "en cours d'utilisation"/"vide". Lors-

qu'il n'existe aucune cellule devant être lue, c'est-à-dire

qu'on est en présence d'un état vide, un compteur de lec-

ture correspondant RCNT est positionné de manière & ne pas être mis à jour par l'intermédiaire des portes ET 541' à 544'. L'affichage "en cours d'utilisation"/"vide" est transféré, ainsi que l'adresse de lecture, de la borne de

sortie RA du circuit de commande 5 aux mémoires 31 à 35.

Dans la forme de réalisation préférée décrite précédemment, on a utilisé un commutateur à plusieurs

étages. Sinon, on peut utiliser un commutateur à un étage.

On notera que le système de commutation conforme

à l'invention, c'est-à-dire le commutateur 3 peut être ap-

pliqué non seulement à l'échangeur représenté sur la figure 9, mais également au système de commutation représenté dans la demande de brevet US, numéro de série 218217 ainsi qu'au

système de commutation TDM décrit dans JP-A-59-135 994.

Conformément à la présente invention, des ma-

trices de rotation et des registres à décalage peuvent rem-

placer le multiplexeur de conversion série/parallèle et le démultiplexeur de conversion parallèle/série utilisés dans

l'art antérieur. Il en résulte que le nombre total des bas-

cules bistables utilisées dans les convertisseurs clas-

siques est égal à (nombre de trajets d'entrée/sortie) x (longueur de cellule ou nombre de bits) x 2, tandis que les

parties du circuit des matrices de rotation et les re-

gistres à décalage requièrent uniquement d'avoir un nombre total de bascules bistables égal à (longueur d'adresse) x

"(nombre d'octets de la cellule) - 1} x 2, lorsque les ma-

trices de rotation conformes à la présente invention modi-

fient les connexions de rotation, pour chaque octet. Il en

résulte que, lorsque la longueur de cellule est trop impor-

tante, la quantité totale du matériel requis dans le sys-

tème de commutation conforme à la présente invention peut être relativement réduit. Lorsque la taille du commutateur devient importante, étant donné qu'un accroissement du nombre total de trajets d'entrée/sortie devient supérieur à un accroissement de la longueur d'adresse de la mémoire, la quantité totale de matériau du système de commutation conforme à la présente invention devient relativement faible.

Il faut noter qu'on peut utiliser une seule ma-

trice de rotation et des registres à décalage à la place du multiplexeur de conversion série/parallèle classique ou du démultiplexeur de conversion parallèle/série. En outre, à la place des registres à décalage respectifs 41 à 48, on peut utiliser une mémoire qui mémorise l'adresse d'entrée en réponse à cette adresse et délivre l'adresse.mémorisée

juste précédemment.

* En outre, les matrices de rotation utilisées dans le système de commutation conforme à la présente invention ne sont pas limitées à celles représentées sur la figure 6, mais peuvent être agencées de manière à posséder une autre

constitution. Par exemple, des raccordements à une plura-

lité de bornes de sortie en rapport avec une pluralité de

bornes d'entrée sont exécutés d'une manière rotative en ré-

ponse à des données d'une cellule introduite. En d'autres termes, si le nombre total des bornes de sortie est "N", un nombre "o" des bornes de sortie raccordées au nombre "i" des bornes d'entrée est déterminé par l'addition d'un nombre variable "n" à "i". Le nombre "n" est ajouté au nombre "o" des bornes de sortie, en rapport avec le nombre "i" des bornes d'entrée. Il en résulte que, si le nombre des bornes de sortie dépasse le nombre "N" des bornes de sortie, ce nombre "N" est soustrait du nombre supérieur. Il

faut noter que le nombre variable "n" correspond à une va-

leur qui est mise à jour en étant décalée par exemple de "1", chaque fois qu'une unité de la cellule est introduite

dans cette matrice.

Claims (18)

REVENDICATIONS

1. Système de commutation (3) destiné à utiliser une cellule de longueur fixe possédant plusieurs unités de données, dont l'une au moins constitue une partie d'en-tête tandis que les autres constituent une partie de données, qui est introduite dans chacun de plusieurs bus d'arrivée, pour réaliser l'échange d'informations de communication entre plusieurs bus d'arrivée et plusieurs bus de départ, sur la base d'une information contenue dans ladite partie d'en-tête, caractérisé en ce qu'il comporte: des premiers moyens de commutation (11) incluant une pluralité de bornes d'entrée et également une pluralité de bornes de sortie, qui sont raccordées aux bus d'arrivée correspondants, pour le raccordement séquentiel de chacune des bornes d'entrée à l'une des bornes de sortie pour

chaque unité des données présentes dans la cellule d'en-

trée, et pour la délivrance continue de données dans la même position binaire correspondant à la cellule des bus

d'arrivée respectifs, à partir des bornes de sortie respec-

tives;

une pluralité de moyens de mémoire (31-35) ser-

vant à mémoriser une donnée de sortie correspondante obte-

nue à partir de ladite pluralité de bornes de sortie des-

dits premiers moyens de commutation (11) en réponse à cha-

cune des adresses d'enregistrement et lire les données mé-

morisées en réponse à chaque adresse faisant partie d'adresses de lecture; des moyens (5) de production d'adresses servant à délivrer lesdites adresses d'enregistrement et lesdites adresses de lecture en réponse à la partie d'en-tête de la cellule délivrée par lesdits premiers moyens de commutation (11); des premiers moyens de décalage (41-44) servant à appliquer des adresses d'enregistrement obtenues à partir

desdits moyens de production d'adresses (5) à ladite plura-

lité de moyens de mémoire (31-35), tandis que les instants

d'application de l'adresse d'enregistrement à ladite plura-

lité de moyens de mémoire sont décalés respectivement d'une

unité des données de la cellule de telle sorte que les don-

nées respectives, dont chacune inclut une unité dans la

cellule apparaissant dans un bus d'arrivée, sont enregis-

trées à la même adresse de ladite pluralité de moyens de mémoire; des seconds moyens de commutation (12) incluant à

la fois une pluralité de bornes d'entrée raccordées à cha-

que sortie faisant partie de sorties correspondantes des-

dits moyens de mémoire et une pluralité de bornes de sortie

correspondant aux bus de sortie respectifs, pour le raccor-

dement séquentiel de chacune des bornes d'entrée à chacune des bornes de sortie différentes pour chaque donnée pour une unité dans la cellule délivrée par lesdits moyens de mémoire, et pour la délivrance des données de la cellule présente dans les bus de départ correspondants, aux bornes de sortie respectives; et des seconds moyens de décalage (45-48) servant à appliquer les adresses réelles obtenues à partir desdits moyens de production d'adresses à ladite pluralité de moyens de mémoire, tandis que les instants d'application de

l'adresse de lecture à ladite pluralité de moyens de mé-

moire sont décalés respectivement d'une unité de telle sorte que les données présentes dans les cellules lues -à

partir de ladite pluralité de moyens de mémoire sont déli-

vrées dans les seconds moyens de commutation sous la forme de données situées dans des cellules apparaissant dans les

bus de départ, qui correspondent aux bornes de sortie res-

pectives.

2. Système de commutation selon la revendication 1, caractérisé en ce qu'il comporte en outre: des premiers moyens (61) de production de signaux

de cadencement servant à produire un premier signal de ca-

dencement pour chaque unité des données présentes dans les cellules des bus d'arrivée; et des seconds moyens (62) de protection de signaux

de cadencement pour la protection d'un second signal de ca-

dencement,

et en ce que lesdits premiers moyens de commuta-

tion comprennent des moyens permettant de raccorder séquen-

tiellement chacune desdites bornes d'entrée à une borne de

sortie différente en réponse audit premier signal de caden-

cement, et également des moyens pour délivrer les adresses lues en réponse audit second signal de cadencement; et

que lesdits seconds moyens de commutation com-

prennent des moyens pour raccorder séquentiellement chacune desdites bornes d'entrée à une borne de sortie différente

en réponse audit second signal de cadencement.

3. Système de commutation selon la revendication

2, caractérisé en ce que ledit premier signal de cadence-

ment possède la même fréquence que ledit second signal de cadencement.

4. Système de commutation selon la revendication 4, caractérisé en ce que lesdits seconds moyens (62) de production de signaux de cadencement incluent des moyens pour délivrer ledit second signal de cadencement en tant que signal de cadencement de lecture représentatif des bus de départ, qui sont séquentiellement différents; et

que lesdits moyens de production d'adresses com-

prennent: des moyens (505) de mémorisation d'une adresse vide servant à mémoriser une adresse vide en un emplacement

de mémoire vide de chacun des moyens faisant partie de la-

dite pluralité de moyens de mémoire; des premiers moyens de mémoire (30) possédant des emplacements de mémoire adressables, pour la mémorisation d'une adresse vide à partir desdits moyens(505)de mémorisation d'adresse vide, sous la forme d'une adresse suivante en réponse à l'adresse d'enregistrement, et pour lire une adresse vide à partir de cette mémoire en réponse à l'adresse de lecture;

des premiers moyens (WAR 511-514) servant à mémo-

riser l'adresse suivante obtenue à partir desdits moyens (505) de mémorisation de l'adresse vide conformément au bus de sortie indiqué par l'information contenue dans l'unité d'en-tête de la cellule envoyée par lesdits premiers moyens de commutation (11);

des moyens (502) de production d'adresses d'enre-

gistrement servant à lire à partir des premiers moyens de mémoire l'adresse suivante correspondant au bus de sortie représenté par la cellule délivrée par lesdits premiers moyens de commutation, de manière à fournir, en tant

qu'adresse d'enregistrement, ladite adresse suivante à cha-

cun desdits moyens de mémoire (31-35) et également auxdits premiers moyens de mémoire (30); des seconds moyens(RAR 531-534)servant à- mémoriser l'adresse suivante, qui a été lue en réponse à l'adresse lue provenant desdits premiers moyens de mémoire (30) en réponse à l'adresse lue, conformément au bus de sortie de la cellule lue à partir desdits moyens de mémoire; et

des moyens (503) de production d'adresses de lec-

ture pour lire, à partir desdits seconds moyens de mémoire, l'adresse suivante correspondant au bus de départ indiqué par ledit signal de cadencement de lecture en réponse audit

signal de cadencement de lecture de manière à envoyer la-

dite adresse suivante en tant qu'adresse de lecture à la fois aux premiers moyens de mémoire et à chacun desdits

moyens de mémoire.

5. Système de commutation selon la revendication 4, caractérisé en ce qu'il comporte des moyens pour envoyer l'adresse de lecture obtenue à partir desdits moyens de production d'adresses de lecture, auxdits moyens de

mémorisation d'adresse vide, en tant qu'adresse vide.

6. Système de commutation selon la revendication 1, caractérisé en ce que les nombres de bornes de sortie desdits premiers moyens de commutation, les nombres de bornes d'entrée desdits seconds moyens de commutation et le nombre desdits moyens de mémoire sont égaux respectivement

au nombre d'unités d'une cellule.

7. Système de commutation selon la revendication 1, caractérisé en ce que lesdits moyens de production d'adresses incluent: des moyens de mémoire d'adresses (561-564) prévus

dans chaque bus de sortie, pour la mémorisation de l'adres-

se délivrée par lesdits moyens de mémoire dans un ordre de lecture des cellules; des moyens (505) de mémorisation d'une adresse vide servant à mémoriser une adresse vide, qui n'est pas utilisée dans lesdits moyens de mémoire;

des moyens de production d'adresses d'enregistre-

ment servant à délivrer l'adresse d'enregistrement prove-

nant desdits moyensde mémorisation d'adresse vide en réponse

à la cellule délivrée par lesdits premiers moyens de commu-

tation, et à introduire simultanément ladite adresse d'en-

registrement dans l'un desdits moyens de production

d'adresses correspondant au bus de départ de ladite cel-

lule; et

des moyens (582) de production d'adresses de lec-

ture servant à délivrer l'adresse de lecture à partir de l'un desdits moyens de mémoire d'adresses correspondant au

bus de départ de la cellule devant être lue, et à intro-

duire simultanément ladite adresse de lecture dans lesdits

moyens de mémorisation d'adressp vide.

8. Système de commutation selon la revendication 1,caractérisé en ce qu'il comporte des moyens (2-11 - 2-nm; 71-74) utilisés en tant que côté entrée desdits premiers moyens de commutation conformément à chacun des bus d'arrivée, pour ajouter à ladite information de la partie d'en-tête, représentative des bus de sortie correspondant à

ladite cellule, à partir d'un numéro canal logique de la-

dite partie d'en-tète de la cellule qui apparaît dans les

bus d'arrivée.

9. Système de commutation selon la revendication 1, caractérisé en ce que lesdits moyens de production d'adresses comprennent en outre:

des troisièmes moyens (551-554) servant à détec-

ter qu'aucune cellule devant être lue ultérieurement

n'apparaît dans un certain bus de départ de manière à déli-

vrer un signal de détection; et des quatrièmes moyens (302) servant à délivrer une cellule vide ne contenant aucune information effective, à la place d'une opération consistant à obtenir.un signal de sortie à partir de l'un desdits moyens de mémoire conformément audit bus de départ en réponse audit signal de

détection délivré par lesdits troisièmes moyens.

10. Système de commutation selon la revendication 1, caractérisé en ce que lesdits moyens de production d'adresses comprennent en outre:

des cinquièmes moyens servant à détecter qu'aucu-

ne cellule devant être lue ultérieurement n'apparaît dans un certain bus de départ de manière à délivrer un signal de détection; et des sixièmes moyens ('586) servant à délivrer une adresse de cellule vide en tant qu'adresse de lecture en

réponse au signal de détection délivré par lesdits troi-

sièmes moyens.

11. Système de commutation (3) destiné à utiliser une cellule de longueur fixe possédant plusieurs unités de

données, dont l'une au moins constitue une partie d'en-

tête, tandis que les autres constituent une partie de don-

nées, qui est introduite dans chacun de plusieurs bus

d'arrivée, pour réaliser l'échange d'informations de commu-

nication entre plusieurs bus d'arrivée et plusieurs bus de départ, sur la base d'une information contenue dans ladite partie d'en-tête, caractérisé en ce qu'il comporte: des premiers moyens de commutation (11) incluant une pluralité de bornes d'entrée et également une pluralité de bornes de sortie, qui sont raccordées aux bus d'arrivée correspondants, pour le raccordement séquentiel de chacune des bornes d'entrée & l'une des bornes de sortie pour

chaque unité des données présentes dans la cellule d'en-

trée, et pour la délivrance continue de données dans la même position binaire correspondant à la cellule des bus

d'arrivée respectifs, à partir des bornes de sortie respec-

tives;

une pluralité de moyens de mémoire (31-35) ser-

vant à mémoriser une donnée de sortie correspondante obte-

nue à partir de ladite pluralité de bornes de sortie des-

dits premiers moyens de commutation (11) en réponse à cha-

cune des adresses d'enregistrement et lire les données mé-

morisées en réponse à chaque adresse faisant partie d'adresses de lecture; des moyens (5) de production d'adresses servant à délivrer lesdites adresses d'enregistrement et lesdites adresses de lecture en réponse à la partie d'en-tête de la cellule délivrée par lesdits premiers moyens de commutation (11);

des moyens de décalage (41-44) servant à appli-

quer des adresses d'enregistrement obtenues à partir des-

dits moyens de production d'adresses (5) à ladite pluralité de moyens de mémoire (31-35), tandis que les instants

d'application de l'adresse d'enregistrement à ladite plura-

lité de moyens de mémoire sont décalés respectivement d'une

unité des données de la cellule de telle sorte que les don-

nées respectives, dont chacune inclut une unité dans la

cellule apparaissant dans un bus d'arrivée, sont enregis-

trées à la même adresse de ladite pluralité de moyens de mémoire; et des seconds moyens de commutation (12) incluant à

la fois une pluralité de bornes d'entrée raccordées à cha-

que sortie faisant partie de sorties correspondantes des-

dits moyens de mémoire et une pluralité de bornes de sortie correspondant aux bus de sortie respectifs, pour le raccor- dement séquentiel de chacune des bornes d'entrée à chacune des bornes de sortie différentes pour chaque donnée pour une unité dans la cellule délivrée par lesdits moyens de mémoire, et pour la délivrance des données de la cellule présente dans les bus de départ correspondants aux bornes

de sortie respectives.

12. Système de commutation à m entrées et n sor-

ties (m et n étant des nombres entiers) destiné à utili-

ser une cellule de longueur fixe dans une k-ème unité (k étant un nombre entier) possédant une partie d'en-tête et une partie de données, qui est introduite dans chacun des bus d'arrivée, de manière à échanger une information de communication entre m bus d'arrivée (m k) et n bus de sortie (n k) sur la base d'une information contenue dans ladite partie d'en-tête, caractérisé en ce qu'il comprend: des premiers moyens de comptage (61) servant à

compter dans le sens progressif une valeur de comptage al-

lant de "0" à (k-1) à une première cadence prédéterminée,et à ramener la valeur de comptage à "0" dans le cas de (k-1) et à répéter ensuite une telle opération de comptage; une première matrice de rotation (11) comportant

m éléments de bornes d'entrée,raccordés auxdits m bus d'ar-

rivée, et k bornes de sortie,pour la délivrance de données présente dans une cellule d'un i-ème bus d'arrivée ("i" étant un nombre entier, 0 S i 5 (m-1)) à une (i+j)-ème borne de sortie, lorsqu'une valeur j ("j" étant un nombre entier, 0 5 j S (k-1)) desdits premiers moyens de comptage se situe dans une gamme (i+j) (k-1), et à une (i+j-k)-ème borne de sortie lorsqu'une valeur j se situe dans une gamme (i+j) 2 k; des seconds moyens de comptage (62) servant à

compter dans le sens progressif une valeur de comptage de-

puis "0" jusqu'à (k-l) à une seconde cadence prédéterminée,

et à ramener la valeur de comptage -à "0" dans le cas de (k-

1), et servant également à répéter une telle opération de comptage; une seconde matrice de rotation (12) comportant k

éléments de bornes d'entrée et de bornes de sortie raccor-

dées à chacun desdits "n" bus de départ, pour la délivrance

de données d'une cellule au niveau d'une i-éme borne d'en-

trée (0 S i S (k-l)) à la (i+p)-ème borne de sortie lorsqu'une valeur p ("p" étant un nombre entier, 0 S p S (k-l)) desdits seconds moyens de comptage se situe dans une gamme de valeurs telle que (i+p) S (n-l), et à une (i+p-k)-ème borne de sortie lorsque la valeur est dans une gamme k S (i+p) S (n+k-1); "k" moyens de mémoire (31-35), dont les entrées sont raccordées auxdites bornes de sortie de la première matrice de rotation et dont les sorties sont raccordées

auxdites bornes d'entrée de ladite seconde matrice de rota-

tion; des moyens de commande de mémoire (5) servant à introduire une information de la partie d'en-tête parmi les données délivrées par ladite première matrice de rotation,

pour la délivrance de l'adresse d'enregistrement à des pre-

miers moyens de mémoire en réponse à ladite information, et pour délivrer l'adresse de lecture aux premiers moyens de mémoire en réponse à la valeur de comptage desdits seconds moyens de comptage; (k-1) premiers registres à décalage (41-44) pour introduire dans ces registres l'adresse qui est introduite à une entrée d'adresses d'enregistrement desdits (i-l)- èmes moyens de mémoire, et envoyer l'adresse à une entrée d'adresses d'enregistrement desdits i-èmes moyens de mémoire; et

(k-l) seconds registres à décalage (45-48) ser-

vant à introduire dans ces registres l'adresse qui est in-

troduite à une entrée d'adresse de lecture desdits (i-l)-

èmes moyens de mémoire et servant à envoyer l'adresse à une entrée d'adresse de lecture desdits i-èmes moyens de mé- moire.

13. Système de commutation selon la revendication

12, caractérisé en ce que lesdits moyens de commande de mé-

moire (5) incluent:

(n) premiers moyens formant registre (WAR 115-

114) utilisés dans les bus de départ selon une relation de correspondance et univoque; (n) seconds moyens formant registre (RAR 531-534)

utilisés dans les bus de départ selon une relation de cor-

respondance biunivoque; des moyens (505)de mémorisation d'adresse vide servant à mémoriser une adresse vide qui n'est pas utilisée dans lesdits moyens de mémoire; des moyens (30) de mémoire d'une adresse suivante servant à mémoriser une adresse lue ultérieurement & partir desdits moyens de mémoire;

des moyens de production d'adresses d'enregistre-

ment (501) servant à mémoriser l'adresse vide à partir des-

dits moyens de mémorisation d'adresse vide dans l'undes premiers moyens formant registre correspondants au bus de départ en réponse à l'information de la partie d'en-tête obtenue à

partir desdits premiers moyens de commutation, et à déli-

vrer l'adresse vide mémorisée antérieurement en tant

qu'adresse d'enregistrement, et en outre à envoyer l'adres-

se d'enregistrement délivrée, aux moyens de mémoire

d'adresses suivantes pour mémoriser l'adresse vide prove-

nant desdits moyens de mémorisation d'adresse vide dans les-

dits moyens de mémoire d'une adresse suivante; et des moyens de production d'adresses de lecture

(150) servant à lire l'adresse suivante mémorisée dans les-

dits seconds moyens formant registres et correspondant au

bus de départ indiqué par la valeur de comptage desdits se-

conds moyens de comptage, en tant qu'adresse de lecture, en réponse à ladite valeur de comptage, également servant à envoyer ladite adresse de lecture auxdits moyens formant mémoire d'adresses suivantes pour lire l'adresse suivante, qui est alors mémorisée dans l'un desdits seconds moyens

formant registres.

14. Système de commutation selon la revendication

12, caractérisé en ce que lesdits moyens de commande de mé-

moire incluent: une pluralité de moyens de mémoire d'adresses

(561-564) prévus dans chaque bus de sortie, pour la mémori-

sation de l'adresse délivrée par lesdits moyens de mémoire dans un ordre de lecture des cellules; des moyens(505)de mémorisation d'adresse vide

servant à mémoriser une adresse vide, qui n'est pas utili-

sée dans lesdits moyens de mémoire;

des moyens de production d'adresses d'enregistre-

ment servant à délivrer l'adresse d'enregistrement prove-

nant desdits moyens demémorisation d'adresse vide en réponse

à la cellule délivrée par lesdits premiers moyens de commu-

tation, et simultanément pour introduire ladite adresse d'enregistrement dans l'un desdits moyens de production

d'adresses correspondant au bus de départ de ladite cel-

lule; et des moyens (584-582) de production d'adresses de lecture servant à délivrer l'adresse de lecture fournie par l'un desdits moyens de mémoire d'adresses correspondant au

bus de départ de la cellule devant être lue, et simultané-

ment pour introduire ladite adresse de lecture dans lesdits

moyens de mémorisation d'adresse vide.

15. Système de commutation selon la revendication 14, caractérisé en ce que lesdits moyens de production d'adresses incluent des moyens (584) servant à délivrer l'adresse de lecture à partir de l'un des moyens de ladite

pluralité de moyens de ladite mémoire d'adresses, qui cor-

respond à la valeur desdits seconds moyens de comptage.

16. Système de commutation selon la. revendication 12, caractérisé en ce qu'il comporte en outre des moyens

(2-11 - 2-nm; 71-74) utilisés en tant que côté entrée des-

dits premiers moyens de commutation conformément à chacun des bus d'arrivée, pour ajouter à ladite information de la partie d'en-tête, représentative des bus de sortie correspondant à ladite cellule qui est délivrée par un nombre de canaux logiques de ladite partie d'en-tête de la

cellule qui apparaît dans les bus d'arrivée.

17. Système de commutation selon la revendication

12, caractérisé en ce que lesdits moyens de commande de mé-

moire incluent en outre:

des troisièmes moyens (551-554) servant à détec-

ter qu'aucune cellule devant être lue ultérieurement n'ap-

paraît dans un certain bus de départ de manière à délivrer un signal de détection; et des quatrièmes moyens (302) servant à délivrer une cellule vide ne contenant aucune information effective, à la place d'une opération consistant à obtenir un signal de sortie à partir de l'un desdits moyens de mémoire conformément audit bus de départ en réponse audit signal de

détection délivré par lesdits troisièmes moyens.

18. Système de commutation selon la revendication

12, caractérisé en ce que lesdits moyens de commande de mé-

moire comprennent en outre:

des cinquièmes moyens servant à détecter qu'aucu-

ne cellule devant être lue ultérieurement n'apparaît dans un certain bus de départ de manière à délivrer un signal de détection; et des sixièmes moyens (586) servant à délivrer une adresse de cellule vide en tant qu'adresse de lecture en

réponse au signal de détection délivré par lesdits troi-

sièmes moyens.