FR2528195A1 - Systeme de communication entre ordinateurs - Google Patents
Systeme de communication entre ordinateurs Download PDFInfo
- Publication number
- FR2528195A1 FR2528195A1 FR8309363A FR8309363A FR2528195A1 FR 2528195 A1 FR2528195 A1 FR 2528195A1 FR 8309363 A FR8309363 A FR 8309363A FR 8309363 A FR8309363 A FR 8309363A FR 2528195 A1 FR2528195 A1 FR 2528195A1
- Authority
- FR
- France
- Prior art keywords
- memory
- access
- computers
- control means
- access points
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
-
- C—CHEMISTRY; METALLURGY
- C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
- C08G—MACROMOLECULAR COMPOUNDS OBTAINED OTHERWISE THAN BY REACTIONS ONLY INVOLVING UNSATURATED CARBON-TO-CARBON BONDS
- C08G18/00—Polymeric products of isocyanates or isothiocyanates
- C08G18/06—Polymeric products of isocyanates or isothiocyanates with compounds having active hydrogen
- C08G18/08—Processes
- C08G18/10—Prepolymer processes involving reaction of isocyanates or isothiocyanates with compounds having active hydrogen in a first reaction step
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Mathematical Physics (AREA)
- Software Systems (AREA)
- Health & Medical Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Medicinal Chemistry (AREA)
- Polymers & Plastics (AREA)
- Organic Chemistry (AREA)
- Multi Processors (AREA)
Abstract
UN SYSTEME A MEMOIRE PARTAGEE POUR UNE PLURALITE D'ORDINATEURS 1 COMPREND UNE MEMOIRE 6 RELIEE A CEUX-CI VIA UNE SERIE DE POINTS D'ACCES 2-5 QUI SONT OUVERTS A LEUR TOUR PAR UN MOYEN DE COMMANDE 9 DE MANIERE A ACCORDER L'ACCES A LA MEMOIRE, LE FONCTIONNEMENT EST TEL QUE LA MEMOIRE EST APPAREMMENT TOUJOURS DISPONIBLE POUR CHAQUE ORDINATEUR ET QU'AUCUNE ROUTINE LOURDE D'ETABLISSEMENT DE LIAISON OU D'INTERRUPTION N'A BESOIN D'ETRE IMPLIQUEE. L'ACCES PEUT ETRE ACCORDE A CHAQUE ORDINATEUR SELON UNE SEQUENCE CYCLIQUE FIXE OU, EN SEQUENCE, SEULEMENT AUX ORDINATEURS QUI ONT DEMANDE UN TEL ACCES. DANS CE DERNIER CAS, PLUS PARTICULIEREMENT, IL PEUT ETRE AVANTAGEUX D'ALLOUER DES ORDRES DE PRIORITE AUX ORDINATEURS ET D'ACCORDER L'ACCES A LA MEMOIRE PARTAGEE DANS L'ORDRE DE CETTE PRIORITE.
Description
1. La présente invention concerne un système de communication entre
ordinateurs Il est souvent nécessaire que deux ou plusieurs ordinateurs communiquent les uns avec
les autres, et on sait qu'une telle communication s'effec-
tue via des liaisons standardisées ou propres au fabricant,
les ordinateurs respectifs étant adaptés, par exemple grâ-
ce à la présence d'un logiciel approprié de traitement des données, pour tenir compte de la liaison concernée Dans les systèmes de l'art antérieur, le transfert de données
a tendance à impliquer un temps excessif, en général à cau-
se du logiciel quelque peu lourd de traitement du transfert et de la nécessité de faire appel à "l'établissement d'une
liaison" synchrone.
Il est également courant qu'un ordinateur com-
porte deux ou plusieurs processeurs qui partagent sa
mémoire ou une partie de celle-ci.
Dans la présente invention, une pluralité d'ordi-
nateurs ou de processeurs d'ordinateur sont reliés à un moyen de mémoire commun via un moyen de commutation qui a
pour fonction de relier chaque ordinateur au moyen de mé-
moire commun lors d'une séquence cyclique de façon que la mémoire commune soit apparemment toujours disponible pour
chacun des ordinateurs ou processeurs.
La présente invention sera bien comprise lors 2,
de la description suivante faite en liaison avec les des-
sins ci-joints dans lesquels: Les figures 1 et 2 sont des schémas sous forme
de blocs de systèmes partageant la mémoire d'un ordina-
teur. Un groupe d'adresses dans un ordinateur dit DEC LSI/ll est réservé à ce qu'on appelle une "page d'entrée/sortie" (ou E/S) par l'intermédiaire de laquelle
l'ordinateur communique avec des machines extérieures.
Pour des communications extérieures, le constructeur four-
nit son système dit "QBUS" dans lequel, en premier un si-
gnal d'adresse, puis un signal de données passe suivant
le même jeu de lignes de bus Dans la figure,quatre ordina-
teurs DEC LSI/11 ayant pour référence 1 sont reliés par des points respectifs d'accès 2, 3, 4 et 5 à un tableau 6 de mémoire commune à haute vitesse ayant une capacité de 512
mots, l'agencement étant tel que les emplacements de mé-
moire 6 apparaissent parmi les adresses réservées à la page
E/S de chaque ordinateur Il ne doit pas en être ainsi -
au contraire la mémoire 6 pourrait être placée parmi les
adresses associées à la propre mémoire de l'ordinateur Ce-
pendant,on préfère utiliser la page E/S car cela permet
de libérer la totalité de la mémoire interne de l'ordina-
teur pour une autre utilisation.
Chacun des points d'accès 2 à 5 comprend un dis-
positif standard 7 d'entrée/sortie de déclenchement, qui
est connecté à la mémoire commune 6 via un agencement-tam-
pon 8 à deux directions Chaque agencement-tampon comporte
une entrée de commande qui est connectée à une sortie res-
pective d'un ensemble de commande de séquence 9 (par exemple un oscillateur, de préférence un oscillateur avec
un rapport marque/espacement variable, commandant un comp-
teur) qui valide les agencements-tampon dans la séquence cyclique, c'estàr-dire que le premier, puis le deuxième,
puis le suivant s Qnt validée, etc, Chaque agencement-tam-
pon est validé pendant environ 100 nanosecondes et ne l'est plus alors pendant les 300 nanosecondes suivantes (au
cours desquelles les autres agencements-tampon sont vali-
3, dés à leur tour), Lorsqu'un ordinateur quelconque doit accéder à la mémoire 6, il choisit l'une des adresses de son bloc approprié dans la zone de page E/S et donne à sa sortie le signal approprié de commande de lecture/écriture Le
signal d'adresse est déclenché dans le point d'accès ap-
proprié des points 2 à 5 qui alors, chaque fois que son
agencement-tampon est validé, accède à l'adresse appro-
priée de la mémoire 6 La donnée présente à cette adresse est alors disponible pour être lue, ou dans le cas d'une opération d'écriture, la donnée à écrire est également
déclenchée dans le point d'accès et, lors de la valida-
tion suivante de ce point d'accès, la donnée est entrée.
Comme on le remarquera, par validation cyclique
des points d'accès à une vitesse telle que chaque ordina-
teur à accès à la mémoire commune au moins une fois au
cours du temps d'accès normal, dans la mesure o l'ordi-
nateur est concerné, la mémoire commune est toujours à sa disposition Toute donnée entrée dans la mémoire commune devient apparemment disponible immédiatement pour chacun
des ordinateurs aucun logiciel spécial ne doit être pré-
vu pour organiser le transfert des données et chaque ordi-
nateur peut fonctionner d'une manière asynchrone par rap-
port aux autres.
Naturellement, la mémoire commune 6 et les points
d'accès doivent pouvoir fonctionner à une vitesse suffi-
samment élevée pour permettre des opérations correctes de lecture et d'écriture pendant la durée de validation
de chaque point d'accès Cette obligation n'est pas ce-
pendant particulièrement onéreuse la mémoire pourrait être mise en oeuvre avec des dispositifs haute vitesse, par
exemple avec des puces de mémoire Shottky, mais aucune mi-
se en oeuvre très spéciale n'est généralement nécessaire, Comme cela a été indiqué précédemment, il n'est pas nécessaire d'avoir accès à la mémoire commune via le
bloc d'adresses de page E/S De plus, la présente inven-
tion n'est pas seulement applicable à la marque d'ordina-
teur et de système de bus indiqué ci-dessus A titre 4,
d'exemple, elle est également applicable à une communica-
tion entre une pluralité d'ordinateurs dits PD Pll qui uti-
lisent le système de liaison dit "UNIBUS" En outre, on peut modifier à volonté les temps d'accès et de cycle dans les matériels indiqués, de même que peut l'être la
capacité de la mémoire commune.
On remarquera également que la mémoire commune ne doit pas occuper le même jeu d'adresses dans chaque ordinateur, c'est-à-dire que l'adresse de départ pour la mémoire commune peut être différente, si nécessaire, pour
chaque ordinateur.
Si le système à mémoire partagée décrit en liaison avec la figure 1 est étendu de manière à inclure sensiblement plus de quatre points d'accès, c'est-à-dire à permettre l'accès à la mémoire d'un nombre d'ordinateurs séparés supérieur à quatre, le temps d'accès à la mémoire pour chaque ordinateur peut devenir sensiblement plus lent Dans ce cas, il peut être souhaitable de-modifier
le système de façon que, au lieu de rendre la mémoire dis-
ponible pour chaque ordinateur suivant une séquence fixe,
elle ne le sera que pour les ordinateurs qui auront be-
soin d'y accéder au moment concerné Comme modification
supplémentaire, au lieu que la mémoire soit rendue dispo-
nible aux ordinateurs suivant une séquence fixe, la sé-
quence peut être modifiée pour tenir compte d'une priorité
pré-attribuée à chaque ordinateur, par exemple en confor-
mité avec la fréquence à laquelle chaque ordinateur devra
vraisemblablement demander accès à la mémoire partagée.
Le système de la figure 2 représenté l'une des mises en
oeuvre possibles de-ces deux modifications Seize ordina-
teurs séparés 20 sont ici connectés via leurs bus de com-
munication et leurs,points d'accès commutables respectifs 22 à une mémoire partagée 23 Une ligne de commande 21
constituant une partie de chaque bus est reliée à une en-
trée respective d'un circuit d'arbitrage 24, circuit qui comporte seize sorties connectées aux entrées de commande des points d'accès respectifs 22 Le circuit 24 comprend deux jeux 25 et 26 de bascules bistables, un générateur 5. de signaux de synchronisation 27, un circuit logique et
de décodage d'adresse 28 et une mémoire morte programma-
-ble 29 Chaque ordinateur est agencé de façon que, lors-
qu'il doit avoir accès à la mémoire partagée 23, il place un signal logique particulier sur sa ligne de commande 21
du bus de communication La combinaison des signaux appa-
raissant sur toutes les lignes 21 est chargée dans le jeu
de bascules 25 au commencement du cycle d'accès à la mé-
moire La combinaison est appliquée au circuit logique et 1 î de décodage d'adresse 28 qui adresse ainsi un emplacement de 16 bits de large dans la mémoire 29 correspondant à la combinaison particulière de signaux Chaque emplacement de la mémoire est pré-rempli d'une série de bits, dont l'un
a une valeur qui provoquera la commutation ou la valida-
tion des points d'accès 22 alors que tous les autres ont
une valeur qui ne valide pas ainsi les points d'accès 22.
Le signal à l'emplacement adressé de la mémoire 29 est chargé dans le jeu de bascules 26 et, à partir de là,des bits respectifs du signal sont appliqués aux entrées de commande de point d'accès de manière à mettre en oeuvre un et seulement un de ces points d'accès Le contenu de la mémoire est agencé naturellement de façon que le point d'accès qui est ainsi mis en oeuvre voit celui qui, pour
toute combinaison donnée d'ordinateurs demandant présente-
ment l'accès à la mémoire, est connecté à l'ordinateur ayant la priorité la plus grande Ainsi, cet ordinateur
est maintenant connecté à la mémoire 23 Le signal mainte-
nu dans les bascules 26 est également renvoyé aux bascules
comme signal de remise à l'état initial, d'o il résul-
te que l'une des bascules 25 connectées à l'ordinateur dont l'accès à la mémoire est permis se trouve remise à l'état
initial Lorsque cela se produit, la combinaison de si-
gnaux allant des bascules 25 Au circuit de décodage 28 change, un nouvel emplacement correspondant à l'intérieur de la mémoire 29 est adressé et un nouveau signal devient disponible aux entrées des bascules 26 Ce nouveau signal aura naturellement une valeur permettant de valider le point d'accès 22 qui est connecté à l'ordinateur ayant la 6,
seconde priorité et qui a besoin d'avoir accès à la mémoi-
re 23 Après un temps d'accès prédéterminé, établi par le générateur de signaux de synchronisation 27, le nouveau
signal provenant de la mémoire 29 est chargé dans les bas-
cules 26 et donc appliqué aux points d'accès 22 Ainsi, l'ordinateur ayant la seconde priorité se trouve connecté à la mémoire 23 et entre-temps la bascule appropriée du jeu 25 est remise à l'état initial de sorte que la mémoire 26 rend disponible un signal qui validera le point d'accès connecté à l'ordinateur ayant la troisième priorité A l'issue d'un nouveau temps d'accès prédéterminé, ce signal est chargé dans les bascules 26 et l'ordinateur ayant la
troisième priorité est connecté à la mémoire 23 La-séquen-
ce se poursuit de cette façon jusqu'à ce que toutes les demandes d'accès à la mémoire qui ont été chargées dans les bascules 25 au comnencement du cycle d'accès à la mémoire aient été satisfaites L'absence de toute autre demande de mémoire chargée dans les bascules 25 est détectée par le
circuit logique et de décodage d'adresse 28 qui fonction-
ne alors pour que n'importe quelle combinaison nouvelle de signaux présente alors sur les lignes de commande 21 soit chargée dans les bascules 25, à la suite de quoi commence un nouveau cycle d'accès à la mémoire La durée de chaque cycle d'accès à la mémoire est ainsi variable elle est
fonction du nombre d'ordinateurs-voulant accéder à la mé-
moire au commencement du cycle approprié Pour la plus longue, elle serait égale à seize fois le temps d'accès prédéterminé ou cycle d'horloge établi par le générateur
27 Ainsi, dans le pire des cas (avec tous les ordina-
teurs voulant avoir accès simultanément à la mémoire), l'ordinateur ayant la priorité la plus basse aura accès à un moment proche de la fin de ce sixième cycle d'impul-r
sions d'horloge, par exemple, si le générateur 27 fonc-
tionne à 16 M Hz, en moins d'environ 1 microseconde.
La présente invention n'est pas limitée aux exemples de réalisation qui viennent d'être décrits, elle
est au contraire susceptible de modifications et de va-
riantes qui apparaîtront à l'homme de l'art.
7,
Claims (4)
1 Système à mémoire partagée destiné à être utilisé avec une pluralité d'ordinateurs, caractérisé en ce qu'il comprend une mémoire ayant un bus d'entrée/sortie pour recevoir une information d'adresse et une donnée d'entrée destinée à la mémoire et pour fournir une donnée de sortie à partir de la mémoire, une pluralité de points d'accès commutables qui sont connectés au bus et peuvent
l'être à des ordinateurs respectifs d'une pluralité d'or-
dinateurs, chaque point d'accès étant commutable en des états ouvert et fermé dans lesquels il admet et n'admet pas, respectivement, une communication entre la mémoire et l'ordinateur associé, et un moyen de commande connecté aux points d'accès et pouvant fonctionner pour provoquer la commutation d'au moins un nombre sélectionné de ceux-ci pour qu'ils prennent l'état ouvert les uns après les autres
à la suite.
2 Système selon la revendication 1, caracté-
risé en ce que le moyen de commande peut fonctionner pour provoquer la commutation de tous les points d'accès et
leur faire prendre l'état ouvert selon une séquence répé-
titive fixe.
3 Système selon la revendication 1, caracté-
risé en ce que le moyen de commande comprend une pluralité
d'entrées destinées à être connectées de manière à rece-
voir des signaux de demande d'accès à la mémoire provenant d'ordinateurs respectifs parmi les ordinateurs et le moyen de commande peut fonctionner de manière à provoquer la commutation séquentielle pour passage à l'état ouvert des seuls points d'accès associés aux ordinateurs qui ont fourni un signal de demande d'accès à la mémoire,
4 Système selon la revendication 3, caractéri-
sé en ce que le moyen de commande comprend une mémoire
contenant une information indicatrice d'une priorité pré-
allouée pour chaque point d'accès, et le moyen de comman-
de peut fonctionner pour provoquer la commutation des points d'accès pour passageaà l'état ouvert dans l'ordre de cette priorité,
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
GB8216448 | 1982-06-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
FR2528195A1 true FR2528195A1 (fr) | 1983-12-09 |
FR2528195B1 FR2528195B1 (fr) | 1989-03-03 |
Family
ID=10530865
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR838309363A Expired FR2528195B1 (fr) | 1982-06-05 | 1983-06-06 | Systeme de communication entre ordinateurs |
Country Status (4)
Country | Link |
---|---|
US (1) | US4780812A (fr) |
DE (1) | DE3320191A1 (fr) |
FR (1) | FR2528195B1 (fr) |
GB (1) | GB2123189B (fr) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0204827A1 (fr) * | 1984-12-10 | 1986-12-17 | Advanced Computer Communications | Controleur de communication utilisant une memoire a acces aleatoire a connexions multiples |
EP0205943A2 (fr) * | 1985-06-17 | 1986-12-30 | International Business Machines Corporation | Système composite de traitement de données utilisant plusieurs systèmes de traitement indépendants |
EP0250081A2 (fr) * | 1986-05-19 | 1987-12-23 | Advanced Micro Devices, Inc. | Réseau mémoire à plusieurs portes |
EP0365116A2 (fr) * | 1988-10-18 | 1990-04-25 | Hewlett-Packard Limited | Dispositif mémoire tampon |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3402706A1 (de) * | 1984-01-26 | 1985-08-01 | Siemens AG, 1000 Berlin und 8000 München | Einrichtung zur steuerung von werkzeugmaschinen |
US5146565A (en) * | 1986-07-18 | 1992-09-08 | Intel Corporation | I/O Control system having a plurality of access enabling bits for controlling access to selective ports of an I/O device |
GB2192739B (en) * | 1986-07-18 | 1991-02-13 | Intel Corp | Selective input/output port protection |
US4878197A (en) * | 1987-08-17 | 1989-10-31 | Control Data Corporation | Data communication apparatus |
JPH01147647A (ja) * | 1987-12-03 | 1989-06-09 | Mitsubishi Electric Corp | データ処理装置 |
JPH02128267A (ja) * | 1988-11-09 | 1990-05-16 | Fujitsu Ltd | 共有メモリによる通信方式 |
US5237670A (en) * | 1989-01-30 | 1993-08-17 | Alantec, Inc. | Method and apparatus for data transfer between source and destination modules |
DE69315210T2 (de) * | 1992-06-12 | 1998-03-19 | Dow Chemical Co | Transparente schnittstelle fur prozesssteuerungsrechner |
CA2097938A1 (fr) * | 1992-07-01 | 1994-01-02 | Dennis L. Wilson | Architecture de stockage et de diffusion d'images elargie |
CN1057184C (zh) * | 1994-02-04 | 2000-10-04 | 松下电器产业株式会社 | 处理多种视频信号的视频信号处理装置 |
WO1996007139A1 (fr) * | 1994-09-01 | 1996-03-07 | Mcalpine Gary L | Systeme de memoire a sorties multiples et a interfaces tampon de lecture et ecriture |
FI102788B1 (fi) * | 1995-09-14 | 1999-02-15 | Nokia Telecommunications Oy | Yhteisen levydatan hallinta kahdennetussa tietokoneyksikössä |
EP0770961A3 (fr) * | 1995-10-24 | 2001-04-11 | Konica Corporation | Système d'accès de mémoire |
US6401176B1 (en) * | 1997-11-14 | 2002-06-04 | Agere Systems Guardian Corp. | Multiple agent use of a multi-ported shared memory |
US6473821B1 (en) | 1999-12-21 | 2002-10-29 | Visteon Global Technologies, Inc. | Multiple processor interface, synchronization, and arbitration scheme using time multiplexed shared memory for real time systems |
US6804815B1 (en) * | 2000-09-18 | 2004-10-12 | Cisco Technology, Inc. | Sequence control mechanism for enabling out of order context processing |
US7073089B2 (en) * | 2000-10-31 | 2006-07-04 | Hewlett-Packard Development Company, L.P. | External fault tolerant shared memory unit in a distributed multiprocessing system |
CN1318941C (zh) * | 2003-08-05 | 2007-05-30 | 华为技术有限公司 | 一种端口轮询选择方法 |
US7664127B1 (en) * | 2005-04-05 | 2010-02-16 | Sun Microsystems, Inc. | Method for resolving mutex contention in a network system |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3959775A (en) * | 1974-08-05 | 1976-05-25 | Gte Automatic Electric Laboratories Incorporated | Multiprocessing system implemented with microprocessors |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3029414A (en) * | 1958-08-11 | 1962-04-10 | Honeywell Regulator Co | Information handling apparatus |
GB1354155A (en) * | 1971-11-05 | 1974-06-05 | Ibm | Digital data processing systems |
GB1474385A (en) * | 1973-12-14 | 1977-05-25 | Int Computers Ltd | Multiprocessor data processing systems |
US4034347A (en) * | 1975-08-08 | 1977-07-05 | Bell Telephone Laboratories, Incorporated | Method and apparatus for controlling a multiprocessor system |
US4449183A (en) * | 1979-07-09 | 1984-05-15 | Digital Equipment Corporation | Arbitration scheme for a multiported shared functional device for use in multiprocessing systems |
FR2462745B1 (fr) * | 1979-07-30 | 1986-01-03 | Jeumont Schneider | Dispositif de partage temporel de l'acces a une memoire connectee a un bus unique entre un calculateur central et une pluralite de calculateurs peripheriques |
US4313161A (en) * | 1979-11-13 | 1982-01-26 | International Business Machines Corporation | Shared storage for multiple processor systems |
US4354227A (en) * | 1979-11-19 | 1982-10-12 | International Business Machines Corp. | Fixed resource allocation method and apparatus for multiprocessor systems having complementarily phased cycles |
US4365292A (en) * | 1979-11-26 | 1982-12-21 | Burroughs Corporation | Array processor architecture connection network |
-
1983
- 1983-06-02 GB GB08315129A patent/GB2123189B/en not_active Expired
- 1983-06-03 DE DE19833320191 patent/DE3320191A1/de not_active Ceased
- 1983-06-06 FR FR838309363A patent/FR2528195B1/fr not_active Expired
-
1987
- 1987-10-27 US US07/115,651 patent/US4780812A/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3959775A (en) * | 1974-08-05 | 1976-05-25 | Gte Automatic Electric Laboratories Incorporated | Multiprocessing system implemented with microprocessors |
Non-Patent Citations (2)
Title |
---|
ELECTRONICS LETTERS, vol. 17, no. 24, novembre 1981, pages 924-925, Londres, GB; A.GAGO et al.: "Low-cost multiprocessor system" * |
IBM TECHNICAL DISCLOSURE BULLETIN, vol. 19, no. 7, décembre 1976, pages 2725-2726, New York, US; H.BUERGE et al.: "Dynamic slot allocation i n data transmission system" * |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0204827A1 (fr) * | 1984-12-10 | 1986-12-17 | Advanced Computer Communications | Controleur de communication utilisant une memoire a acces aleatoire a connexions multiples |
EP0204827A4 (fr) * | 1984-12-10 | 1989-02-13 | Advanced Comp Comm | Controleur de communication utilisant une memoire a acces aleatoire a connexions multiples. |
EP0205943A2 (fr) * | 1985-06-17 | 1986-12-30 | International Business Machines Corporation | Système composite de traitement de données utilisant plusieurs systèmes de traitement indépendants |
EP0205943A3 (en) * | 1985-06-17 | 1989-06-07 | International Business Machines Corporation | Composite data-processing system using multiple standalone processing systems |
EP0250081A2 (fr) * | 1986-05-19 | 1987-12-23 | Advanced Micro Devices, Inc. | Réseau mémoire à plusieurs portes |
EP0250081A3 (en) * | 1986-05-19 | 1990-11-07 | Advanced Micro Devices, Inc. | Multiple port memory array and access control method |
EP0365116A2 (fr) * | 1988-10-18 | 1990-04-25 | Hewlett-Packard Limited | Dispositif mémoire tampon |
EP0365116A3 (en) * | 1988-10-18 | 1990-10-17 | Hewlett-Packard Limited | Buffer memory arrangement |
Also Published As
Publication number | Publication date |
---|---|
DE3320191A1 (de) | 1983-12-08 |
FR2528195B1 (fr) | 1989-03-03 |
US4780812A (en) | 1988-10-25 |
GB2123189A (en) | 1984-01-25 |
GB8315129D0 (en) | 1983-07-06 |
GB2123189B (en) | 1987-06-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
FR2528195A1 (fr) | Systeme de communication entre ordinateurs | |
EP0757465B1 (fr) | Circuit HDLC à bus interne partage | |
EP0167193B1 (fr) | Système d'arbitrage des demandes d'accès de plusieurs processeurs à des ressources communes, par l'intermédiaire d'un bus commun | |
EP0029131B1 (fr) | Procédé de commande de l'affectation de ressources dans un système comportant plusieurs processeurs à fonctionnement simultané | |
FR2519441A1 (fr) | Systeme de selection de priorite pour l'acces a un bus utilise en mode partage | |
EP0063071B1 (fr) | Procédé et dispositif de transmission de données numériques | |
FR2480460A1 (fr) | Dispositif pour transferer des informations entre des unites principales d'un systeme de traitement de donnees et un sous-systeme central | |
FR2667706A1 (fr) | Antememoire hierarchique a circuits integres. | |
FR2539528A1 (fr) | Systeme a microprocesseur comportant deux processeurs | |
FR2503898A1 (fr) | Procede et dispositif d'allocation d'une ressource dans un systeme comportant des unites de traitement de donnees autonomes | |
FR2720531A1 (fr) | Commande de verrouillage pour système de traitement de données. | |
FR2628234A1 (fr) | Memoire extensible a autoreconfiguration | |
FR2827684A1 (fr) | Controleur de memoire presentant une capacite d'ecriture 1x/mx | |
CH640646A5 (fr) | Dispositif de partage temporel de l'acces a une memoire principale connectee a un bus unique entre un calculateur central et une pluralite de calculateurs peripheriques. | |
FR2513410A1 (fr) | Microprocesseur et procede pour imbriquer les acces en memoire de ce microprocesseur | |
EP1530132A2 (fr) | Procédé d'arbitrage de l'accès à une ressource partagée | |
FR2720174A1 (fr) | Procédé pour tester le déroulement d'un programme d'instructions exécutées par un circuit intégré spécialisé, et circuit intégré spécialisé s'y rapportant. | |
CA2250999A1 (fr) | Dispositif d'echange entre unites de traitement d'informations a processeurs interconnectes par un bus commun | |
FR2676131A1 (fr) | Systeme de communication. | |
FR2632092A1 (fr) | Circuit de conditionnement d'ecriture d'antememoire retarde pour un systeme de microcalculateur a bus double comprenant une unite 80386 et une unite 82385 | |
FR2536884A1 (fr) | Reseau de transfert de donnees entre plusieurs processeurs et une memoire | |
FR2849228A1 (fr) | Dispositif de transfert de donnees entre deux sous-systemes asynchrones disposant d'une memoire tampon | |
CA1092225A (fr) | Central telephonique et les circuits de commande associes | |
FR2717921A1 (fr) | Dispositif de gestion de conflit d'accès entre un CPU et des mémoires. | |
EP0908828B1 (fr) | Procédé et système contrôle d'accès partagés à une mémoire vive |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
ST | Notification of lapse |