FR2499766A1

FR2499766A1 - NMOS integrated circuit capacitors using poly-silicon gates - uses auxiliary ion implant for capacitors and auto alignment diffusion for telephone analogue=to=digital converter

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Publication number: FR2499766A1
Application number: FR8102663A
Authority: FR
Original assignee: Texas Instruments France SAS
Current assignee: Texas Instruments France SAS
Priority date: 1981-02-11
Filing date: 1981-02-11
Publication date: 1982-08-13
Also published as: FR2499766B1

Abstract

Ce procédé consiste à délimiter dans un substrat 10 en silicium du type P, des zones destinées à constituer des condensateurs et éventuellement au moins des transistors du type à appauvrissement, ces zones étant recouvertes d'une couche d'oxyde mince 20, puis à effectuer une implantation ionique pour transformer au moins certaines desdites zones en des canaux de type N+, à recouvrir sélectivement l'ensemble ainsi obtenu d'une couche 19 de silicium polycristallin et à achever le circuit en ménageant sélectivement des contacts d'interconnexion 25 entre les composants du circuit intégré. L'opération d'implantation est effectuée dans les zones où des composants capacitifs doivent être réalisés à une dose telle que ces zones conservent la polarité N+ quelles que soient les tensions pouvant être appliquées sur les armatures de ces condensateurs au cours du fonctionnement du circuit intégré.

Description

La présente invention est relative à la fabrication des circuits intégrés du type NMOS à grilles en silicium polycristallin dans lesquels doivent être incorporés des condensateurs.

Dans cette technologie NMOS,il est, en principe, possible de former des condensateurs sur le substrat d'une tranche de matériau semi-conducteur en silicium en prévoyant une couche d'oxyde entre deux couches de silicium polycristallin ( ci-après appelé polysilicium). Les deux couches constituent les armatures du condensateur séparées par la couche d'oxyde de silicium et leur étendue détermine notamment la capacité du condensateur.

Or, si le circuit intégré comporte des transistors la fabrication de tels condensateurs conduit à de nombreuses opérations supplémentaires nécessaires pour former la seconde couche de polysilicium, alors que les transistors n'en comportent qu'une seule, c'est-à-dire le polysilicium qui en constitue la grille. Une telle fabrication est donc onéreuse et les constructeurs ont renoncé à la mettre en oeuvre dans les applications courantes.

Dans l'état actuel de la technique, les condensateurs sont donc obtenus d'une autre manière. C'est ce qu'illustre la Fig.1 des dessins annexés qui est une coupe schématique transversale à travers un substrat pourvu d'un tel condensateur. Ce substrat 1 en silicium de type
P est formé d'une région 2 de type N+ et de forme annulaire qui entoure une zone centrale 3 implantée à canal
N+ obtenu par implantation ionique, à travers la couche d'oxyde mince par exemple. Cette zone centrale 3 est recouverte d'une couche 4 d'oxyde mince, en oxyde de silicium par exemple, elle-même surmontée d'une couche de polysilicium 5.Cette structure présente une capacité donnée entre la zone annulaire 2 et la couche 5 (appelée " grille" à l'instar des transistors), si la tension de cette grille par rapport au canal Nv est supérieure au seuil d'inversion du matériau P du substrat au voisinage du canal vers la polarité N+. Dans ce cas, le 1I canal " N+ fait office de premiere armature tandis que la couche 5 en polysilicium forme l'autre armature. L'oxyde est ici également le diélectrique. Les bornes 6 et 7 de ce condensateur sont représentées schématiquement.

Une telle structure permet d'éviter des opérations de fabrication autres que celles nécessaires aux transistors qui, constructivement n'ont qu'une seule diffé- rence avec ces condensateurs à savoir que la zone 2 de matériau N+ n'est pas annulaire mais séparée en Zeux régions indépendantes parallèles formant respectivement la source et le drain du transistor. Cependant, cette struc tuse présente principalement trois inconvénients
1) la tension de "polarisation " appliquée à la grille (borne 6) est indispensable à la fonction de capacité sinon celle-ci serait établie non pas entre la grille et la zone N+, mais entre cette grille et le substrat.

Le condensateur aurait ainsi nécessairement une armature à la masse ( le substrat) ce qui n'est pas acceptable dans de nombreuses configurations de circuit.

2 )la capacité ducondensateurvarie i~vec la tension appliquée.

3)la fabrication d'un tel condensateur ne présentant pas les inconvénients (1) et (2) ci-dessus ne peut être réalisée à l'aide du procédé extrêmement avantageux dit "d'auto-alignement ",qui est maintenant utilisé couramment et au cours duquel le polysilicium sert lui-même de masque pour la formation des zones N+2 du substrat (.que ce soient des condensateurs ou des transistors, d'ailleurs), ces zones 2 étant formées par diffusion après mise en place du polysilicium et de la formation dans celui-ci des rainures au-dessous des zones 2.

L'invention a pour but de remédier à ces inconvé- nients et de fournir un procédé de fabrication compatible avec les procédés d'auto-alignement connus, de circuits intégrés NMOS à silicium polycristallin, au cours duquel les opérations de fabrication supplémentaires né cessaires pour la fabrication des condensateurs par rapport à celles conduisant aux transistors, sont réduites au minimum.

L'invention a donc pour objet un procédé de fabrication de condensateurs dans un circuit intégré en technologie NMOS à grilles en silicium polycristallin consistant à délimiter dans un substrat en silicium du type P, des zones destinées à constituer des condensateurs et éventuellement au moins des transistors du type à appauvrissement, ces zones étant recouvertes d'une couche d'oxyde mince, puis à effectuer une implantation ionique pour transformer au moins certaines desdites zones en des canaux de type N+, à recouvrir sélectivement l'ensemble ainsi obtenu d'une couche de silicium polycristallin et à achever le circuit en ménageant sélectivement des contacts d'interconnexion entre les composants du circuit intégré, caractérisé en ce que ladite opération d'implantation est effectuée dans les zones où des composants capacitifs doivent être réalisés à une dose telle que ces zones conservent la polarité N+ quelles que soient les tensions pouvant être appliquées sur les armatures de ces condensateurs au cours du fonctionnement du circuit intégré.

Ainsi l'invention est basée sur la considération selon laquelle l'implantation ionique du canal N+ est suffisante pour que jamais dans les conditions normales de fonctionnement du circuit fabriqué, la région de canal puisse assumer la polarité P du substrat sousjacent sous l'action de la tension appliquée à la grille.

Selon un mode de mise en oeuvre avantageux, le procédé suivant l'invention consiste à effectuer une opération d'implantation ionique des zones définissant lesdits transistors et lesdits condensateurs, puis à effectuer une opération d'implantation à travers un masque ne découvrant que les zones définissant lesdits condensateurs pour compléter la dose d'implantation dans ces zones jusqu'à la valeur souhaitée.

Grâce à ces caractéristiques, la différenciation entre transistors et condensateurs peut être faite simplement en réglant la durée totale d'implantation ionique dans les zones respectives devant constituer ces composants.

Suivant une autre caractéristique de l'invention, le procédé, qui est alors destiné à la fabrication de circuits intégrés comportant en outre des transistors à enrichissement, consiste à implanter une dose ionique de polarité opposée celle desdites zones de transistor à appauvrissement et de oendensateurs à travers un masque ne dScou- vrant que les zones correspondant à des transistors à enrichissement.

Avantageusement, ladite opération d'implantation de polarité opposée est effectuée préalablement à l'implantation des canaux appartenant auxdits transistors a appauvrissement et auxdits condensateurs.

De préférence, l'implantation des condensateurs et des transistors à appauvrissement est effectuée avec des ions phosphore ou des ions arsenic.

L'invention a également pour objet un circuit in tégré obtenu à l'aide du procédé tel que défini ci-dessus, ce circuit pouvant être constitue avantageusement par un convertisseur analogique-numérique, dans lequel l'Xchan- tillonnage du signal analogique est effectué à l'aide des condensateurs obtenu par le procédé de l'invention.

L'invention est exposée ci-aprês plus en détail à l'aide de dessins représentant seulement un mode d'exécu- tion,sur lesquels
- la Fig.1 est une vue schématique en coupe d'un condensateur,notamment de la technique antérieure,réalisé en technique NMOS à silicium polycristallin;
- les Fig.2a à 2e représentent les diverses opérations essentielles du procédé suivant l'invention;
- la Fig.3 est une vue en plan très fortement agrandie d'un circuit intégré suivant l'invention comportant une configuration de condensateurs suivant 1 'inven- tion;
- la Fig.4 est un schéma très simplifié d'un convertisseur analogique-numérique réalisé à l'aide du procédé suivant l'invention;
- la Fig.5 montre un schéma plus détaillé de ce convertisseur;;
- la Fig.6 est un schéma détaillé du comparateur utilisé dans le convertisseur de la Fig.5;
- la Fig.7 montre un circuit de commande utilisé dans le convertisseur pour déclencher certaines phases opératoires de ce dernier;
- la Fig.8 est un organigramme illustrant le fonctionnement du convertisseur analogique/numérique;
- la Fig.9 est un graphique donnant trois exemples de conversion de la tension analogique en une valeur numé- rique;
- la Fig.10 est un diagramme montrant la forme de certains signaux apparaissant dans le co#parateur représenté sur la Fig.6; et
- la Fig.11 montre deux courbes illustrant les performances de précision du convertisseur analogique-numérique, suivant l'invention.

Le procédé d'obtention de condensateurs dans un circuit intégré en technologie NMOS à grilles en polysilicium est illustré sur les Fig.2a à 2e, seuls les stades essentiels pour l'invention étant représentés.

Le procédé débute avec les opérations classiques de dépôt sur un substrat 10 en un matériau P d'une couche d'oxyde épais 11 dans laquelle sont pratiquées des fenêtres 12a, 12b et 12c, qui dans l'exemple décrit sont destinées à déliminter respectivement un transistor à enrichissement, un condensateur suivant l'invention et un transistor à appauvrissexmt qui dans cette technique est utilisé généralement comme résistance. Bien entendu, le cir cuit intégré obtenu par le procédé peut comporter toute configuration voulue présentant de grandes quantités d'un ou de plusieurs de ces composants, seuls les masquages déterminant, au cours des diverses opérations, la forme finale du circuit comme cela est bien connu dans la technique de fabrication des semi-conducteurs.

Bien entendu, dans les Fig.2a à 2e, les dimensions et les proportions des diverses couches et zones représentées ne correspondent pas à celles réellement utilisées certaines d'entre elles étant fortement exagérées pour les besoins de l'illustration.

Ceci étant, la tranche du substrat P 10 est recouverte par une couche d'oxyde mince 13 dans toutes les fenêtres 12a, 12b et 12c, après quoi suivent les opérations particulières conformes à l'invention.

Ces opérations consistent en une implantation ionique sélective des diverses fenêtres pour obtenir les caractéristiques voulues des divers composants.

Ainsi, la tranche de substrat 10 préparée selon la Fig.2a est soumise à une implantation ionique au bore 14 à travers un masque 15 ( symbolisé ici par un trait) qui ne laisse à découvert que les fenêtres telles que 12a où un transistor à enrichissement doit être réalisé.

Puis, Fig.2c, la tranche de substrat 10 est soumise à une nouvelle implantation ionique 16A à travers un masque 17 qui cache les fenêtres l2a, mais qui laisse à deoou- vert les fenêtres 12b et 12c, là où des condensateurs et des transistors à appauvrissement doivent être réalises. Cette implantation 16A peut être réalisée au phosphore ou à l'arsenic, jusqu a une dose suffisante pour permettre l'obtention des transistors à appauvrissement.

Le stade suivant du procédé de l'invention consiste à poursuivre cette deuxième opération d'implantation ionique (Fig.2d) par une opération d'implantation supplémentaire 16B à travers un masque 18 qui à son tour ne laisse à découvert que les fenêtres 12b correspondant aux endroits où des condensateurs doivent être formés.

L'implantation ionique étant ainsi réalisée, on procdde aux autres opérations de fabrication communément mises en oeuvre dans cette technique et qui consistent:
1) à recouvrir par dépôts et masquages successifs des couches 19 de silicium polycristallin sur des zones de grille 20 délimitée après enlèvement sélectif de la couche d'oxyde mince,
2) à procéder à une opération de diffusion en utilisant selon la technique de l'auto-alignement, les couches de polysilicium 19 comme masque, cette opération ayant pour but de former les régions 21, 22 et 23 qui sont respectivement les sources et les drains pour les transistors 21,22 et l'une des connexions d'armature 23 pour le condensateur,
3) la formation d'une couche d'oxyde épais 24 et de diverses connexions 25 selon la configuration de circuit à obtenir.

Il est à noter que la région diffusée 23 est annulaire, s'agissant d'un condensateur.

Comme il sera expliqué plus en détail par la suite, l'implantation ionique dans les fenêtres 12b de condensateur est réalisée à une dose totale sur les deux opérations successives des Fig.2c et 2d, de telle manière qu'en aucun cas d'utilisation ultérieure du circuit, la tension appliquée à la grille 19 du condensateur, en fonctionnement normal du circuit, permette de porter le canal N à une inversion jusqu'à la polarité P.

On va maintenant décrire une application particulière du procédé suivant l'invention, concernant un circuit dans lequel est utilisé un réseau de condensateurs et qui est conçu sur la base de la technique NMOS à grilles en polysilicium. Dans le cas décrit, il s'agit d'un convertisseur analogique/numérique pouvant être utilisé notamment en téléphonie . Cependant l'inven tion n'est pas limitée à cette application particulière, tout circuit devant comporter un réseau de condensateurs et réalisé dans la même technique pouvant être utilisée.

La Fig.4 montre un schéma symbolique du convertisseur analogique/numérique qui comporte un jeu de condensateurs 30, connecté à un circuit de commutation 31 à travers lequel diverses tensions sont appliquées sélectivement à ces condensateurs. Ce circuit de commutation comprend l'entrée 32 d'un tension de référence VREF # l'entrée 33 de la tension analogique à convertir VIN et l'entrée 34 de tension d'alimentation VSS qui est ici le niveau de la masse ou O Volt.La tension de référence VREF est également celle de la source d'alimentation (non représentée).Le circuit de commutation 31 est commandé par une logique de commande 35 qui comporte notamment une entrée d'horloge 36 et qui agit également sur un comparateur 37 qui, chaque fois que le fonctionnement l'exigeoest déclenché pour effectuer une comparaison entre la tension de référence VREF et une tension Vx prélevée aux bornes des condensateurs du jeu de condensateurs 30. La sortie du comparateur 37 est reliée à un registre de mémorisation 38 qui régit le fonctionnement du circuit logique 35 tout en fournissant des mots binaires successifs au rythme de l'échantillonnage de la tension analogique VIN sur sa sortie 39 qui est en même temps la sortie du convertisseur.

Le signal apparaissant sur la sortie 39 est à six bits dans l'exemple décrit ici.

La Fig.5 représente un schéma plus détaillé du réseau de condensateurs 30 ainsi qu'une partie de la logique de commande 31. Le comparateur 37 est également représenté.

Le réseau de condensateurs comporte N condensa teurs pondérés C0,C 1,C2 .... CN-1-bt N correspondant au nombre de bitsà obtenir dans le résultat final. Le réseau comporte en outre un condensateur complémentaire
CD de compensation de décalage qui sera décrit plus en détail ulté rieuremEnt.

La capacité totale de ce réseau est donné par l'expression

dans laquelle C est une valeur de capacité donnée choisie.

Par conséquent

Lorsque n=1, C correspond au bit de poids le
n plus fort du nombre binaire et lorsque n = N, C n corres- pond au bit de poids le plus faible.

Comme on peut le constater dans le schéma de la
Fig.5, les condensateurs sont représentés par le symbole qui est propre à la technique MOS, les armatures supérieures a correspondant à la couche de polysilicium 19 (Fig.2e) et les armatures inférieures b étant formées par les canaux N+ engendrés par implantation ionique dans le substrat 10 et connectés aux régions de source - drain correspondantes.

Chaque condensateur du réseau 30 est connecté par son armature a à une ligne commune 40 reliée entre le circuit drain-source d'un transistor T1 et la borne d'entrée négative du comparateur 37.

L'armature inférieure b de chaque condensateur peut être sélectivement reliée à trois lignes 41,42 et 43 par des transistors respectifs de commutation Ta, Tb, et Tc. La ligne 41 est reliée à la tension analogique
VIN à convertir, la ligne 42 reçoit la tension de référence VR, tandis que la ligne 43 est reliée à la masse (potentiel Vus).

Les grilles du transistor T1 et des transistors
Ta de tous les condensateurs sauf le dernier Cn l-b sont reliées à une ligne 44 de commande d'échantillonnage.

Les grilles des transistors Tb de tous les condensateurs sont connectées respectivement à des lignes 45 de commande de pré-redistribution tandis que les grilles des transistors Tc de tous les condensateurs à l'exception du dernier sont reliées respectivement à des lignes de redistribution 46.

Sur les lignes 44 à 46 transitent des signaux de commande selon un cycle donné dont le déroulement est determiné par une horloge.

On va maintenant décrire un cycle de conversion en se reportant à la Fig.5 et également à l'organigramme de la Fig.8.

Ce cycle commence par une opération d1échantillon- nage au cours de laquelle la ligne 44 est excitee. Il en résulte le transfert de la tension analogique VIN vers les armatures b de tous les condensateurs, les transistors Ta étant tous rendus conducteurs. Simultandment, toutes les armatures supérieures a sont relies à la ligne 40 à laquelle est appliquée la tension YR, le transistor T1 étant également rendu conducteur.

Cette opération préalable étant achevée, la charge totale sur les condensateurs est donnée par la formule
QT CT (VR v VIN ) (3)
Ensuite, la conversion est effectuée condensateur par condensateur en commençant par le condensateur CO du bit de poids le plus fort, chaque bit étant obtenu moyennant trois stades de conversion qui sont la pré-redistribution, la redistribution et la détection proprement dite de la valeur du bit et son emmagasinage dans le registre 38. Cette séquence est commandée par les signaux appliqués aux lignes 45 et 46 et par les signaux appliqués sélectivement au comparateur 37 par l'horloge.

La séquence d'établissement du bit de poids le plus fort se déroule de la façon suivante.

Après l'échantillonnage décrit ci-dessus, le signal sur la ligne 44 est supprimée, et un signal est appliqué à la ligne 42 qui rend conducteurs tous les transistors TB Il en résulte l'application de la tension V R à toutes les armatures b des condensateurs.

Cette opération est essentielle et constitue une caractéristique importante dans la conception du convertisseur le rendant apte à être utilisé dans un circuit
NMOS du type particulier obtenu par le procédé de l'invention. Ainsi, l'invention se distingue nettement de l'art antérieur qui est décrit dans un article de la revue IEEE Journal of Solid State Circuits, vol. Sc 10 n0 6, de Décembre 1975 et dont les auteurs sont James
L McCREARY et Paul R. GRAY.

Grâce au fait que les armatures b sont toutes reliées à la tension VR, la tension Vx apparaissant sur la ligne 40 et qui va servir à établir la valeur des bits par comparaison dans le comparateur 37 est donnée par la formule
Vx 2 VR VIN (4)
Le second stade du cycle de conversion est maintenant subi uniquement par le condensateur CO.

Par conséquent, l'armature b du condensateur CO est déconnectée de la ligne 42 par suppression du signal sur la ligne 45 qui lui est affectée et elle est reliée à la masse (V5S) par un signal apparaissant sur la ligne 46 correspondante rendant conducteur le transistor Tc.

Le montage se trouve alors dans la configuration d'un diviseur de tension constitué d'une part par le condensateur CO et d'autre part par-la somme de tous les condensateurs restants réunis, diviseur qui est relié entre la masse et la tension VR et dont le point de jonction ( qui est en réalité la ligne 40) est portée à la tension

dans laquelle

car de t

C C étant la valeur de base prédéterminée ondensateurs ( voir expression (1) ).
Par conséquent,

Ensuite, la tension Vx est comparée à la tension de référence VR qui est appliquée en permanence à l'entrée positive du comparateur 37 dont, comme on le verra par la suite, le fonctionnement est déclenché lors de ce troisième stade de fonctionnement.

Le comparateur permet ainsi d'établir la valeur du bit par le signe de la comparaison. En effet
S=Vx VR (8) et en substituant Vx, on obtient

si S > O, la valeur du bit sera " O
si S < O, la valeur du bit sera ll 1
On aura donc établi la valeur du bit de poids le plus fort après quoi on détecte successivement les valeurs de tous les autres bits à l'aide des condensateurs suivants C1 à Cl la en commandant de façon appropriée les lignes 45 et 46 correspondantes.

La Fig.8 représente l'organigramme de l'ensemble du processus de conversion ainsi réalisé. Les rectangles 47, 48 et 49 concernent spécifiquement le condensateur CO, tandis que les rectangles 50,51 et 52 représentent les opérations concernant les autres condensateurs sur lesquelles le processus est rebouclé jusqu'à ce que tous les condensateurs aient été traités.

Il est à noter que le stade de pré-redistribution de chaque condensateur autre que C dépend de la valeur
o
Bon 1 obtenue pour le bit précédent. En effet, si Bn 1 = = l'armature b du condensateur C considérée reste relié
n à la masse jusqu'd la fin de la conversion. Par contre, si Bon 1= 1, l'armature b du condensateur C 1 est reliée de nouveau à la tension de référence VR.

La Fig.9 représente, à titre d'illustration, le déroulement de la conversion étant supposé
1) que le résultat de la conversion ne comporte que 3 bits ( N=3).

2) que VIN est successivement: égale à VR ,situé entre 3 VR/8 et VR/2 et égale à 0. Les opérations effectuées ont été indiquées en bas des diagrammes, la tension
V40 étant celle régnant successivement sur la ligne 40 de la Fig.5.

La Fig.9 montre que grace à l'invention, les tensions appliquées aux condensateurs ne sont jamais negatives car chaque cycle de conversion se déroule, non pas de part et d'autre de la tension nulle, mais de la tension
VR qui peut être en même temps la tension d'alimentation unique du convertisseur dans son ensemble. Le montage n'a donc besoin que d'une seule source d'alimentation et est parfaitement compatible avec la technologie NMOS à grilles en polysilicium.

La Fig.6 représente le circuit détaillé du comparateur 37. Celui-ci comporte un double transistor d'entrée 53 à la grille duquel est appliquée la tension VR
Un autre double transistor d'entrée 54 a sa grille re liée à la tension VX ( ligne 40, Fig.5). Les sources des transistors 53 et 54 sont connectées ensemble et à des résistances 55 et 56 dont les bornes opposées forment respectivement les bornes de sortie 57 et 58 du comparateur.

La borne 57 fournit la valeur inverse B des bits et
n la borne 58 la valeur directe B
n
Le drain du transistor double 53 est relié à la grille d'un transistor 59 dont le circuit source-drain est connecté entre la borne de sortie 57 et une jonction 60. Le drain du transistor double 54 est relié à la grille d'un transistor 61 dont le circuit source-drain est connecté entre la borne de sortie 58 et la jonction 60.

Le point commun entre la grille du transistor 59 et le drain du transistor 53 forme une jonction 62, tandis qu'une jonction 63 forme le point commun entre la grille du transistor 61 et le transistor double 54. La jonction 62 est connectée à trois doubles transistors 64,65 et 66, les deux premiers par leur drain et le troisième par sa grille à travers un conducteur croisé 67.

La jonction 63 est reliée au drain d'un autre double transistor 68, à la source du transistor double 65 et à la grille d'un transistor double 69 par l'intermédiaire d'un conducteur croisé 70.

Les grilles des transistors 64,65 et 68 sont con nectées à une borne d'horloge 01 tandis que les sources des transistors 64 et 68 sont reliées à une jonction 71 qui par l'intermédiaire des circuits drain-source de deux transistors 72 et 73 est connectée à la masse (tension Vss). Le transistor 72 a sa-grille reliée à la tension YR, tandis que la grille du transistor 73 reçoit le signal dthorloge ~1
Le point de jonction 71 est connecté par un transistor 74 à la jonction 60, transistor dont la grille re çoit le signal d'horloge ~1
Enfin, la jonction 60 est reliée à la tension VR de la source d'alimentation à travers deux transistors parallèles 75 et 76 dont les grilles sont commandées respectivement par les signaux ~let ~2
Le fonctionnement du comparateur résulte du diagramme de la Fig.10. Le cycle qui est représenté est exécuté après chaque stade de redistribution auquel est soumis un condensateur C n donné.

Les courants dans les transistors 53 et 54 sont déterminés par la différence entre les tensions d'entrée
VR et Vx. Leur différence est amplifiée à partir des jonctions 62 et 63 et chaque signal est réinjecté de cté opposé de sorte qu'il se produit un effet d'avalanche qui fait basculer le comparateur vers l'une ou l'autre position à partir d'une très faible différence entre les tensions d'entrée.

Au cours d'une première période tl du cycle qui se déroule pendant que ~1 et ~2 sont au niveau bas, le comparateur est placé dans un état dans lequel il est prêt à recevoir la différence de tension à ses entrées. En fait, cette période consiste à lui conférer un équilibre instable d'où il peut partir dès que la moindre différence est établie à ses entrées. Après écoulement de cette période, passe au niveau haut et le phénomène d'avalanche se produit et est amplifié lorsque ~2 passe également au niveau haut rendant le transistor 76 également conducteur.

Après que le comparateur est fixé dans l'un ou l'autre de ses états ce qui intervient à peu près au milieu de la période t2, la sortie apparaissant suivant le cas sur la borne 57 ou la borne 58, le transfert du signal est commandé par une impulsion 77 de commande de mémorisation, le niveau approprié étant alors introduit dans le registre 38 ( Fig.4).

Les signaux de commande de pré-redistribution sont engendrés à partir des signaux d'horloae et et ~ par 1' in- termédiaire de montages de cowSde identiques qui se répètent pour chaque condensateur C à à Cn-1 -a. Ce montage est représen- té sur la Fig.7 et constitue en fait une pompe à diodes 78 permettant d'obtenir un signal de commutation d'un niveau qui est nettement supérieur à celui de la source d'alimentation fournissant les tensions VDD et VR
La pompe àdiodes est cl'osez de deux diodes 79 et 80 et de deux condensateurs 81 et 82 montés d'une manière connue en soi en doubleur de tension.Le pompe est déclenchée sous la commande des signaux d'horloge ~ et ~ et après réception d'un signal d'autorisation appliqué sur une entrée 83 par la logique de commande 35 et commandant un transistor double 84.

Le montage que l'on vient de décrire permet ainsi de commander les transistors Tlet Ta, Tb à une tension de grille nettement plus élevée que la tension de la source d'alimentation (5 Volts par exemple) de manière qu'ils présentent une impédance relativement faible lorsqu'ils sont commandés. Ceci est surtout important pour le transistor Tl qui est utilisé pour transférer les charges sur les condensateurs du réseau 30.

Le convertisseur décrit ci-dessus comporte un réseau de condensateurs dont chacun est formé par un canal
N+ implanté entouré par une région de N+ diffusée obtenue en utilisant comme masque des zones en polysilicium conformément au procédé classique d'auto-alignement. Les condensateurs sont réalisés par un choix judicieux de la dose d'implantation à appauvrissement du canal de chaque condensateur de telle manière que la tension minimale entre grille et source (Vgs min) soit toujours supérieure à la tension de seuil d'un condensateur < V > .

px
Dans l'application particulière décrite Vgs min =Vx min VR R dans laquelle
Vgs = tension minimale autorisée entre source
gs min
et grille
Vx min = tension minimale possible auxbornes du
condensateur au cours du fonctionnement
du montage.

On peut déduire des expressions données ci-dessus que Vx min se produit lorsque VIN = VR après redistribution du bit de poids le plus fort.

Par conséquent

et pour satisfaire la condition indiquée ci-dessus

ce qui peut être obtenu par le choix de la dose d'implantation qui détermine la tension de seuil du condensateur. On a constaté que grace à cette dose d'implantation dépassant celle des structures à appauvrisse- ment classiques, il est également possible de réduire la dépendance des valeurs des condensateurs de la tension appliquée à leurs bornes.

Sur la Fig.3, on a représenté une configuration préférentielle des condensateurs CO à C N-i -b sur un circuit intégré . Cette representation très fortement agrandie montre que chaque condensateur du réseau 30 est composé d'un certain nombre de condensateurs élémentaires d'une capacité uniforme correspondant à celle des condensateurs ayant la plus faible capacité du réseau c'est-a-dire les condensateurs C N-i -a et C N-i -b
Pour éviter les erreurs de " surgravure," (désignation anglo-saxonne : " undercut "), les condensateurs sont disposés en groupes concentriques de capacités élémentaires, les plus petites valeurs étant situées au centre, pour réduire autant que possible l'influence des imprécisions de la configuration de la couche d'oxyde mince.

Ainsi, les condensateurs du réseau 30 sont formés par des condensateurs élémentaires dont le nombre croit d'une puissance de deux d'un condensateur à l'autre dans le réseau.

En se référant de nouveau à la Fig.5, on rappelle que le convertisseur comporte également un condensateur
CD de compensation de décalage qui est mis en circuit sélectivement lorsque la charge du condensateur CO est traitée pour l'évaluation du bit de poids le plus fort du nombre binaire à obtenir.

Ce condensateur CD est connecté à deux transistors Tb et Tc dont les grilles sont reliées à un circuit de commande de décalage 85 auquel peuvent être appliqués des signaux de commande par des lignes d'entrée 86 et 87 pour déterminer par une combinaison binaire appropriée si le décalage doit être introduit et également le signe de ce décalage.Ces modes de fonctionnement sont commandés par les transistors Ta et Tb associés au condensateur CD. Ainsi, pour une compensation positive, l'armature b du condensateur est d'abord reliée à la masse au cours de la première phase de fonctionnement < T1 conducteur3 après quoi cette armature est reliée à la tension VREF au cours de la phase de pré-redistribution du condensateur CO. Ensuite, l'armature est maintenue à la tension
VREF pendant toutes lesautres phases de fonctionnement du convertisseur.

Par contre, pour une compensation négative, l'armature b du condensateur CD est reliée à la tension VREF pendant la phase d'échantillonnage pour ensuite être commutée à la masse au cours de la phase de pré-redistribution du condensateur C0. Puis, cette armature b reste à la masse pendant tout le fonctionnement du convertisseur.

Le décalage introduit en positif ou en négatif dans l'évaluation du nombre binaire et plus particulièrement du bit de poids le plus fort peut être nécessaire pour compenser les erreurs dues au comparateur et les erreurs d'échantillonnage introduites lorsque le réseau de condensateurs est chargé à travers T1. En effet, des pertes de charges se produisent inévitablement au cours des commutation entre les diverses phases de fonctionnement; ces pertes étant constantes pendant chaque cycle de fonctionnement, on peut les compenser par un élément capacitif de valeur constante, c'est-à-dire le condensateur CD pouvant être sélectivement mis en circuit. Dans un circuit mis au point par la Demanderesse, la valeur du décalage est de + 4 de la valeur du bit de poids le plus faible.

Il s'est avéré que le convertisseur conçu suivant l'invention permet de réduire l'erreur totale de conversion jusqu'd une valeur qui est inférieure à la moitié de la valeur du bit de poids le plus faible, sans mis en circuit de la compensation de décalage.

Avec une compensation négative de ce décalage à l'aide du condensateur -CD, l'erreur totale est inférieure à la valeur d'un quart du bit de poids le plus faible ce qui équivaut à 20 mV si VREF est égale à 5 Volts.

La Fig.ll montre les performances de précision du convertisseur suivant l'invention réalisé par la Demanderesse permettant d'obtenir un nombre à 6 bits. Les courbes de la Fig.ll montrent l'erreur totales VIN par rapport à la valeur idéale de. la tension d'entrée VIN mesurée analogiquement en fonction des points de transition du nombre binaire ( déterminés par chacun des condensateurs du réseau).

On voit que sans compensation de décalage, l'erreur t VIN reste inférieure à la valeur de la moitié du bit de poids le plus faible ( BPF), tandis qu'avec compensation cette erreur reste même inférieure à un quart de cette valeur.

Claims

REVENDICATIONS

1. Procédé de fabrication de condensateurs dans un circuit intégré en technologie NMOS à grilles en silicium polycristallin consistant à délimiter dans un substrat en#silicium du type P, des zones destinées à constituer des condensateurs et éventuellement au moins des transistors du type à appauvrissement, ces zones étant recouvertes d'une couche d'oxyde mince, puis à effectuer une implantation ionique pour transformer au moins certaines desdites zones en des canaux de type N+, à recouvrir sélectivement l'ensemble ainsi obtenu d'une couche de silicium polycristallin et à achever le circuit en ménageant sélectivement des contacts d'interconnexion entre les composants du circuit intégré, caractérisé en ce que ladite opération d'implantation est effectuée dans les zones où des composants capacitifs doivent être réalisés à une dose telle que ces zones conservent la polarité N+ quelles que soient les tensions pouvant être appliquées sur les armatures de ces condensateurs au cours du fonctionnement du circuit intégré.

2. Procédé de fabrication suivant la revendication 1, d'un circuit intégré comportant notamment des transistors à appauvrissementfearactérisé en ce qu'il consiste à effectuer une opération d'implantation ionique des zones définissant lesdits transistors et lesdits condensateurs, puis à effectuer une opération d'implantation à travers un masque ne découvrant que les zones définissant lesdits condensateurs pour compléter la dose d'implantation dans ces zones jusqu'à la valeur souhaitée.

3. Procédé de fabrication suivant l'une quelconque des revendications 1 et 2, d'un circuit intégré comportant également des transistors à enrichissement, caractérisé en ce qu'il consiste à implanter une dose ionique de polarité opposée à celle desdites zones de transistor à appauvrissement et de condensateurs à travers un masque ne découvrant que les zones correspondant à des transistors à enrichissement.

4. Procédé de fabrication suivant la revendication 3, caractérisé en ce que ladite opération d'implantation de polarité opposée est effectuée préalablement à l'implantation des canaux appartenant auxdits transistors à appauvrissement et auxdits condensateurs.

5. Procédé suivant l'une quelconque des revendications 1 à 4, caractérisé en ce que l'implantation des condensateurs et des transistors à appauvrissement est effectuée avec des ions phospore ou des ions arsenic.

6. Procédé de fabrication suivant l'une quelconque des revendications 1 à 5, caractérisé en ce que lesdits condensateurs sont composés d'éléments capacitifs unitaires formés chacun par une zone définissant un composant capacitif.

7. Procédé de fabrication suivant la revendication 6, caractérisé en ce que les condensateurs formant dans la configuration du circuit un réseau de différentes valeurs de capacité, les éléments capacitifs unitaires constituant le condensateur de valeur la plus élevée, sont disposés sur le pourtour extérieur de ladite configuration tandis que les condensateurs de valeurs progressivement décroissantes ont des éléments capacitifs unitaires disposés à peu près en anneaux concentriques à l'intérieur de l'anneau constituant le condensateur ayant la valeur la plus élevée.

8. Procédé suivant la revendication 7, caractérise en ce que le nombre d'éléments capacitifs unitaires de deux condensateurs successifs du réseau diffèrent l'un de l'autre d'une puissance de deux.

9. Convertisseur analogique-numérique comportant un réseau de condensateurs (CO à CN~1-b), un circuit de commutation (31,35, transistors Ta,Tb,Tc) pour commuter sélectivement et selon un cycle prédéterminé les armatures (a,b) des condensateurs à une tension d'entrée analogique (VIN) à convertir et à deux tensions ( VREF, Vss) définissant une plage de tensions positives de fonction- nement du convertisseur, ce dernier comportant en outre un comparateur (37) destiné à évaluer successivement les bits de la valeur numérique à obtenir à partir de chaque valeur échantillonnée de ladite tension d'entrée (VIN) en comparant l'une des tensions extrêmes (VREF) de ladite plage à une tension régnant successivement aux bornes de chaque condensateur pendant le processus de conversion, ce convertisseur étant caractérisé en ce qu'il est réalisé à l'aide du procédé suivant l'une quelconque des revendications 1 à 8, et en ce que la tension maximale pouvant être appliquée aux armatures (a,b) de chaque condensateur rr à CN-1-d) est égale à l'écart des tensions de ladite plage de fonctionnement.

10. Convertisseur suivant la revendication 9, dans lequel tous les condensateurs du réseau (30) de condensateurs sont connectés à l'une des entrées du comparateur (37) par l'une (a) de leurs armatures, caractérisé en ce que l'autre armature (b) de chaque condensateur est connectée en parallèle à trois transistors de commutation (Ta,Tb,Tc) pour appliquer successivement à cette armature, la tension analogique (VIN), la tension supérieure (VREF) de ladite plage et la tension inférieure (Vss) de celle-ci.

11. Convertisseur suivant la revendication 10, caractérisé en ce que le point commun (40) de tous les condensateurs rr à CN~l-b) est relié à la tension supérieure (VREF) de ladite plage de fonctionnement par 1'in- termédiaire d'un transistor de commutation (T1) dont la grille est connectée en commun avec les grilles des transistors (Ta) à travers lesquels la tension analogique est appliquée aux condensateurs (CO à CN~l-b), à une ligne (44) de commande d'échantillonnage de la tension analogique (VIN).

12. Convertisseur suivant l'une quelconque des revendications 10 et 11, caractérisé en ce que les grilles des transistors (Tb) à travers lesquels la tension supérieure ( VREF) de ladite plage est appliquée aux condensateurs sont commandées par l'intermédiaire d'un montage de commande (78) comportant une pompe à diodes ( 79 à 82).

13. Convertisseur suivant l'une quelconque des revendications 9 à 12, caractérisé en ce que ledit réseau (30) de condensateurs (CO à CN l-b) comporte un condensateur ( CD) de compensation de décalage mis en circuit sélectivement lors de l'évaluation du bit représenté par la charge appliquée sur le condensateur (CO) ayant la capacité la plus élevée dans le réseau (30) pour compenser notamment les pertes de charge sur le réseau au moment de l'échantillonnage de la tension analogique (VIN).