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EP2965350A1 - Substrat semi-conducteur monolithique à base de silicium, divisé en sous-cellules - Google Patents

Substrat semi-conducteur monolithique à base de silicium, divisé en sous-cellules

Info

Publication number
EP2965350A1
EP2965350A1 EP14713264.1A EP14713264A EP2965350A1 EP 2965350 A1 EP2965350 A1 EP 2965350A1 EP 14713264 A EP14713264 A EP 14713264A EP 2965350 A1 EP2965350 A1 EP 2965350A1
Authority
EP
European Patent Office
Prior art keywords
substrate
wafer
type
zones
boxes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
EP14713264.1A
Other languages
German (de)
English (en)
Inventor
Yannick Veschetti
Sébastien Dubois
Nicolas Enjalbert
Jean-Paul Garandet
Jordi Veirman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Publication of EP2965350A1 publication Critical patent/EP2965350A1/fr
Withdrawn legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
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    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a new silicon-based monolithic semiconductor substrate, vertically divided into several sub-cells isolated from each other, and to different process variants for its preparation.
  • Such a substrate is particularly advantageous in the context of the development of photovoltaic cells and modules.
  • PV photovoltaic modules
  • PV modules of reasonable size of the order of the m 2 , the size standard for the wafers (156 x 156 mm) makes the open circuit voltages (V oc in English terminology) of the PV modules are limited. a few tens of volts.
  • a first option could be to use materials other than crystalline silicon (Si), in particular semiconductors with band gap amplitudes exceeding 1, 1 eV (electronvolt).
  • silicon such as an amorphous Si type material on crystalline Si, resulting from the so-called heterojunction technology, or even CdTe type materials (cadmium telluride).
  • CdTe type materials cadmium telluride
  • Goetzberger [1] proposes to carry out an electrical separation, either by doping or by electron bombardment to create a zone of structural defects of high resistivity.
  • these solutions have the major disadvantage of creating recombinant centers for minority carriers.
  • nothing in the document [1] makes it possible to judge the effectiveness of the electrical insulation thus produced; it is mentioned that the separation may not be totally effective.
  • Pozner et al. [2] have modeled the serialization of cells with vertical p-n junction planes, unlike the configuration of conventional wafers where the junction plane is horizontal.
  • the advantage of this approach is to be able to consider a collective type of treatment, monolithic substrate, for the realization of cells.
  • many technical questions remain open as to the practical realization of such a structure, the cost of which, moreover, may be very high.
  • the present invention aims precisely to propose a new semiconductor device based on monolithic silicon, subdivided into several electrically isolated sub-cells from each other, and to overcome the aforementioned drawbacks, as well as methods for accessing such a device . More specifically, the present invention relates, according to a first of its aspects, to a silicon-based monolithic semiconductor substrate, vertically divided into sub-cells isolated from each other, comprising a p-type or n-type silicon base.
  • n + and / or p + overdopic boxes at at least one of its faces, characterized in that at least one zone of the substrate, interposed between two successive caissons and extending over the entire thickness of the substrate, is an electrical insulation zone having a concentration of thermal donors based on interstitial oxygen distinct from that of the base .
  • the method according to the invention takes advantage of the activation of thermal donors, unlike conventional microelectronics processes which previously implement a high temperature thermal annealing, precisely to overcome the effects of thermal donors.
  • the wafer, the semiconductor substrate and the device are characterized when they are observed in their horizontal position.
  • the substrate according to the invention is defined as being vertically divided into sub-cells, in a vertical sectional plane of the horizontally positioned substrate.
  • electrical insulation zone is meant an area of the substrate having a high resistivity, in particular greater than or equal to 2 k ⁇ cm and advantageously greater than or equal to 10 k ⁇ cm. Ideally, such a zone may be an intrinsic zone, in which the concentrations of electron-type charge carriers and hole-like charge carriers are similar.
  • the present invention provides methods making it possible to easily access such a substrate, by controlling the local concentrations of thermal donors based on interstitial oxygen.
  • Thermal donors based on interstitial oxygen are small agglomerates of oxygen, typically formed from the combination of 3 to 20 oxygen atoms, which behave as electron donors in silicon. It is known [3] that, in silicon wafers containing oxygen, thermal anneals at temperatures of 400-500 ° C allow the formation of these thermal donors. When these donors thermal are generated in the p-type silicon, they can then cause a compensation of the material and its change of conductivity.
  • thermal donors or more simply under the abbreviation "DT", the thermal donors based on interstitial oxygen.
  • a substrate according to the invention can be prepared from a wafer of standard silicon of p-type homogeneous initial electrical conductivity, but also from silicon wafers. high resistivity, in particular greater than 1 k ⁇ .cm, or even so-called intrinsic silicon wafers, in which the concentrations of holes and electrons in the material are similar.
  • wafer will be used to designate the starting material, intended to undergo a plurality of steps, as detailed in the remainder of the text, to form the final "substrate” according to the invention in which the n + and p + overdopped boxes and the electrical insulation zones are integrated.
  • the term “final substrate” is understood to mean the final material obtained at the end of the various processing steps of the starting wafer, and in which the boxes and the electrical insulation zones are integrated.
  • the term “p-type substrate” (or n-type substrate) is understood to mean a substrate comprising a major part (called “base”) doped according to a type p (respectively a type n) and in which at least the electrical insulation zones and the overdoped boxes n + and / or p + are integrated.
  • the present invention relates to a semiconductor device comprising a substrate as defined above.
  • a semiconductor device according to the invention is advantageously a photovoltaic cell.
  • It may be a front-side transmitter cell, a bifacial cell, a rear-sided transmitter cell, a rear-panel contact (RCC) cell, in particular an interdigital back contact (IBC) type structure, or MWT type structure ("Metallization Wrap Through” in English), or a heterojunction cell type a-Si: H on c-Si.
  • a front-side transmitter cell a bifacial cell, a rear-sided transmitter cell, a rear-panel contact (RCC) cell, in particular an interdigital back contact (IBC) type structure, or MWT type structure ("Metallization Wrap Through" in English), or a heterojunction cell type a-Si: H on c-Si.
  • IBC interdigital back contact
  • MWT Metallization Wrap Through
  • the devices according to the invention divided into a plurality of sub-cells of controlled sizes, advantageously make it possible to produce PV modules exhibiting a increased open circuit voltage, while maintaining a reasonable standard size of the order of m 2 .
  • FIG. 1 shows, schematically, in a vertical sectional plane, the structure of a semiconductor substrate according to the invention, according to a particular embodiment
  • FIG. 2 schematically represents, in a vertical sectional plane, the structure of devices according to the invention according to two particular embodiments (FIG. 2a: case of a bifacial cell; FIG. 2b: case of a RCC cell);
  • FIG. 3 shows schematically the various steps of a method of preparing a substrate according to the invention, according to a first embodiment
  • FIG. 4 is a schematic representation of the various steps of a method for preparing a substrate according to the invention, according to a second embodiment
  • FIG. 5 schematically represents the various steps of a method for preparing a substrate according to the invention, according to a third embodiment
  • FIG. 6 schematically represents the various steps of a method for preparing a substrate according to the invention, according to a fourth embodiment
  • FIG. 7 is a schematic representation of the various steps of the method for preparing a device according to the invention, implemented in example 1;
  • FIG. 8 schematically represents the various steps of the method for preparing a device according to the invention, implemented in example 2.
  • the silicon-based monolithic semiconductor substrate (10) comprises a p-type or n-type silicon base (1), that is, it comprises a p-type or n-type doped major part.
  • the base of the p-doped substrate may more particularly comprise a concentration of majority charge carriers of the hole type between 10 14 and 5.10 16 cm -3 , in particular from 10 14 to 10 16 .
  • the concentration of hole-type charge carriers can be deduced by the Hall effect measurement method.
  • the base of the doped substrate n may more particularly comprise a concentration of majority electron-content charge carriers of between 10 14 and 2.10 16 cm -3 , in particular 14 14 -16 .
  • the content of electron-type charge carriers can for example be determined by measuring the Hall effect (which makes it possible to determine the type of doping).
  • a substrate (10) according to the invention may have a thickness (e) ranging from 100 to 500 ⁇ , in particular from 150 to 300 ⁇ .
  • L p total length ranging from 10 to 30 cm, in particular from 12.5 to 15.6 cm.
  • the base (1) of the substrate according to the invention comprises an interstitial oxygen concentration of between 10 17 and 2.10 18 cm -3 , in particular between 5.10 17 and 1.1010 18 cm- 3 .
  • the substrate (10) according to the invention has, at at least one of its faces, overdoped boxes n + and / or p +, not contiguous with respect to each other.
  • non-contiguous is meant that the caissons integrated in the substrate at the same face are not adjacent to each other. They are spaced apart by an electrical insulation zone, as shown in a vertical sectional plane in FIG. 1. In other words, the caissons integrated at the same face do not form a continuous doped layer.
  • the n + wells may have a doping level in n-type dopants, such as phosphorus, greater than or equal to 1.10 19 cm "3, in particular from 10 19 to 2.10 20 cm- 3.
  • n-type dopants such as phosphorus
  • the p + wells may have a doping level in p-type dopants, such as boron, greater than or equal to 1.10 19 cm "3, in particular from 10 19 to 2.10 20 cm" 3. It is up to those skilled in the art to adjust the arrangement of the caissons and electrical insulation zones of the substrate of the invention, in particular with regard to the architecture of the semiconductor device, in particular the photovoltaic cell, which it wishes to form from this substrate.
  • p-type dopants such as boron
  • the substrate may comprise, at each of its faces, an alternation of overdoped boxes n + and p +.
  • each n + or p + overdoped box integrated into the substrate at one of its faces, faces a box of opposite conductivity p + or n +, integrated in the substrate at the opposite face.
  • all the successive boxes at the same face may be of the same nature.
  • the substrate of the invention can present at one of its faces, a succession of overdoped boxes n + and, at the opposite side, a succession of overdoped boxes p +, as shown for example in Figures 3c , 4b, 5c and 6b.
  • successive boxes we mean two non-contiguous boxes that follow each other at the same face. In other words, two successive boxes are spaced apart from each other by an electrical insulation zone (3).
  • the substrate of the invention may have, at each of its faces, successive boxes of alternating conductivity n + and p +, as is the case for example for the substrate shown in Figure 1.
  • electrical insulation zones (3) may be formed at each of the zones of the substrate sandwiched between two successive caissons.
  • the substrate of the invention can be divided into alternating sub-cells (2) of type n + / n / p + and p + / n / n + isolated from each other by isolation zones.
  • electrical (3) as shown in Figure 1, or of type n + / p / p + and p + / p / n + isolated from each other by electrical insulation areas.
  • Such a configuration is for example implemented for the manufacture of a bifacial photovoltaic cell as illustrated in FIG. 2a.
  • the width (L c ) of the boxes integrated in the substrate can be adapted to the structure of the desired photovoltaic cell.
  • each of the overdoped boxes n + and / or p + may have, in a vertical sectional plane, a width (L c ) of at least 1 mm, in particular ranging from 1 mm to 10 cm, and more especially from 5 mm to 5 cm.
  • the substrate of the invention can present, at one of its two faces, an alternation of overdoped boxes n + and p +.
  • n + or p + may have, at the opposite side to the boxes, a continuous layer doped n + or p +.
  • Such an architecture can be implemented, for example, for the manufacture of a photovoltaic cell with contacts and rear-panel junctions (RCC), for example with interdigital back contacts (IBC).
  • the width (L c ) of the boxes n + and p + is generally between 200 and 1500 ⁇ .
  • the device (100) according to the invention may comprise electrical insulation zones (3) every 15 to 20 elements of symmetry, so as to obtain an element complete sub-cell width between 5 mm and 5 cm.
  • element of symmetry is meant, in the vertical sectional plane, the assembly formed of a p + box, a n + box and the substrate area separating the two successive boxes.
  • the average width, in the plane of section, of the symmetry element may for example be about 1500 ⁇ .
  • FIG. 2b Such a cell variant is shown schematically in FIG. 2b.
  • n + and / or p + boxes of a substrate (10) according to the invention may extend in the substrate over a thickness ranging from 100 nm to 2 ⁇ , preferably around 600 nm.
  • the electrical insulation zones (3) interposed between two successive caissons and extending over the entire thickness (e) of the substrate preferably have a resistivity greater than or equal to 2 k ⁇ cm, in particular greater than or equal to 10 k ⁇ .cm.
  • the resistivity can be measured by any conventional method, such as, for example, by the so-called 4-point measurement method, or by measuring the effect of eddy currents induced by an alternating magnetic field.
  • each of the electrical isolation zones (3) advantageously have, in the vertical section plane, a width (Li) ranging from 50 ⁇ to 5 mm, preferably from 200 ⁇ to 1 mm.
  • a zone of electrical insulation too long in the final device is likely to lead to an active loss and therefore a drop in performance at the module that will be formed from these devices.
  • a zone of electrical insulation that is too short may be insufficient to ensure good isolation between the sub-cells, which can also lead to a drop in efficiency at the level of the resulting module.
  • the electrical insulation zones (3) have a concentration of thermal donors based on interstitial oxygen (DT) distinct from that of the base (1) of the substrate ( 10).
  • the DTs can be formed, either at the level of the electrical insulation zones (3), either at the base (1) of the substrate (10).
  • a global annealing of a final substrate according to the invention for example at a temperature greater than or equal to 600 ° C., in particular between 600 and 700 ° C., allows dissolution (also called annihilation). ") Of the set of DT and leads to finding a homogeneous conductivity substrate except for the caissons which they retain their overdoping. This feature can be advantageously used to distinguish a device according to the invention, devices that would not be obtained by a method according to the invention.
  • FIGS. 3 to 6 represent schematically the various stages of transformation of a starting wafer to obtain a substrate according to the invention, according to the different process variants developed below. .
  • the starting silicon wafer implemented to form the final substrate of a device according to the invention, can be of p type or high resistivity.
  • high resistivity silicon wafer refers to a silicon wafer having a resistivity greater than or equal to 1 k ⁇ cm, in particular greater than or equal to 2 k ⁇ cm, and advantageously greater than or equal to 10 k ⁇ . .cm.
  • the starting silicon wafer can not be n-type.
  • the final substrate obtained at the end of the different stages of transformation of the starting wafer it may comprise a p-type or n-type base.
  • a substrate (10) according to the invention can be produced from a p-doped silicon wafer, more particularly comprising a concentration of hole-type charge carriers (p 0 ) lying between
  • the p-doped silicon starting wafer may have a concentration of hole-type charge carriers ranging from 5 ⁇ 10 14 to 10 16 , in particular from 5 ⁇ 10 14 to 5 ⁇ 10 6 cm 3 .
  • the starting wafer has a p-doped silicon interstitial oxygen concentration [Oi] of from 5.10 17 to 1.5x10 18 cm "3.
  • the relative variation of the interstitial oxygen concentration in the starting silicon wafer is less than 40%, in particular less than 20% and preferably less than 10%.
  • Such a p-doped silicon wafer may be derived from a multicrystalline, monocrystalline or monolike ingot. It may for example be obtained by cutting a silicon ingot formed according to techniques known to those skilled in the art, by directed solidification of a molten bath, in particular by the technique of cooling under gradient (also known as term "freeze gradient” in English) or by liquid or gaseous epitaxy.
  • the first variant described below makes it possible to obtain a substrate (10) according to the invention in which the base (1) is of n-type, while the second variant makes it possible to obtain a substrate (10) according to the invention in which the base (1) is of type p.
  • the invention relates to a process for preparing a substrate (10) according to the invention and in which the base (1) is of type n, comprising at least the steps of:
  • n + and / or p + formed in step (bl) are adjusted with respect to the desired architecture for the substrate, as mentioned above.
  • n + and p + boxes are formed at the two faces of the wafer.
  • the base (1) formed by a portion of the initial wafer, is then n-type, in particular with a content of electron-type charge carriers ranging from 10 to 14. 5.10 16, in particular from 10 14 to 10 16 cm “3, preferably from 5.10 14 to 5.10 15 cm" 3.
  • the invention relates to a process for preparing a substrate (10) according to the invention and in which the base (1) is of the p type, comprising at least the steps consisting of:
  • This variant embodiment is particularly advantageous in view of the fact that, insofar as the electrical insulation zones are made by activation of the thermal donors, the doping thus implemented does not introduce recombinant centers for the minority carriers.
  • the arrangement, the number and the nature of the n + and / or p + boxes formed in step (b2) are adjusted with respect to the desired architecture for the substrate.
  • n + and p + boxes are formed at the two faces of the wafer.
  • a substrate (10) according to the invention can be produced from a high-resistivity silicon wafer, more particularly comprising a concentration of hole-type charge carriers, between 10 10 and 10 14 cm -3 , and an interstitial oxygen concentration [Oi] between 10 17 and 2.10 18 cm- 3 .
  • the high-resistivity silicon wafer may have a concentration of charge carriers of the hole type ranging from 10 10 to 13 cm -3 .
  • the starting wafer has an interstitial oxygen concentration [Oi] of from 5.10 17 to 1.5x10 18 cm "3.
  • the relative variation of the interstitial oxygen concentration in the starting silicon wafer is advantageously less than 40%, in particular less than 20% and preferably less than 10%.
  • Such a wafer can be obtained, for example, by drawing an ingot undoped intentionally.
  • the selection of a high resistivity starting board has the advantage of facilitating the electrical isolation between the sub-cells that will be formed on the final device.
  • the invention relates to a process for preparing a substrate (10) according to the invention and in which the base (1) is of type n, comprising at least minus the steps of:
  • n + and / or p + boxes formed in step (b3) are adjusted in view of the desired architecture for the substrate.
  • n + and p + boxes are formed at the two faces of the wafer.
  • the base (1) formed by a portion of the initial wafer, is then of type n, with, in particular, a content of electron-type charge carriers ranging from 14 to 2.10 16 , especially 10 14 to 10 16 cm -3 .
  • This variant has the advantage, particularly compared to the first embodiment variant described above, of allowing greater flexibility with respect to the heat treatment performed for the annihilation of the DTs, since it is, in the case of case of this third embodiment, completely dissociate in step (d3) DTs previously activated.
  • the invention also relates to a method of producing a substrate (10) according to the invention and in which the base (1) is of type n, comprising at least the steps of:
  • n + and / or p + formed in step (b4) are adjusted with respect to the desired architecture for the substrate.
  • n + and p + boxes are formed at the two faces of the wafer.
  • n + and p + overdopped boxes may be formed according to methods known to those skilled in the art. They are intended to ensure the collection of current and the electrical contacts between sub-cells.
  • the n + boxes may be formed by localized doping of the wafer by one or more n-type doping elements, in particular phosphorus.
  • the p + boxes may be formed for example by localized doping of the wafer by one or more p-type doping elements, in particular boron.
  • the doping may for example be carried out by gas diffusion (POCI 3 , BCI 3 ) after localized opening of a dielectric diffusion barrier (SiO 2 , SiN), or ion implantation or localized plasma immersion of boron or phosphorus.
  • gas diffusion POCI 3 , BCI 3
  • SiO 2 , SiN dielectric diffusion barrier
  • ion implantation or localized plasma immersion of boron or phosphorus.
  • activation is meant the formation of these thermal donors based on interstitial oxygen. They are generally formed during an anneal allowing the diffusion of associating oxygen dimers to form a species with more complex stoichiometry that has an electron donor behavior in silicon.
  • thermal donors thus formed are stable at room temperature, but annealing at a temperature above 600 ° C. allows their dissociation, which cancels out the effects of the thermal activation previously carried out. This is called “annihilation” or “dissolution” of DTs.
  • annihilation or “dissolution” of DTs.
  • those skilled in the art are able to adjust the conditions of the heat treatments with respect to the desired conductivity for the treated zones.
  • Heat treatments for activation / annihilation of thermal donors can be operated under air or under an inert atmosphere.
  • the thermal activation treatment of DTs can be carried out at a temperature greater than or equal to 300 ° C. and strictly less than 600 ° C., in particular ranging from 400 ° to 500 ° C., and more particularly from approximately 450 ° C.
  • the duration of the heat treatment may be greater than or equal to 30 minutes, in particular between 1 hour and 20 hours.
  • the annihilation heat treatment of the DTs may be carried out at a temperature greater than or equal to 600 ° C., in particular ranging from 600 to 1000 ° C., in particular for at least 10 seconds.
  • An overall heat treatment of the entire wafer can be achieved by thermal annealing of the wafer, for example in an oven.
  • the localized heat treatment may advantageously be operated by exposing the areas to be treated to a laser beam, preferably a wide-spot laser if it is desired to irradiate large areas, for example with a spot size of about cm.
  • the laser can for example operate at a wavelength greater than 500 nm, in particular from 500 nm to 1100 nm, which allows the absorption of heat deep in the material.
  • the laser treatment In the context of a heat treatment performed at the areas of the wafer dedicated to form electrical insulation zones (3), the laser treatment must be more localized to reach the width (Li) of the desired electrical insulation zones. , and thus achieve a good compromise between quality insulation and limitation of the size of the area of electrical insulation, inactive from a photovoltaic point of view.
  • the heat treatment of the areas of the wafer between two successive boxes, dedicated to form electrical insulation zones can then be operated by exposing the zones to a laser of small spot size, for example from 20 to 100 ⁇ .
  • the laser treatment for the formation of the electrical insulation zones can be associated with a partial pre-ablation of the area of the wafer between two successive caissons, in order to further improve the quality of insulation, as shown for example in Figure 7c.2.
  • the substrate may be subjected, after the aforementioned steps, to a surface treatment, in particular by chemical etching, to remove any hardened surface regions resulting from the laser treatment.
  • the etching can be carried out using a solution formed of a mixture of HF, HN0 3 and CH 3 COOH.
  • Hydrogen doping may for example be carried out via a first step of implantation of hydrogen on the surface or sub-surface of the zones to be doped, followed by a step of diffusion of hydrogen over the entire thickness of the wafer.
  • substrate hydrogen implantation is understood to mean implantation at depths ranging from a few nanometers to a few microns.
  • the implantation of hydrogen can be carried out by conventional techniques, for example by plasma treatment, in particular by plasma-assisted chemical vapor deposition (PECVD) or by microwave-induced remote plasma (MIRHP). It can still be operated by an ion implantation technique, in particular by a SmartCut ® type technique.
  • PECVD plasma-assisted chemical vapor deposition
  • MIRHP microwave-induced remote plasma
  • the plasma treatment is carried out on both sides of the wafer.
  • the hydrogen implantation zones can be defined using a mask (for example, a metal grid), leaving only the surfaces of the areas to be doped accessible.
  • a mask for example, a metal grid
  • the diffusion of hydrogen into the zones to be doped may for example be promoted by exposing said zones to ultrasound, in particular using piezoelectric transducers.
  • the diffusion of hydrogen can be effected by thermal annealing of the wafer, in particular in an oven, in particular at a temperature ranging from 400 ° C. to 1000 ° C., and for a duration ranging from 5 seconds to 5 hours. .
  • PV photovoltaic cell
  • a device (100) comprises, in addition to the substrate (10) as defined above, one or more metallizations, also called “conductive contacts", on the front face and / or back of the cell, and adjusted to allow the serialization of the sub-cells of the device.
  • the substrate (10) At the end of the process for manufacturing the substrate (10) according to the invention, it is possible to use a low temperature technology of the heterojunction type (amorphous silicon on crystalline silicon), for the production of the photovoltaic cell.
  • the heterojunction type amorphous silicon on crystalline silicon
  • a first layer of intrinsic amorphous silicon typically of a thickness of the order of 5 nm
  • caissons or overdoped p + and / or n + zones on each of the faces of the substrate
  • transparent conductive oxide layers in particular based on ITO, on the surface of said amorphous silicon layers
  • metallizations also called “conductive contacts”
  • a layer of Si0 2 with a thickness of the order of 10 nm passes the doped surfaces p + (reduction of surface recombinations);
  • a step of annealing the metallizations is then carried out in a passage oven at 800 ° C for a few seconds.
  • the PV cells obtained according to the invention can then be assembled to produce a photovoltaic module of reasonable size, conventionally of dimension of the order of m 2 , and having an increased voltage compared to modules developed from conventional cells.
  • the invention thus relates to a photovoltaic module formed of a set of photovoltaic cells according to the invention.
  • the starting wafer is a p-type silicon wafer with a thickness of 200 ⁇ and a size of 156 ⁇ 156 mm, obtained by cutting an ingot produced by solidification directed by the gradient cooling technique.
  • n + and p + boxes are formed on the front and rear face of the wafer, as shown in FIG. 7a.
  • the p + and n + boxes are formed by localized doping, respectively by boron and phosphorus.
  • Both sides of the wafer are then oxidized to form a thin layer of silicon oxide with a thickness of about 10 nm.
  • An antireflection layer S13N4 is then deposited on both sides of the wafer.
  • metallizations are deposited by screen printing Ag / Al front and rear face.
  • a step of annealing the metallizations is carried out in a passage oven at 800 ° C. for a few seconds.
  • the wafer obtained is represented in FIG. 7a.
  • the wafer undergoes firstly an annealing at the end of this manufacture.
  • the annealing time chosen which is a function of the hole content and that of oxygen, is 12 hours. This time allows conversion of the p-type wafer to n-type, with an electron content at ambient of about 10 15 cm -3 as shown in Fig. 7b.
  • the realized structure has different elements of cells n + / n / p + and p + / n / n + connected in series but not electrically isolated from each other. This electrical insulation is then achieved by localized deactivation of the thermal donors by laser.
  • the laser beam is directed on the face opposite to the metallization pad.
  • the parameters of irradiation duration and laser power are adjusted in order to obtain localized zones where only a fraction of the thermal donors has been dissolved, making it possible to obtain a zone depleted of charge carriers, and thus very resistive.
  • the laser power used is for example 15 W, the wavelength 1064 nm, and the irradiation time is 5 seconds.
  • the width of the formed isolation zones is approximately 500 ⁇ , the aim being to reduce it as much as possible in order to maintain a large active surface area.
  • the starting wafer is a high resistivity silicon wafer, with a content of hole carrier, similar to the content type of electron charge carriers, 10 12 cm “3 and an oxygen concentration of 7.1017 cm” 3. Creating p + and n + boxes
  • n + and p + boxes are formed on the front and rear face of the wafer, as shown in FIG. 8a.
  • the p + and n + boxes are formed by localized doping, respectively by boron and phosphorus.
  • Both sides of the wafer are then oxidized to form a thin layer of silicon oxide, about 10 nm thick.
  • An antireflection layer S13N4 is then deposited on both sides of the wafer.
  • metallizations are deposited by screen printing Ag / Al front and rear face.
  • a step of annealing the metallizations is carried out in a passage oven at 800 ° C. for a few seconds.
  • the plate obtained is represented in FIG. 8a.
  • the wafer first undergoes annealing at 450 ° C in order to activate thermal donors.
  • the annealing time chosen which depends on the hole content and that in oxygen, is 6 hours. This time permits conversion of the high resistivity wafer to n-type with an electron content of about 10-15 cm- 3 (FIG. 8b).
  • the realized structure has different elements of cells n + / n / p + and p + / n / n + connected in series but not electrically isolated from each other.
  • This electrical insulation is then achieved by laser localized deactivation of the thermal donors.
  • a 10 second treatment at a temperature of 800 ° C is sufficient to deactivate the DTs and allow the localized formation of highly resistive areas that electrically isolate the different cell elements (Figure 8c).
  • the width of the insulation is 1 mm, the goal being to reduce it as much as possible to maintain a large active surface.

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Abstract

La présente invention concerne un substrat semi-conducteur monolithique (10) à base de silicium, divisé verticalement en sous-cellules isolées les unes des autres, comprenant un base (1) en silicium de type p ou de type n présentant une concentration en oxygène interstitiel comprise entre 1017 et 2.1018 cm"3, et intégrant au niveau d'au moins une de ses faces des caissons surdopés n+ et/ou p+ non contigus les uns par rapport aux autres, caractérisé en ce qu'au moins une zone du substrat, intercalée entre deux caissons successifs et s'étendant sur toute l'épaisseur (e) du substrat, est une zone d'isolation électrique (3) présentant une concentration en donneurs thermiques à base d'oxygène interstitiel distincte de celle de la base (1). Elle concerne encore des procédés de fabrication d'un tel substrat.

Description

SUBSTRAT SEMI-CONDUCTEUR MONOLITHIQUE À BASE DE SILICIUM,
DIVISÉ EN SOUS-CELLULES
La présente invention se rapporte à un nouveau substrat semi-conducteur monolithique à base de silicium, divisé verticalement en plusieurs sous-cellules isolées les unes des autres, et à différentes variantes de procédé pour sa préparation.
Un tel substrat est particulièrement avantageux dans le cadre de l'élaboration de cellules et modules photovoltaïques.
Actuellement, les modules photovoltaïques (PV) sont majoritairement fabriqués à partir de l'assemblage de cellules en silicium mono- ou multi-cristallin, ces cellules étant généralement réalisées à partir de plaquettes, également appelées « wafers », de conductivité électrique p.
Dans des modules PV de taille raisonnable, de l'ordre du m2, le standard de taille pour les plaquettes (156 x 156 mm) fait que les tensions de circuit ouvert (Voc en terminologie anglo-saxonne) des modules PV sont limitées à quelques dizaines de Volts.
Différentes voies ont été explorées pour tenter d'augmenter la tension Voc des modules PV.
Une première option pourrait consister à utiliser des matériaux autres que le silicium (Si) cristallin, notamment des semi-conducteurs présentant des amplitudes de bande interdite (ou « band gap » en langue anglaise) supérieures au 1, 1 eV (électron- volt) du silicium, comme par exemple un matériau de type Si amorphe sur Si cristallin, issu de la technologie dite à hétéroj onction, ou encore des matériaux du type CdTe (tellurure de cadmium). Malheureusement, l'amélioration en termes de tensions de circuit ouvert est limitée, car l'utilisation de semi-conducteurs à bande interdite trop élevée (> 2 eV) conduit à une baisse significative de la quantité de photons absorbée et à une perte en rendement de conversion énergétique.
Une autre possibilité serait de réduire la taille des cellules par rapport au standard actuel de 156 x 156 mm, ce qui permettrait, par mise en série d'un plus grand nombre de cellules formant le module, d'accroître la valeur de la tension Voc. Cependant cette solution rendrait plus délicate les opérations de manutention pour l'élaboration des modules. Par ailleurs, la nécessité de garder un espace entre cellules formant le module PV pour la connectique conduit à une perte de surface utile (i.e. permettant la photogénération de porteurs électriques). Cette perte de surface est plus importante avec la mise en œuvre d'un plus grand nombre de cellules de taille réduite. Enfin, sauf à utiliser une technologie de cellule à contacts arrière (RCC, Rear Contact Cell en terminologie anglo saxonne), cette solution pose des problèmes délicats de métallisation et de connectique.
Pour tenter de réduire cette perte de surface utile, il pourrait être envisagé de réaliser une plaquette monolithique de taille standard 156 x 156 mm, et de graver a posteriori des tranchées, par exemple par ablation laser, ce qui aurait pour effet de créer effectivement une pluralité de cellules de plus petite taille. Cependant, le traitement de gravure est susceptible de conduire à une fragilisation de la plaquette, et donc à des problèmes de tenue mécanique. Par ailleurs, il demeure un problème d'isolation entre les sous-cellules (même pour une isolation correspondant à 50 % de l'épaisseur du substrat, comme cela est mentionné dans le document [1].
Pour pallier cette difficulté, Goetzberger [1] propose de réaliser une séparation électrique, soit par dopage, soit par bombardement électronique pour créer une zone de défauts de structure de haute résistivité. Cependant, ces solutions ont pour inconvénient majeur de créer des centres recombinants pour les porteurs minoritaires. Par ailleurs, rien dans le document [1] ne permet de juger de l'efficacité de l'isolation électrique ainsi réalisée ; il est d'ailleurs mentionné que la séparation peut n'être pas totalement efficace.
Plus récemment, Pozner et al. [2] ont envisagé par modélisation la mise en série de cellules à plans de jonction p-n verticaux, à la différence de la configuration des wafers classiques où le plan de jonction est horizontal. L'intérêt de cette approche est de pouvoir envisager un traitement de type collectif, sur substrat monolithique, pour la réalisation des cellules. Toutefois, de nombreuses questions techniques restent ouvertes quant à la réalisation en pratique d'une telle structure, dont le coût risque, par ailleurs, d'être très élevé.
Par conséquent, il demeure un besoin de disposer de dispositifs semiconducteurs à base de silicium, appropriés pour la réalisation de modules PV à haute tension de circuit ouvert, et minimisant les surfaces inactives (i.e. ne permettant pas la collecte des porteurs photogénérés).
La présente invention vise précisément à proposer un nouveau dispositif semi- conducteur à base de silicium monolithique, subdivisé en plusieurs sous-cellules isolées électriquement les unes des autres, et permettant de pallier les inconvénients précités, ainsi que des procédés pour accéder à un tel dispositif. Plus précisément, la présente invention concerne, selon un premier de ses aspects, un substrat semi-conducteur monolithique à base de silicium, divisé verticalement en sous-cellules isolées les unes des autres, comprenant une base en silicium de type p ou de type n présentant une concentration en oxygène interstitiel comprise entre 1017 et 2.1018 cm"3, et intégrant au niveau d'au moins une de ses faces des caissons surdopés n+ et/ou p+ non contigus les uns par rapport aux autres, caractérisé en ce qu'au moins une zone du substrat, intercalée entre deux caissons successifs et s'étendant sur toute l'épaisseur du substrat, est une zone d'isolation électrique présentant une concentration en donneurs thermiques à base d'oxygène interstitiel distincte de celle de la base.
Avantageusement, le procédé selon l'invention tire profit de l'activation des donneurs thermiques, contrairement aux procédés conventionnels en microélectronique qui mettent préalablement en œuvre un recuit thermique haute température, afin précisément de s'affranchir des effets des donneurs thermiques.
Dans la suite du texte, et sauf indication contraire, la plaquette, le substrat semi-conducteur et le dispositif sont caractérisés lorsqu'ils sont observés dans leur position horizontale. Ainsi, en particulier, le substrat selon l'invention est défini comme étant divisé verticalement en sous-cellules, dans un plan vertical de coupe du substrat positionné horizontalement.
Par « zone d'isolation électrique », on entend une zone du substrat présentant une forte résistivité, en particulier supérieure ou égale à 2 kQ.cm et avantageusement supérieure ou égale à 10 kQ.cm. De manière idéale, une telle zone peut être une zone intrinsèque, dans laquelle les concentrations de porteurs de charge de type électrons et de porteurs de charge de type trous sont similaires.
Selon un autre de ses aspects, la présente invention propose des procédés permettant d'accéder, de manière aisée, à un tel substrat, via le contrôle des concentrations locales en donneurs thermiques à base d'oxygène interstitiel.
Les donneurs thermiques à base d'oxygène interstitiel sont des petits agglomérats d'oxygène, typiquement formés de l'association de 3 à 20 atomes d'oxygène, qui se comportent en donneurs d'électrons dans le silicium. Il est connu [3] que, dans des plaquettes de silicium contenant de l'oxygène, des recuits thermiques à des températures de 400-500 °C permettent la formation de ces donneurs thermiques. Lorsque ces donneurs thermiques sont générés dans le silicium de type p, ils peuvent alors entraîner une compensation du matériau et son changement de conductivité.
On désignera par la suite par « donneurs thermiques », ou plus simplement sous l'abréviation « DT », les donneurs thermiques à base d'oxygène interstitiel.
Comme détaillé dans la suite du texte, un substrat selon l'invention peut être élaboré à partir d'une plaquette (encore appelée « wafer ») de silicium standard de conductivité électrique initiale homogène de type p, mais également à partir de plaquettes de silicium à forte résistivité, en particulier supérieure à 1 kQ.cm, voire des plaquettes en silicium dit intrinsèque, dans lesquelles les concentrations de trous et d'électrons dans le matériau sont similaires.
Dans la suite du texte, on désignera par le terme « plaquette », le matériau de départ, destiné à subir une pluralité d'étapes, comme détaillé dans la suite du texte, pour former le « substrat » final selon l'invention dans lequel sont intégrés les caissons surdopés n+ et p+ et les zones d'isolation électrique.
Au sens de l'invention, on entend par « substrat » final, le matériau final obtenu à l'issue des différentes étapes de transformation de la plaquette de départ, et dans lequel sont intégrés les caissons et les zones d'isolation électrique. En particulier, au sens de l'invention, on entend par « substrat de type p » (respectivement de type n), un substrat comportant une majeure partie (appelée « base ») dopée selon un type p (respectivement un type n) et dans lequel sont au moins intégrés les zones d'isolation électrique et les caissons surdopés n+ et/ou p+.
Selon encore un autre de ses aspects, la présente invention concerne un dispositif semi-conducteur comportant un substrat tel que défini précédemment.
Un dispositif semi-conducteur selon l'invention est avantageusement une cellule photovoltaïque.
Il peut s'agir d'une cellule à émetteur face avant, une cellule bifaciale, une cellule à émetteur face arrière, une cellule à contacts en face arrière (RCC), notamment de structure de type contacts arrières interdigités (IBC) ou encore de structure de type MWT (« Metallization Wrap Through » en langue anglaise), ou une cellule à hétéroj onction de type a-Si :H sur c-Si.
Les dispositifs selon l'invention, divisés en une pluralité de sous-cellules de tailles contrôlées, permettent avantageusement de produire des modules PV présentant une tension de circuit ouvert accrue, tout en conservant une taille raisonnable standard de l'ordre du m2.
D'autres caractéristiques, avantages et modes d'application des substrats et dispositifs selon l'invention et des procédés pour leur préparation, ressortiront mieux à la lecture de la description détaillée qui va suivre, des exemples de réalisation de l'invention et à l'examen des dessins annexés, sur lesquels :
- la figure 1 représente, de manière schématique, dans un plan vertical de coupe, la structure d'un substrat semi-conducteur conforme à l'invention, selon un mode de réalisation particulier ;
- la figure 2 représente, de manière schématique, dans un plan vertical de coupe, la structure de dispositifs conformes à l'invention selon deux modes de réalisation particuliers (figure 2a : cas d'une cellule bifaciale ; figure 2b : cas d'une cellule RCC) ;
- la figure 3 représente, de manière schématique, les différentes étapes d'un procédé de préparation d'un substrat selon l'invention, selon un premier mode de réalisation ;
- la figure 4 représente, de manière schématique, les différentes étapes d'un procédé de préparation d'un substrat selon l'invention, selon un second mode de réalisation ;
- la figure 5 représente, de manière schématique, les différentes étapes d'un procédé de préparation d'un substrat selon l'invention, selon un troisième mode de réalisation ;
- la figure 6 représente, de manière schématique, les différentes étapes d'un procédé de préparation d'un substrat selon l'invention, selon un quatrième mode de réalisation ;
- la figure 7 représente, de manière schématique, les différentes étapes du procédé de préparation d'un dispositif selon l'invention, mises en œuvre en exemple 1 ;
- la figure 8 représente, de manière schématique, les différentes étapes du procédé de préparation d'un dispositif selon l'invention, mises en œuvre en exemple 2.
II convient de noter que, pour des raisons de clarté, les différents éléments sur les figures sont représentés en échelle libre, les dimensions réelles des différentes parties n'étant pas respectées. Dans la suite du texte, les expressions « compris entre ... et ... », « allant de ... à ... » et « variant de ... à ... » sont équivalentes et entendent signifier que les bornes sont incluses, sauf mention contraire.
Sauf indication contraire, l'expression « comportant/comprenant un(e) » doit être comprise comme « comportant/comprenant au moins un(e) ».
SUBSTRAT SEMI-CONDUCTEUR MONOLITHIQUE À BASE DE SILICIUM ET DIVISÉ EN SOUS-CELLULES
II est fait référence dans la description qui suit, à la figure 1 annexée.
Le substrat semi-conducteur monolithique à base de silicium (10) selon l'invention comprend une base (1) en silicium de type p ou de type n, autrement dit comporte une majeure partie dopée de type p ou de type n.
La base du substrat dopée p peut plus particulièrement comprendre une concentration en porteurs de charge majoritaires de type trous comprise entre 1014 et 5.1016 cm"3, en particulier de 1014 à 1016.
La concentration en porteurs de charge de type trous peut par exemple être déduite par la méthode de mesure par effet Hall.
La base du substrat dopée n peut plus particulièrement comprendre une concentration en porteurs de charges majoritaires de type électrons comprise entre 1014 et 2.1016 cm"3, en particulier de 1014 à 1016.
La teneur en porteurs de charge de type électrons peut être par exemple déterminée par mesure de l'effet Hall (qui permet de déterminer le type de dopage).
Un substrat (10) selon l'invention peut présenter une épaisseur (e) allant de 100 à 500 μπι, en particulier de 150 à 300 μπι.
Il peut présenter une longueur totale (Lp) allant de 10 à 30 cm, en particulier de 12,5 à 15,6 cm.
Comme précisé ci-dessus, la base (1) du substrat selon l'invention comprend une concentration en oxygène interstitiel comprise entre 1017 et 2.1018 cm"3, en particulier entre 5.1017 et l,5.1018 cm"3.
Cette concentration prend en compte la teneur en oxygène interstitiel, non présent sous forme d'agglomérats (donneurs thermiques). La concentration en oxygène interstitiel peut être par exemple obtenue par analyse par spectroscopie infrarouge à transformée de Fourier (en langue anglaise « Fourier Transformed InfraRed Spectroscopy » (FTIR)). Selon une autre de ses caractéristiques, le substrat (10) selon l'invention présente, au niveau d'au moins une de ses faces, des caissons surdopés n+ et/ou p+, non contigus les uns par rapport aux autres.
Par « non contigus », on entend signifier que les caissons intégrés dans le substrat au niveau d'une même face ne sont pas adjacents les uns aux autres. Ils sont espacés par une zone d'isolation électrique, comme représenté dans un plan vertical de coupe en figure 1. Autrement dit, les caissons intégrés au niveau d'une même face ne forment pas une couche dopée continue.
Les caissons n+ peuvent présenter un taux de dopage en éléments dopants de type n, par exemple en phosphore, supérieur ou égal à 1.1019 cm"3, en particulier allant de 1019 à 2.1020 cm-3.
Les caissons p+ peuvent présenter un taux de dopage en éléments dopants de type p, par exemple en bore, supérieur ou égal à 1.1019 cm"3, en particulier allant de 1019 à 2.1020 cm"3. II appartient à l'homme du métier d'ajuster l'agencement des caissons et des zones d'isolation électrique du substrat de l'invention, notamment au regard de l'architecture du dispositif semi-conducteur, notamment de la cellule photovoltaïque, qu'il souhaite former à partir de ce substrat.
Ainsi, selon une première variante de réalisation, comme représenté en figure 1, le substrat peut comporter, au niveau de chacune de ses faces, une alternance de caissons surdopés n+ et p+.
Plus particulièrement, chaque caisson surdopé n+ ou p+, intégré dans le substrat au niveau de l'une de ses faces, fait face à un caisson de conductivité opposée p+ ou n+, intégré dans le substrat au niveau de la face opposée.
Selon un mode de réalisation particulier, tous les caissons successifs au niveau d'une même face peuvent être de même nature. Autrement dit, le substrat de l'invention peut présenter au niveau de l'une de ses faces, une succession de caissons surdopés n+ et, au niveau de la face opposée, une succession de caissons surdopés p+, comme représenté par exemple en figures 3c, 4b, 5c et 6b.
Par caissons « successifs », on entend désigner deux caissons non contigus qui se suivent au niveau d'une même face. Autrement dit, deux caissons successifs sont espacés l'un de l'autre par une zone d'isolation électrique (3).
Alternativement, le substrat de l'invention peut présenter, au niveau de chacune de ses faces, des caissons successifs de conductivité alternée n+ et p+, comme c'est le cas par exemple pour le substrat représenté en figure 1.
Dans le cadre de cette variante de réalisation, des zones d'isolation électrique (3) peuvent être formées au niveau de chacune des zones du substrat intercalée entre deux caissons successifs.
Ainsi, selon un mode de réalisation particulier, le substrat de l'invention peut être divisé en sous-cellules (2) alternées de type n+/n/p+ et p+/n/n+ isolées les unes des autres par des zones d'isolation électrique (3), comme représenté en figure 1, ou bien de type n+/p/p+ et p+/p/n+ isolées les unes des autres par des zones d'isolation électrique.
Une telle configuration est par exemple mise en œuvre pour la fabrication d'une cellule photovoltaïque bifaciale telle qu'illustrée en figure 2a.
La largeur (Lc) des caissons intégrés dans le substrat peut être adaptée au regard de la structure de la cellule photovoltaïque souhaitée.
D'une manière générale, chacun des caissons surdopés n+ et/ou p+ peut présenter, dans un plan vertical de coupe, une largeur (Lc) d'au moins 1 mm, en particulier allant de 1 mm à 10 cm, et plus particulièrement de 5 mm à 5 cm.
Selon une seconde variante de réalisation, comme c'est le cas pour le dispositif représenté en figure 2b, le substrat de l'invention peut présenter, au niveau d'une seule de ses deux faces, une alternance de caissons surdopés n+ et p+.
En particulier, il peut présenter, au niveau de la face opposée aux caissons, une couche continue dopée n+ ou p+. Une telle architecture peut être mise en œuvre, par exemple, pour la fabrication d'une cellule photovoltaïque à contacts et jonctions en face arrière (RCC), par exemple à contacts arrières interdigités (IBC).
Dans le cadre de cette variante de mise en œuvre, la largeur (Lc) des caissons n+ et p+ est généralement comprise entre 200 et 1500 μιη.
Toujours dans le cadre de la réalisation d'une cellule de type RCC, le dispositif (100) selon l'invention peut comporter des zones d'isolation électrique (3) tous les 15 à 20 éléments de symétrie, de façon à obtenir un élément de sous-cellule complet de largeur entre 5 mm et 5 cm. Par « élément de symétrie », on entend désigner, dans le plan vertical de coupe, l'ensemble formé d'un caisson p+, d'un caisson n+ et de la zone de substrat séparant les deux caissons successifs. La largeur moyenne, dans le plan de coupe, de l'élément de symétrie, peut être par exemple d'environ 1500 μιη.
Une telle variante de cellule est représentée schématiquement en figure 2b.
En revanche, il est exclu selon l'invention de mettre en œuvre au niveau d'une des faces du substrat une couche continue n+ et, au niveau de la face opposée, une couche continue p+.
D'une manière générale, les caissons n+ et/ou p+ d'un substrat (10) selon l'invention peuvent s'étendre dans le substrat sur une épaisseur allant de 100 nm à 2 μπι, de préférence d'environ 600 nm.
Les zones d'isolation électrique (3) intercalées entre deux caissons successifs et s' étendant sur toute l'épaisseur (e) du substrat présentent de préférence une résistivité supérieure ou égale à 2 kQ.cm, en particulier supérieure ou égale à 10 kQ.cm.
La résistivité peut être mesurée par toute méthode conventionnelle, comme par exemple, par la méthode de mesure dite des 4 pointes, ou encore par mesure de l'effet des courants de Foucault induit par un champ magnétique alternatif.
Selon un mode de réalisation particulier, chacune des zones d'isolation électrique (3) présentent avantageusement, dans le plan vertical de coupe, une largeur (Li) allant de 50 μπι à 5 mm, de préférence de 200 μπι à 1 mm.
En effet, une zone d'isolation électrique trop longue dans le dispositif final est susceptible de conduire à une perte de manière active et donc une baisse du rendement énergétique au niveau du module qui sera formé à partir de ces dispositifs. En revanche, une zone d'isolation électrique trop courte peut s'avérer insuffisante pour assurer une bonne isolation entre les sous-cellules, ce qui peut également conduire à une baisse de rendement au niveau du module résultant.
Selon encore une autre caractéristique d'un substrat selon l'invention, les zones d'isolation électrique (3) présentent une concentration en donneurs thermiques à base d'oxygène interstitiel (DT) distincte de celle de la base (1) du substrat (10).
Comme détaillé plus précisément dans la suite du texte, suivant le procédé et la conductivité de la plaquette de départ mise en œuvre pour la préparation du substrat final, les DTs peuvent être formés, soit au niveau des zones d'isolation électrique (3), soit au niveau de la base (1) du substrat (10).
Il est à noter qu'un recuit global d'un substrat final conforme à l'invention, par exemple à une température supérieure ou égale à 600 °C, notamment comprise entre 600 et 700 °C, permet la dissolution (encore appelée « annihilation ») de l'ensemble des DT et conduit à retrouver un substrat de conductivité homogène hormis pour les caissons qui eux conservent leur surdopage. Cette caractéristique peut être avantageusement utilisée pour distinguer un dispositif selon l'invention, de dispositifs qui ne seraient pas obtenus par un procédé conforme à l'invention.
FABRICATION DU SUBSTRAT
Il est fait référence dans la description qui suit aux figures 3 à 6 annexées, qui représentent schématiquement, les différentes étapes de transformation d'une plaquette de départ pour obtenir un substrat selon l'invention, suivant les différentes variantes de procédé développées ci-dessous.
Comme évoqué précédemment, la plaquette en silicium de départ, mise en œuvre pour former le substrat final d'un dispositif selon l'invention, peut être de type p ou à forte résistivité.
On entend plus particulièrement désigner par plaquette de silicium « à forte résistivité », une plaquette de silicium présentant une résistivité supérieure ou égale à 1 kQ.cm, en particulier supérieure ou égale à 2 kQ.cm, et avantageusement supérieure ou égale à 10 kQ.cm.
En revanche, la plaquette en silicium de départ ne peut pas être de type n. Quant au substrat final obtenu à l'issue des différentes étapes de transformation de la plaquette de départ, il peut comporter une base de type p ou de type n.
Selon un premier mode de réalisation, un substrat (10) conforme à l'invention peut être élaboré à partir d'une plaquette en silicium dopé p comprenant plus particulièrement une concentration en porteurs de charge de type trous (p0) comprise entre
1 16 3 17
10 et 2.10 cm" , et une concentration en oxygène interstitiel [Oi] comprise entre 10 et 2.1018 cm"3.
Selon un mode de réalisation particulier, la plaquette de départ en silicium dopé p peut présenter une concentration en porteurs de charge de type trous allant de 5.1014 à 1016, en particulier de 5.1014 à 5.1015 cm"3.
Selon un mode de réalisation particulier, la plaquette de départ en silicium dopé p présente une concentration en oxygène interstitiel [Oi] allant de 5.1017 à 1,5.1018 cm"3.
De manière avantageuse, la variation relative de la concentration en oxygène interstitiel dans la plaquette en silicium de départ est inférieure à 40 %, en particulier inférieure à 20 % et de préférence inférieure à 10 %.
Une telle plaquette en silicium dopé p peut être issue d'un lingot multicristallin, monocristallin ou monolike. Elle peut être par exemple obtenue par découpe d'un lingot de silicium formé selon des techniques connues de l'homme du métier, par solidification dirigée d'un bain fondu, en particulier par la technique de refroidissement sous gradient (encore connue sous l'appellation « gradient freeze » en langue anglaise) ou par épitaxie en voie liquide ou gazeuse.
La première variante décrite ci-dessous permet d'obtenir un substrat (10) selon l'invention dans lequel la base (1) est de type n, tandis que la seconde variante permet d'obtenir un substrat (10) selon l'invention dans lequel la base (1) est de type p.
Ainsi, selon une première variante de réalisation, comme illustré en figure 3, l'invention concerne un procédé de préparation d'un substrat (10) selon l'invention et dans lequel la base (1) est de type n, comprenant au moins les étapes consistant en :
(al) disposer d'une plaquette en silicium de type p, telle que décrite précédemment ;
(b l) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ (figure 3a); (cl) soumettre l'ensemble de la plaquette à un traitement thermique global, dans des conditions propices à activation des donneurs thermiques à base d'oxygène interstitiel et à la conversion de l'ensemble de la plaquette de silicium de type p en type n (figure 3b) ; et
(dl) soumettre une ou plusieurs zones de la plaquette entre deux caissons successifs à un traitement thermique localisé propice à l'annihilation d'une fraction des donneurs thermiques et à la conversion desdites zones en zones d'isolation électrique (3), pour obtenir le substrat (10) attendu (figure 3c).
Bien entendu, l'agencement, le nombre et la nature des caissons n+ et/ou p+ formés en étape (bl) sont ajustés au regard de l'architecture souhaitée pour le substrat, comme évoqué précédemment. Ainsi, dans le cadre de la variante de réalisation représentée en figure 3a, des caissons n+ et p+ sont formés au niveau des deux faces de la plaquette.
A l'issue de l'étape (cl), la base (1), formée par une portion de la plaquette initiale, est alors de type n, en particulier avec une teneur en porteurs de charge de type électrons allant de 1014 à 5.1016, en particulier de 1014 à 1016 cm"3, préférentiellement de 5.1014 à 5.1015 cm"3.
Selon une seconde variante de réalisation, comme illustré en figure 4, l'invention concerne un procédé de préparation d'un substrat (10) selon l'invention et dans lequel la base (1) est de type p, comprenant au moins les étapes consistant en :
(a2) disposer d'une plaquette en silicium de type p telle que décrite précédemment ;
(b2) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ (figure 4a) ; et
(c2) soumettre une ou plusieurs zones de la plaquette entre deux caissons successifs à un traitement thermique localisé propice à l'activation partielle des donneurs thermiques à base d'oxygène interstitiel et à la conversion desdites zones en zones d'isolation électrique (3), pour obtenir le substrat (10) attendu (figure 4b).
Cette variante de réalisation est particulièrement avantageuse au regard du fait que, dans la mesure où les zones d'isolation électrique sont réalisées par activation des donneurs thermiques, le dopage ainsi mis en œuvre n'introduit pas de centres recombinants pour les porteurs minoritaires. De même que pour la première variante de réalisation, l'agencement, le nombre et la nature des caissons n+ et/ou p+ formés en étape (b2) sont ajustés au regard de l'architecture souhaitée pour le substrat. Ainsi, dans le cadre de la variante de réalisation représentée en figure 4a, des caissons n+ et p+ sont formés au niveau des deux faces de la plaquette.
Selon un autre mode de réalisation particulier de l'invention, un substrat (10) conforme à l'invention peut être élaboré à partir d'une plaquette en silicium à forte résistivité, comprenant plus particulièrement une concentration en porteurs de charge de type trous, comprise entre 1010 et 1014 cm"3, et une concentration en oxygène interstitiel [Oi] comprise entre 1017 et 2.1018 cm"3.
Selon un mode de réalisation particulier, la plaquette en silicium à forte résistivité peut présenter une concentration en porteurs de charge de type trous allant de 1010 à 1013 cm"3.
Selon un mode de réalisation particulier, la plaquette de départ présente une concentration en oxygène interstitiel [Oi] allant de 5.1017 à 1,5.1018 cm"3.
De même que précédemment, la variation relative de la concentration en oxygène interstitiel dans la plaquette en silicium de départ est avantageusement inférieure à 40 %, en particulier inférieure à 20 % et de préférence inférieure à 10 %.
Une telle plaquette peut être obtenue, par exemple, par tirage d'un lingot non dopé intentionnellement.
La sélection d'une plaquette de départ de forte résistivité a pour intérêt de faciliter l'isolation électrique entre les sous-cellules qui seront formées sur le dispositif final.
Ainsi, selon une troisième variante de réalisation, comme illustré en figure 5, l'invention concerne un procédé de préparation d'un substrat (10) conforme à l'invention et dans lequel la base (1) est de type n, comprenant au moins les étapes consistant en :
(a3) disposer d'une plaquette en silicium de forte résistivité telle que décrite précédemment ;
(b3) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ (figure 5a) ; (c3) soumettre l'ensemble de la plaquette à un traitement thermique global dans des conditions propices à l'activation des donneurs thermiques à base d'oxygène interstitiel et à la conversion de l'ensemble de la plaquette de silicium en type n (figure 5b) ; et
(d3) soumettre une ou plusieurs zones de la plaquette entre deux caissons successifs à un traitement thermique localisé propice à l'annihilation totale des donneurs thermiques et à la reconversion desdites zones en zones d'isolation électrique (3), pour obtenir le substrat (10) attendu (figure 5c).
De même que pour les première et seconde variantes de réalisation présentées ci-dessus, l'agencement, le nombre et la nature des caissons n+ et/ou p+ formés en étape (b3) sont ajustés au regard de l'architecture souhaitée pour le substrat. Ainsi, dans le cadre de la variante de réalisation représentée en figure 5a, des caissons n+ et p+ sont formés au niveau des deux faces de la plaquette.
A l'issue de l'étape (c3), la base (1), formée par une portion de la plaquette initiale, est alors de type n, avec, en particulier, une teneur en porteurs de charge de type électrons allant de 1014 à 2.1016, en particulier de 1014 à 1016 cm"3.
Cette variante présente l'avantage, notamment comparativement à la première variante de réalisation décrite précédemment, d'autoriser une plus grande souplesse vis-à- vis du traitement thermique opéré pour l'annihilation des DTs, puisqu'il s'agit, dans le cas de cette troisième variante de réalisation, de dissocier totalement en étape (d3) les DTs activés précédemment.
Selon une quatrième variante de réalisation, comme illustré en figure 6, l'invention concerne encore un procédé de réalisation d'un substrat (10) conforme à l'invention et dans lequel la base (1) est de type n, comprenant au moins les étapes consistant en :
(a4) disposer d'une plaquette en silicium à forte résistivité telle que décrite précédemment ;
(b4) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ (Figure 6a) ; et
(c4) soumettre les zones de la plaquette localisées en deçà de chaque caisson à un traitement thermique localisé, propice à l'activation des donneurs thermiques à base d'oxygène interstitiel et à la conversion desdites zones en type n, pour obtenir le substrat (10) attendu (Figure 6b).
De même que pour les variantes de réalisation présentées ci-dessus, l'agencement, le nombre et la nature des caissons n+ et/ou p+ formés en étape (b4) sont ajustés au regard de l'architecture souhaitée pour le substrat. Ainsi, dans le cadre de la variante de réalisation représentée en figure 6a, des caissons n+ et p+ sont formés au niveau des deux faces de la plaquette.
Dans l'une ou l'autre des variantes de procédé décrites précédemment, les caissons surdopés n+ et p+ peuvent être formés selon des méthodes connues de l'homme du métier. Ils sont destinés à assurer la collecte du courant et les contacts électriques entre sous-cellules.
A titre d'exemple, les caissons n+ peuvent être formés par dopage localisé de la plaquette par un ou plusieurs éléments dopants de type n, notamment du phosphore. Les caissons p+ peuvent être par exemple formés par dopage localisé de la plaquette par un ou plusieurs éléments dopants de type p, en particulier du bore.
Le dopage peut être par exemple effectué par diffusion par voie gazeuse (POCI3, BCI3) après ouverture localisée d'une barrière de diffusion diélectrique (Si02, SiN), ou implantation ionique ou immersion plasma localisée de bore ou phosphore.
Bien entendu, le nombre de caissons intégrés est ajusté par l'homme du métier, notamment au regard du nombre de sous-cellules souhaité pour le dispositif de l'invention.
Les variantes de procédé selon l'invention, décrites ci-dessus, mettent en œuvre une ou plusieurs étapes d'activation ou d'annihilation des DT.
On entend par « activation », la formation de ces donneurs thermiques à base d'oxygène interstitiel. Ils se forment généralement lors d'un recuit permettant la diffusion de dimères d'oxygène qui s'associent pour former une espèce à la stœchiométrie plus complexe qui a un comportement donneur d'électrons dans le silicium.
Les donneurs thermiques ainsi formés sont stables à température ambiante, mais un recuit à une température supérieure à 600 °C permet leur dissociation, ce qui annule les effets de l'activation thermique précédemment réalisée. On parle alors d'« annihilation » ou « dissolution » des DTs. Dans toutes les variantes de réalisation décrites précédemment, l'homme du métier est à même d'ajuster les conditions des traitements thermiques au regard de la conductivité souhaitée pour les zones traitées.
Les traitements thermiques d'activation/annihilation des donneurs thermiques peuvent être opérés sous air ou sous atmosphère inerte.
D'une manière générale, le traitement thermique d'activation des DTs peut être opéré à une température supérieure ou égale 300 °C et strictement inférieure à 600 °C, en particulier allant de 400 à 500 °C, et plus particulièrement d'environ 450 °C.
La durée du traitement thermique peut être supérieure ou égale à 30 minutes, en particulier être comprise entre 1 heure et 20 heures.
Le traitement thermique d'annihilation des DTs peut être opéré à une température supérieure ou égale à 600°C, notamment allant de 600 à 1000 °C, en particulier pendant au moins 10 secondes.
Un traitement thermique global de l'ensemble de la plaquette peut être réalisé par recuit thermique de la plaquette, par exemple dans un four.
En revanche, dans le cadre d'un traitement thermique « localisé », autrement dit n'affectant que certaines zones de la plaquette, il appartient à l'homme du métier de mettre en œuvre des moyens connus pour canaliser les flux de chaleur et limiter la propagation latérale de la chaleur pour garder des zones bien délimitées.
Le traitement thermique localisé peut être avantageusement opéré par exposition des zones à traiter à un faisceau laser, de préférence un laser à large spot si l'on souhaite irradier des zones de taille importante, par exemple avec une taille de spot de l'ordre du cm.
Le laser peut par exemple fonctionner à une longueur d'onde supérieure à 500 nm, en particulier allant de 500 nm à 1100 nm, ce qui permet l'absorption de la chaleur en profondeur dans le matériau.
Dans le cadre d'un traitement thermique opéré au niveau des zones de la plaquette dédiées à former des zones d'isolation électrique (3), le traitement laser doit être plus localisé pour atteindre la largeur (Li) des zones d'isolation électrique souhaitée, et parvenir ainsi à un bon compromis entre qualité d'isolation et limitation de la taille de la zone d'isolation électrique, inactive du point de vue photovoltaïque. Le traitement thermique des zones de la plaquette entre deux caissons successifs, dédiées à former des zones d'isolation électrique, peut alors être opéré par exposition des zones à un laser de faible taille de spot, par exemple de 20 à 100 μιη.
Selon un mode de réalisation particulier, le traitement laser pour la formation des zones d'isolation électrique peut être associé à une pré-ablation partielle de la zone de la plaquette entre deux caissons successifs, afin d'améliorer encore la qualité d'isolation, comme représenté par exemple en figure 7c.2.
Selon un mode de réalisation particulier, le substrat peut être soumis, ultérieurement aux étapes précitées, à un traitement de surface, en particulier par attaque chimique, pour supprimer les éventuelles régions surfaciques écrouies résultant du traitement par laser.
L'homme du métier est à même d'employer les techniques d'attaque chimique connues. Par exemple, l'attaque chimique peut être effectuée à l'aide d'une solution formée d'un mélange HF, HN03 et CH3COOH.
Bien entendu, l'invention n'est nullement limitée aux procédés décrits précédemment, et d'autres variantes peuvent être mises en œuvre.
Par exemple, selon une variante de réalisation, il est possible de doper en hydrogène les zones de la plaquette dont on souhaite qu'elles changent de conductivité par activation des DTs, de manière à accélérer la formation des donneurs thermiques dans les zones dopées.
Le dopage en hydrogène peut être par exemple effectué via une première étape d'implantation d'hydrogène à la surface ou en sub-surface des zones à doper, suivie d'une étape de diffusion de l'hydrogène sur toute l'épaisseur de la plaquette.
On entend par l'implantation d'hydrogène en « sub-surface », une implantation à des profondeurs allant de quelques nanomètres à quelques microns.
L'implantation de l'hydrogène peut être effectuée par des techniques classiques, par exemple par traitement plasma, notamment par dépôt chimique en phase vapeur assisté par plasma (PECVD) ou par plasma d'hydrogène distant induit par microondes (MIRHP). Elle peut encore être opérée par une technique d'implantation ionique, notamment par une technique de type SmartCut®.
Avantageusement, pour limiter le temps de diffusion de l'hydrogène et les risques d'exo-diffusion, le traitement plasma est réalisé sur les deux faces de la plaquette.
Les zones d'implantation d'hydrogène peuvent être définies à l'aide d'un masque (par exemple, une grille métallique), laissant accessibles uniquement les surfaces des zones à doper.
La diffusion de l'hydrogène dans les zones à doper peut être par exemple favorisée par exposition desdites zones aux ultrasons, en particulier à l'aide de transducteurs piézoélectriques.
En alternative, la diffusion de l'hydrogène peut être opérée par recuit thermique de la plaquette, notamment dans un four, en particulier à une température allant de 400 °C à 1000 °C, et pendant une durée allant de 5 secondes à 5 heures.
DISPOSITIFS PHOTO VOLTAIOUES
Les traitements adéquats classiques seront mis en œuvre pour l'élaboration d'un dispositif tel qu'une cellule photovoltaïque (PV), à partir d'un substrat semi-conducteur (10) selon l'invention.
D'une manière générale, un dispositif (100) selon l'invention comporte, en plus du substrat (10) tel que défini précédemment, une ou plusieurs métallisations, encore appelées « contacts conducteurs », en face avant et/ou arrière de la cellule, et ajustées de manière à permettre la mise en série des sous-cellules du dispositif.
A l'issue du procédé de fabrication du substrat (10) selon l'invention, on peut utiliser une technologie basse température de type hétéroj onction (silicium amorphe sur silicium cristallin), pour la réalisation de la cellule photovoltaïque.
A titre d'exemples, peuvent être opérées, à l'issue de la fabrication du substrat
(10) selon l'une ou l'autre des variantes de procédé décrites précédemment, une ou plusieurs étapes suivantes :
- dépôt d'une première couche de silicium amorphe intrinsèque (typiquement d'une épaisseur de l'ordre de 5 nm) et des caissons ou zones surdopées p+ et/ou n+, sur chacune des faces du substrat ; - dépôt de couches d'oxyde transparent conducteur, notamment à base d'ITO, en surface desdites couches de silicium amorphe ;
- formation d'une ou plusieurs métallisations (également appelées « contacts conducteurs ») en face avant et/ou arrière du dispositif, notamment par sérigraphie de pâte d'argent, à basse température.
Il est cependant également possible d'élaborer une cellule photovoltaïque en utilisant la technologie classique, à haute température. Dans le cadre de la mise en œuvre d'une telle technologie, il est nécessaire de réaliser les étapes à haute température (par exemple, de diffusion gazeuse), préalablement aux traitements thermiques d'activation/annihilation des donneurs thermiques, comme illustrés dans les exemples 1 et 2.
A titre d'exemple, dans le cadre d'une technologie haute température, peuvent être opérées, préalablement aux traitements thermiques d'activation/annihilation des DT, mis en œuvre dans l'une ou l'autre des variantes de procédé de préparation du substrat, un ou plusieurs étapes suivantes :
- dépôt d'une ou plusieurs couches de passivation et/ou anti-reflet (5, 6), comme représenté en figure 2. Par exemple, une couche de Si02 d'épaisseur de l'ordre de 10 nm passive les surfaces dopées p+ (réduction des recombinaisons de surface) ;
- formation d'une ou plusieurs métallisations (4) en face avant et/ou arrière de la plaquette, notamment par sérigraphie Ag ou Ag/Al. Une étape de recuit des métallisations est réalisée ensuite dans un four à passage à 800 °C environ, pendant quelques secondes.
Les cellules PV obtenues selon l'invention peuvent alors être assemblées pour élaborer un module photovoltaïque de taille raisonnable, classiquement de dimension de l'ordre du m2, et présentant une tension accrue par rapport aux modules élaborés à partir de cellules classiques.
Selon encore un autre de ses aspects, l'invention concerne ainsi un module photovoltaïque formé d'un ensemble de cellules photovoltaïques selon l'invention. L'invention va maintenant être décrite au moyen des exemples suivants, donnés bien entendu à titre illustratif et non limitatif de l'invention. EXEMPLES
EXEMPLE 1
La plaquette de départ est une plaquette en silicium de type p, d'épaisseur de 200 μπι et de dimension 156 x 156 mm, obtenue par découpe d'un lingot élaboré par solidification dirigée par la technique de refroidissement sous gradient.
Elle présente une teneur en porteurs de charge de type trous, déterminée via la mesure de la résistivité, de 1015 cm"3, et une concentration en oxygène interstitiel, déterminée par analyse FTIR, de 7.1017 cm"3. Création des caissons p+ et n+
Des caissons n+ et p+ alternés, de 2,5 cm de largeur, sont formés en face avant et arrière de la plaquette, comme représenté en figure 7a.
Les caissons p+ et n+ sont formés par dopage localisé, respectivement par du bore et du phosphore.
Les deux faces de la plaquette sont ensuite oxydées pour former une fine couche d'oxyde de silicium d'épaisseur d'environ 10 nm.
Une couche antireflet S13N4 est ensuite déposée sur les deux faces de la plaquette.
Enfin, des métallisations sont déposées par sérigraphie Ag/Al en face avant et face arrière. Une étape de recuit des métallisations est réalisée dans un four à passage à 800°C pendant quelques secondes. La plaquette obtenue est représentée en figure 7a.
Conversion de la plaquette en type n
A l'issue de cette fabrication, la plaquette subit premièrement un recuit à
450°C afin d'activer des donneurs thermiques. La durée de recuit choisie, qui est fonction de la teneur en trous et de celle en oxygène, est de 12 heures. Cette durée permet la conversion de la plaquette de type p en type n, avec une teneur en électrons à l'ambiante d'environ 1015 cm"3, comme représenté en figure 7b.
Formation des zones d'isolation électrique
A ce stade, la structure réalisée présente différents éléments de cellules n+/n/p+ et p+/n/n+ connectés en série mais non isolés électriquement les uns des autres. Cette isolation électrique est alors réalisée par désactivation localisée des donneurs thermiques par laser.
Le faisceau laser est dirigé sur la face opposée au plot de métallisation. Les paramètres de durée d'irradiation et de puissance laser sont ajustés dans le but d'obtenir des zones localisées où seule une fraction des donneurs thermiques a été dissoute, permettant l'obtention d'une zone appauvrie en porteurs de charge, et donc très résistive. La puissance laser utilisée est par exemple de 15 W, la longueur d'onde de 1064 nm, et la durée d'irradiation est de 5 secondes.
La largeur des zones d'isolation formées est d'environ 500 μπι, le but étant de la réduire autant que possible pour conserver une surface active importante.
EXEMPLE 2
La plaquette de départ est une plaquette en silicium de forte résistivité, avec une teneur en porteurs trous, équivalente à la teneur en porteurs de charge de type électrons, de 10 12 cm" 3 et une concentration en oxygène de 7.1017 cm" 3. Création des caissons p+ et n+
Des caissons n+ et p+ alternés, de 2,5 cm de largeur, sont formés en face avant et arrière de la plaquette, comme représenté en figure 8a.
Les caissons p+ et n+ sont formés par dopage localisé, respectivement par du bore et du phosphore.
Les deux faces de la plaquette sont ensuite oxydées pour former une fine couche d'oxyde de silicium, d'épaisseur d'environ 10 nm.
Une couche antireflet S13N4 est ensuite déposée sur les deux faces de la plaquette.
Enfin, des métallisations sont déposées par sérigraphie Ag/Al en face avant et face arrière. Une étape de recuit des métallisations est réalisée dans un four à passage à 800°C pendant quelques secondes. La plaquette obtenue est représentée en figure 8a.
Conversion de la plaquette en type n
A l'issu de cette fabrication, la plaquette subit premièrement un recuit à 450°C afin d'activer des donneurs thermiques. La durée de recuit choisie, qui est fonction de la teneur en trous et de celle en oxygène, est de 6 heures. Cette durée permet la conversion de la plaquette de forte résistivité en type n, avec une teneur en électrons d'environ 1015 cm"3 (Figure 8b).
Formation des zones d'isolation électrique
A ce stade, la structure réalisée présente différents éléments de cellules n+/n/p+ et p+/n/n+ connectés en série mais non isolés électriquement les uns des autres.
Cette isolation électrique est alors réalisée par désactivation localisée par laser des donneurs thermiques. Un traitement de 10 secondes à une température de 800°C suffit à désactiver les DT et permettre la formation localisée de zones très résistives qui isolent électriquement les différents éléments de cellules (Figure 8c). La largeur de l'isolation est de 1 mm, le but étant de la réduire autant que possible pour conserver une surface active importante.
Références :
[1] US 4,330,680 ;
[2] Pozner et al, Progress in Photovoltaics 20 (2012), 197 ;
[3] Wijaranakula, Appl. Phys. Lett. 59 (1991), 1608.

Claims

REVENDICATIONS
1. Substrat (10) semi-conducteur monolithique à base de silicium, divisé verticalement en sous-cellules (2) isolées les unes des autres, comprenant une base (1) en silicium de type p ou de type n présentant une concentration en oxygène interstitiel comprise entre 1017 et 2.1018 cm"3, et intégrant au niveau d'au moins une de ses faces des caissons surdopés n+ et/ou p+ non contigus les uns par rapport aux autres,
caractérisé en ce qu'au moins une zone du substrat, intercalée entre deux caissons successifs et s'étendant sur toute l'épaisseur (e) du substrat, est une zone d'isolation électrique (3),
ladite zone d'isolation électrique (3) présentant une concentration en donneurs thermiques à base d'oxygène interstitiel distincte de celle de la base (1).
2. Substrat selon la revendication 1, dans lequel chaque caisson surdopé n+ ou p+, intégré dans le substrat au niveau de l'une de ses faces, fait face à un caisson de conductivité opposée p+ ou n+ intégré dans le substrat au niveau de la face opposée.
3. Substrat selon la revendication précédente, ledit substrat étant divisé en sous-cellules (2) alternées de type n+/n/p+ et p+/n/n+ isolées les unes des autres par des zones d'isolation électrique (3), ou en sous-cellules alternées de type n+/p/p+ et p+/p/n+ isolées les unes des autres par des zones d'isolation électrique.
4. Substrat selon la revendication 2 ou 3, dans lequel chacun des caissons surdopés n+ et/ou p+ présente, dans un plan vertical de coupe, une largeur (Lc) d'au moins
1 mm, en particulier allant de 1 mm à 10 cm, et plus particulièrement de 5 mm à 5 cm.
5. Substrat selon la revendication 1, présentant, au niveau de l'une de ses faces, une alternance de caissons surdopés n+ et p+ et, au niveau de la face opposée aux caissons, une couche continue dopée n+ ou p+.
6. Substrat selon l'une quelconque des revendications précédentes, dans lequel chacune des zones d'isolation électrique (3) présente, dans le plan vertical de coupe, une largeur (Li) allant de 50 μιη à 5 mm, en particulier de 200 μιη à 1 mm.
7. Procédé de préparation d'un substrat (10) selon l'une quelconque des revendications 1 à 6 et dans lequel la base (1) est de type n, comprenant au moins les étapes consistant en : (al) disposer d'une plaquette en silicium de type p comprenant une concentration en porteurs de charge de type trous (p0) comprise entre 1014 et 2.1016 cm"3 et une concentration en oxygène interstitiel [Oi] comprise entre 1017 et 2.1018 cm"3 ;
(b l) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ ;
(cl) soumettre l'ensemble de la plaquette à un traitement thermique global, dans des conditions propices à l'activation des donneurs thermiques à base d'oxygène interstitiel et à la conversion de l'ensemble de la plaquette de silicium de type p en type n ; et
(dl) soumettre une ou plusieurs zones de la plaquette entre deux caissons successifs à un traitement thermique localisé, propice à l'annihilation d'une fraction des donneurs thermiques et à la conversion desdites zones en zones d'isolation électrique (3), pour obtenir le substrat (10) attendu.
8. Procédé de préparation d'un substrat (10) selon l'une quelconque des revendications 1 à 6 et dans lequel la base (1) est de type p, comprenant au moins les étapes consistant en :
(a2) disposer d'une plaquette en silicium de type p comprenant une concentration en porteurs de charge de type trous (p0) comprise entre 1014 et 2.1016 cm"3 et une concentration en oxygène [Oi] comprise entre 1017 et 2.1018 cm"3 ;
(b2) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ ; et
(c2) soumettre une ou plusieurs zones de la plaquette entre deux caissons successifs à un traitement thermique localisé, propice à l'activation partielle des donneurs thermiques à base d'oxygène interstitiel et à la conversion desdites zones en zones d'isolation électrique (3), pour obtenir le substrat (10) attendu.
9. Procédé de préparation d'un substrat (10) selon l'une quelconque des revendications 1 à 6 et dans lequel la base (1) est de type n, comprenant au moins les étapes consistant en :
(a3) disposer d'une plaquette en silicium à forte résistivité, comprenant une concentration en porteurs de charge de type trous comprise entre 1010 et 1014 cm"3 et une concentration en oxygène interstitiel [Oi] comprise entre 1017 et 2.1018 cm"3 ; (b3) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ ;
(c3) soumettre l'ensemble de la plaquette à un traitement thermique global, dans des conditions propices à l'activation des donneurs thermiques à base d'oxygène interstitiel et à la conversion de l'ensemble de la plaquette de silicium en type n ; et
(d3) soumettre une ou plusieurs zones de la plaquette entre deux caissons successifs à un traitement thermique localisé, propice à l'annihilation totale des donneurs thermiques et à la reconversion desdites zones en zones d'isolation électrique (3), pour obtenir le substrat (10) attendu.
10. Procédé de préparation d'un substrat (10) selon l'une quelconque des revendications 1 à 6 et dans lequel la base (1) est de type n, comprenant au moins les étapes consistant en :
(a4) disposer d'une plaquette en silicium à forte résistivité comprenant une concentration en porteurs de charge de type trous, comprise entre 1010 et 1014 cm"3 et une concentration en oxygène interstitiel [Oi] comprise entre 1017 et 2.1018 cm"3 ;
(b4) former au niveau d'au moins l'une des faces de la plaquette lesdits caissons surdopés n+ et/ou p+ ; et
(c4) soumettre les zones de la plaquette localisées en deçà de chaque caisson à un traitement thermique localisé, propice à l'activation des donneurs thermiques à base d'oxygène interstitiel et à la conversion desdites zones en type n, pour obtenir le substrat (10) attendu.
1 1. Procédé selon l'une quelconque des revendications 7 à 10, dans lequel le traitement thermique d'activation des donneurs thermiques à base d'oxygène est opéré à une température supérieure ou égale à 300 °C et strictement inférieure à 600 °C, en particulier allant de 400 à 500 °C et plus particulièrement d'environ 450°C.
12. Procédé selon l'une quelconque des revendications 7 et 9, dans lequel le traitement thermique d'annihilation des donneurs thermiques à base d'oxygène est opéré à une température supérieure ou égale à 600 °C, notamment allant de 600 à 1000°C.
13. Procédé selon l'une quelconque des revendications 7 à 12, dans lequel le traitement thermique localisé est opéré par exposition des zones à traiter à un faisceau laser.
14. Dispositif semi-conducteur (100), comportant un substrat semi-conducteur (10) monolithique à base de silicium selon l'une quelconque des revendications 1 à 6.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3060852A1 (fr) * 2016-12-21 2018-06-22 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif photovoltaique et procede de fabrication associe
CN108963018A (zh) * 2018-07-23 2018-12-07 英利能源（中国）有限公司 太阳能电池的制备方法及太阳能电池组件
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330680A (en) * 1980-10-28 1982-05-18 Fraunhofer Gesellschaft Zur Forderung Der Angewandten Forschung E.V. Integrated series-connected solar cell
FR2751789B1 (fr) * 1996-07-26 1998-10-23 Sgs Thomson Microelectronics Composant monolithique associant un composant haute tension et des composants logiques

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