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EP0820135B1 - Microdisjoncteur statique autoblocable - Google Patents

Microdisjoncteur statique autoblocable Download PDF

Info

Publication number
EP0820135B1
EP0820135B1 EP97410072A EP97410072A EP0820135B1 EP 0820135 B1 EP0820135 B1 EP 0820135B1 EP 97410072 A EP97410072 A EP 97410072A EP 97410072 A EP97410072 A EP 97410072A EP 0820135 B1 EP0820135 B1 EP 0820135B1
Authority
EP
European Patent Office
Prior art keywords
transistor
voltage
type
nmos
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
EP97410072A
Other languages
German (de)
English (en)
Other versions
EP0820135A1 (fr
Inventor
Jean-Baptiste Quoirin
Jean Jalade
Jean-Louis Sanchez
Jean-Pierre Laur
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics SA
Original Assignee
STMicroelectronics SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics SA filed Critical STMicroelectronics SA
Publication of EP0820135A1 publication Critical patent/EP0820135A1/fr
Application granted granted Critical
Publication of EP0820135B1 publication Critical patent/EP0820135B1/fr
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H3/00—Emergency protective circuit arrangements for automatic disconnection directly responsive to an undesired change from normal electric working condition with or without subsequent reconnection ; integrated protection
    • H02H3/02—Details
    • H02H3/025—Disconnection after limiting, e.g. when limiting is not sufficient or for facilitating disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/02—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess current
    • H02H9/025—Current limitation using field effect transistors

Definitions

  • the present invention relates to the field of components semiconductors and more particularly components of medium or high power.
  • components for be arranged in series with a load and having the function of limit the current in this load to a predetermined maximum value we use for example a MOS transistor with depletion whose grid is connected to the source. We know also components having a circuit breaker function.
  • EP-A-0 675 584 describes a device current limiter according to the prior art.
  • the component of this document has the characteristic illustrated in figure 1. As long as the voltage across its terminals is lower at a cut-off voltage VD, the current is limited to a substantially constant Ion value. As soon as the voltage at component terminals exceeds the value VD, the current drops to a low Ioff value in front of Ion, from which it follows that the current in the circuit including the component is substantially interrupted.
  • the component of FIG. 2A is intended to be connected between terminals A and K, terminal A or anode terminal being positive with respect to terminal K or cathode terminal. he comprises, between these terminals, a current limiter 1 and a detector voltage detector 2.
  • the voltage detector is for example a voltage divider which supplies a terminal on a terminal C VC command when the voltage between terminals A and K reaches the VD disjunction value.
  • the voltage VC controls the limiter current 1 to inhibit its functioning, i.e. to return it blocker.
  • the voltage detector 2 causes the opening of a switch 3, in series with limiter 1, when the voltage between terminals A and K reaches the value VD.
  • this detector consists of a voltage divider 2 comprising two transistors Depletion N-channel MOS connected in series and operating as nonlinear resistors. Each of these transistors MOS has its grid connected to its source.
  • the extinction current Ioff corresponds essentially to the current in detector 2.
  • This non-zero extinction current is often not a disadvantage for the function sought, provided that it is quite weak because it can in particular be used as detection signal after tripping of the circuit breaker.
  • an object of the present invention is to achieve a current limiting monolithic static component and circuit breaker which has a very high series impedance in the state of disjunction.
  • a static microdisjunction component self-locking comprising a first depletion MOS transistor of a first type connected by its drain to a first terminal main and by its grid to a second main terminal, a second complementary depletion MOS transistor connected by its drain to the second main terminal and by its source to source of the first transistor, and a third depletion MOS transistor of the first type connected by its drain at the first main terminal, by its grid at the second terminal main, and by its source to the gate of the second transistor.
  • the first and third depletion MOS transistors are of the type IGBTs.
  • the component further comprises a Zener diode connected between gate and drain of the second transistor.
  • the first and third MOS transistors are of the vertical type and the second of lateral type.
  • the component is produced in a type N silicon substrate.
  • the limiter, detector and circuit breaker functions are nested in the same components, the threshold of disjunction being determined by a MOS transistor threshold voltage.
  • a component according to the present invention implements the circuit illustrated in Figure 3 which is intended to be connected to two terminals A and K, terminal A being positive with respect to the terminal K.
  • Two N-channel depletion MOS transistors NMOS D 1 and NMOS D 2 have their drains connected to terminal A and their gates connected to terminal K.
  • a P-channel MOS transistor PMOS D has its source connected to the source of the NMOS transistor D 1, its gate connected to the source of the NMOS transistor D 2 and its drain connected to the terminal K.
  • the substrate of the PMOS transistor D is floating, which makes it possible, during its conduction and blocking phases, to set its potential at neighborhood of the drain voltage thanks to the self-shielding phenomenon obtained in an integrated structure of multicell MOS type.
  • the NMOS transistor D 1 has its source connected to its gate via the PMOS transistor D and that the PMOS transistor D has its gate connected to its source via the NMOS D 2 and NMOS transistors. D 1.
  • the depletion transistors NMOS D 1 and PMOS D operate as two resistors of low value in series and the current increases in proportion to the voltage until reaching a value Ion.
  • one or other of the NMOS D 1 and PMOS D transistors enters saturation and limits the value of the current to the Ion value mentioned above.
  • NMOS transistor D 2 In a third phase, we pass to a state of disjunction. Then, the NMOS transistor D 2 is blocked in turn. To explain the entry into the disjunction phase, we must distinguish the case where the NMOS transistor D 1 enters the first in saturation from the case where the PMOS transistor D enters the first in saturation. For a given circuit breaker, this choice is made during the design stage by adjusting the physical and technological parameters of the channel region of these two devices.
  • the NMOS transistor D 1 enters the first in saturation
  • the voltage VA continues to increase
  • the potential VG on the gate of the PMOS transistor D (which is substantially equal to the potential of terminal A the fact that the NMOS transistor D 2 is a depletion transistor which is conductive at this time) becomes greater than the threshold voltage defined between the gate and the substrate of this transistor.
  • the substrate voltage is, under these conditions, close to the drain voltage (point K).
  • point K the drain voltage
  • the source-drain voltage then increases causing the potential of point S to increase.
  • the voltage of this point S becomes greater than the threshold voltage of the NMOS transistor D 1, the latter in turn turns off.
  • the anode-cathode voltage continues to increase and the potential of the source of the NMOS transistor D 2 follows this value (minus the voltage drop in this transistor).
  • the NMOS transistor D 2 turns off in turn when the source-gate voltage applied to it becomes equal to its threshold voltage. It is clear that the threshold voltage of the NMOS transistor D 2 must be higher than that of the other two transistors. In this configuration, the three transistors are in the off state and, in principle, no leakage current flows through the circuit breaker.
  • the PMOS transistor D enters the first in saturation
  • the potential VS on the source S of the NMOS transistor D 1 becomes greater than the gate potential of this transistor.
  • the difference exceeds the threshold voltage of this NMOS transistor D 1 the latter is blocked.
  • the voltage VAK continues to increase, the potential of the point G also increases, and the PMOS transistor D is blocked in its turn for the same reasons as previously.
  • the NMOS D 1 and PMOS D transistors are blocked and the NMOS D 2 transistor in turn is blocked because the voltage VAK continues to increase and the source potential of the NMOS D 2 transistor reaches a value such that its source-gate voltage becomes equal then higher than its threshold voltage.
  • the precautions previously taken at the level of the threshold voltages and of the envisaged protections remain essential.
  • circuit according to the present invention is susceptible to various variants and modifications which will appear to those skilled in the art. In particular, the latter will understand that the operation of the circuit remains the same if the NMOS D 1 and NMOS D 2 transistors are replaced by IGBT transistors.
  • FIG. 4 represents an example of a monolithic embodiment of the circuit of figure 3.
  • Figure 4 constituting a view in section of semiconductor component is not to scale.
  • Those skilled in the art will refer to their general knowledge for determining the thicknesses and doping levels of various layers.
  • the surfaces occupied by these various layers or the number of cells constituting an elementary component will, in known manner, chosen according to the technology used and power dissipation requirements.
  • the distances between the various P boxes will be optimized so to provide a self-shielding effect.
  • FIG 4 there is shown in a conventional and very schematic manner, respectively from right to left, a cell of a vertical MOS transistor constituting the NMOS transistor D 1, a lateral MOS transistor constituting the PMOS transistor D , a cell of a vertical MOS transistor constituting the NMOS transistor D 2, and a Zener diode Z.
  • the vertical MOS transistor NMOS D 1 is formed in a low-doping type N silicon wafer 11 comprising on the side of its rear face a heavily doped layer N type 12 allowing the production of an ohmic contact with a metallization d 'anode M1 covering the rear face.
  • the NMOS transistor D 1 comprises one or more cells, each of which is formed in a lightly doped P-type box 14, for example having a hexagonal or square shape when viewed from above.
  • an N + type region 15 having substantially a ring shape.
  • the upper part of the box 14 between the outer periphery of the ring 15 and the external periphery of the box 14 is occupied by a lightly doped N-type region 16 coated with a gate insulator 17.
  • the central part of the box 14 generally corresponds to a more heavily doped P type region 18.
  • the upper surface of region 18 and at least part of the ring 15 is coated with a metallization M2.
  • the gate insulator 17 is coated with a metallization M3.
  • M1 metallization on the rear face corresponds to the drain of the MOS transistor, connected to terminal A, and the metallization M2 constitutes, above region 15, the source contact and, above region 18, the substrate contact.
  • the NMOS transistor D 2 is produced like the NMOS transistor D 1 and comprises regions 24 to 28 corresponding respectively to regions 14 to 18 and metallizations M4 and M5 corresponding respectively to metallizations M2 and M3.
  • the NMOS transistor D 2 which does not have the function of allowing current to pass through will have a surface much smaller than that of the NMOS transistor D 1.
  • the heavily doped N type rear semiconductor layer 12 can be replaced by a heavily doped P type layer.
  • IGBT insulated gate bipolar transistors
  • IGBT D insulated gate bipolar transistors
  • the PMOS lateral transistor D comprises two highly doped P-type diffused regions 31 and 32 separated by a weakly doped P-type region 33 (channel region).
  • Metallizations M6 and M7 are respectively formed on regions 31 and 32 and a gate metallization M8 is formed above the channel region (with the interposition of an insulating layer).
  • the Zener diode Z can consist of an N + 41 region formed in a P + 42 box, the region 41 being coated with a metallization M11 and the region 42 with a metallization M12.
  • Metallizations M2 and M6 are connected to each other and correspond to the connection of the sources of the NMOS D 1 and PMOS D transistors.
  • the metallizations M8, M4 and M11 are interconnected and correspond to the connection of the gate of the PMOS transistor D to the source of the NMOS transistor D 2 and to the cathode of the Zener diode Z.
  • the other metallizations are connected to the terminal K, as this is indicated by an arrow.
  • This structure can be formed from a slice of type N silicon in a plane ⁇ 100> having a resistance of layer of 30 ohm.cm.
  • Cs at / cm 3
  • xj the following parameters can be chosen for the various regions.
  • the thicknesses of grids can be of the order of 50 nm.
  • the horizontal dimensions of the boxes are those commonly chosen in the field of MOS transistors from power, that is to say of the order of 25 to 50 ⁇ m.
  • devices are obtained supporting voltages from 600 to 1500 V, whose Ion current is from 1 to 5 A and whose Ioff current is practically zero.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

La présente invention concerne le domaine des composants semiconducteurs et plus particulièrement des composants de moyenne ou forte puissance.
Dans ce domaine, on connaít des composants destinés à être disposés en série avec une charge et ayant pour fonction de limiter le courant dans cette charge à une valeur maximum prédéterminée. Pour cela, on utilise par exemple un transistor MOS à déplétion dont la grille est connectée à la source. On connaít aussi des composants ayant une fonction de disjoncteur.
Le document EP-A-0 675 584 décrit un dispositif limiteur de courant selon l'art antérieur.
La demande de brevet français FR-A-2 742 933 du 20 décembre 1995 au nom de la demanderesse décrit un composant statique et monolithique ayant la double fonction de limiteur de courant et de disjoncteur. Un tel composant laisse passer un courant de valeur limitée tant que la tension à ses bornes n'excède pas un seuil de déclenchement déterminé puis interrompt la circulation de courant au-delà de ce seuil. Ce composant est autoréamorçable, c'est-à-dire qu'il refonctionne en limiteur de courant dès que la tension à ses bornes passe en dessous d'un seuil de réamorçage déterminé.
Le composant de ce document présente la caractéristique illustrée en figure 1. Tant que la tension à ses bornes est inférieure à une tension de disjonction VD, le courant est limité à une valeur Ion sensiblement constante. Dès que la tension aux bornes du composant dépasse la valeur VD, le courant chute à une valeur Ioff faible devant Ion, d'où il résulte que le courant dans le circuit incluant le composant est sensiblement interrompu.
Le document susmentionné prévoit deux architectures permettant d'atteindre le résultat souhaité, représentées sous forme de blocs en figures 2A et 2B.
Le composant de la figure 2A est destiné à être connecté entre des bornes A et K, la borne A ou borne d'anode étant positive par rapport à la borne K ou borne de cathode. Il comprend, entre ces bornes, un limiteur de courant 1 et un détecteur de tension 2. Le détecteur de tension est par exemple un diviseur de tension qui fournit sur une borne C une tension de commande VC quand la tension entre les bornes A et K atteint la valeur de disjonction VD. La tension VC commande le limiteur de courant 1 pour inhiber son fonctionnement, c'est-à-dire le rendre bloquant.
Dans le mode de réalisation illustré en figure 2B, le détecteur de tension 2 entraíne l'ouverture d'un commutateur 3, en série avec le limiteur 1, quand la tension entre les bornes A et K atteint la valeur VD.
La demande de brevet susmentionnée décrit des modes de réalisation du détecteur de tension dans lesquels ce détecteur est constitué d'un diviseur de tension 2 comprenant deux transistors MOS à canal N à déplétion connectés en série et fonctionnant en tant que résistances non linéaires. Chacun de ces transistors MOS a sa grille connectée à sa source.
Il est indiqué que, pendant les phases de coupure, le courant d'extinction Ioff correspond pour l'essentiel au courant dans le détecteur 2.
Ce courant d'extinction non nul n'est souvent pas un inconvénient pour la fonction recherchée, pour autant qu'il soit assez faible, car il peut en particulier être utilisé comme signal de détection après le déclenchement du disjoncteur.
Toutefois, il existe des applications dans lesquelles on souhaite avoir un courant d'extinction d'intensité nulle, et ce d'autant plus que, au delà de la tension VD, contrairement à ce qui est représenté de façon simplifiée dans la figure 1, le courant Ioff croít avec la tension.
Ainsi, un objet de la présente invention est de réaliser un composant statique monolithique limiteur de courant et disjoncteur qui présente une très forte impédance série dans l'état de disjonction.
Pour atteindre cet objet la présente invention prévoit un composant microdisjoncteur statique autoblocable comprenant un premier transistor MOS à déplétion d'un premier type connecté par son drain à une première borne principale et par sa grille à une deuxième borne principale, un deuxième transistor MOS à déplétion de type complémentaire connecté par son drain à la deuxième borne principale et par sa source à la source du premier transistor, et un troisième transistor MOS à déplétion du premier type connecté par son drain à la première borne principale, par sa grille à la deuxième borne principale, et par sa source à la grille du deuxième transistor.
Selon un mode de réalisation de la présente invention, les premier et troisième transistors MOS à déplétion sont de type IGBT.
Selon un mode de réalisation de la présente invention, le composant comprend en outre une diode Zener connectée entre grille et drain du deuxième transistor.
Selon un mode de réalisation de la présente invention, les premier et troisième transistors MOS sont de type vertical et le deuxième de type latéral.
Selon un mode de réalisation de la présente invention, le composant est réalisé dans un substrat de silicium de type N.
Par rapport à la solution décrite dans la demande de brevet susmentionnée, on notera que, selon la présente invention, les fonctions de limiteur, de détecteur et de disjoncteur sont imbriquées dans des mêmes composants, le seuil de disjonction étant déterminé par une tension de seuil de transistor MOS.
Ces objets, caractéristiques et avantages de la présente invention seront exposés en détail dans la description suivante de modes de réalisation particuliers faite à titre non-limitatif en relation avec les figures jointes parmi lesquelles :
  • la figure 1 représente la caractéristique courant-tension d'un dispositif limiteur-disjoncteur ;
  • les figures 2A et 2B sont deux schémas sous forme de blocs illustrant deux exemples d'architecture générale d'un dispositif limiteur-disjoncteur ;
  • la figure 3 représente le schéma d'un composant limiteur-disjoncteur selon la présente invention ; et
  • la figure 4 représente un exemple de réalisation du composant limiteur-disjoncteur selon la présente invention.
    • Un composant selon la présente invention met en oeuvre le circuit illustré en figure 3 qui est destiné à être connecté à deux bornes A et K, la borne A étant positive par rapport à la borne K.
    Deux transistors MOS à déplétion à canal N NMOSD1 et NMOSD2 ont leurs drains connectés à la borne A et leurs grilles connectées à la borne K. Un transistor MOS à canal P PMOSD a sa source connectée à la source du transistor NMOSD1, sa grille connectée à la source du transistor NMOSD2 et son drain relié à la borne K. Le substrat du transistor PMOSD est flottant, ce qui permet, pendant ses phases de conduction et de blocage, de fixer son potentiel au voisinage de la tension de drain grâce au phénomène d'autoblindage obtenu dans une structure intégrée de type MOS multicellulaire.
    Ainsi, on peut considérer que le transistor NMOSD1 a sa source connectée à sa grille par l'intermédiaire du transistor PMOSD et que le transistor PMOSD a sa grille reliée à sa source par l'intermédiaire des transistors NMOSD2 et NMOSD1.
    Le circuit de la figure 3 passe par trois phases de fonctionnement qui correspondent sensiblement à ce qui est représenté en figure 1.
    Dans une première phase, les transistors à déplétion NMOSD1 et PMOSD fonctionnent comme deux résistances de faible valeur en série et le courant croít proportionnellement à la tension jusqu'à atteindre une valeur Ion.
    Dans une deuxième phase, l'un ou l'autre des transistors NMOSD1 et PMOSD entre en saturation et limite la valeur du courant à la valeur Ion susmentionnée.
    Dans une troisième phase, on passe à un état de disjonction. Ensuite, le transistor NMOSD2 se bloque à son tour. Pour expliquer l'entrée dans la phase de disjonction, il faut distinguer le cas où le transistor NMOSD1 entre le premier en saturation du cas où le transistor PMOSD entre le premier en saturation. Pour un disjoncteur donné, ce choix se fait lors de l'étape de conception en réglant les paramètres physiques et technologiques de la région de canal de ces deux dispositifs.
    Dans le cas où le transistor NMOSD1 entre le premier en saturation, quand la tension VA continue à croítre, on arrive à un stade où le potentiel VG sur la grille du transistor PMOSD (qui est sensiblement égal au potentiel de la borne A du fait que le transistor NMOSD2 est un transistor à déplétion qui est conducteur à ce moment là) devient supérieur à la tension de seuil définie entre la grille et le substrat de ce transistor. Comme indiqué précédemment, la tension de substrat est, dans ces conditions, voisine de la tension de drain (point K). Ainsi le transistor PMOSD se bloque. La tension source-drain augmente alors faisant croítre le potentiel du point S. Lorsque la tension de ce point S devient supérieure à la tension de seuil du transistor NMOSD1, ce dernier se bloque à son tour. La tension anode-cathode continue de croítre et le potentiel de la source du transistor NMOSD2 suit cette valeur (moins la chute de tension dans ce transistor). Ainsi le transistor NMOSD2 se bloque à son tour lorsque la tension source-grille qui lui est appliquée devient égale à sa tension de seuil. Il est clair que la tension de seuil du transistor NMOSD2 doit être supérieure à celle des deux autres transistors. Dans cette configuration, les trois transistors sont à l'état bloqué et aucun courant de fuite ne traverse en principe le disjoncteur. Si toutefois un courant dû à une variation dVAK/dt et/ou un courant de fuite sous le seuil existent dans le transistor NMOSD2, il est prudent de placer une diode Zener comme cela est indiqué en figure 3 afin de protéger la grille du transistor PMOSD.
    Dans le cas où le transistor PMOSD entre le premier en saturation, quand le potentiel sur la borne A continue à croítre, le potentiel VS sur la source S du transistor NMOSD1 devient supérieur au potentiel de grille de ce transistor. Quand la différence excède la tension de seuil de ce transistor NMOSD1, celui-ci se bloque. La tension VAK continue de croítre, le potentiel du point G croít également, et le transistor PMOSD se bloque à son tour pour les mêmes raisons que précédemment. Les transistors NMOSD1 et PMOSD sont bloqués et le transistor NMOSD2 se bloque à son tour car la tension VAK continue de croítre et le potentiel de source du transistor NMOSD2 atteint une valeur telle que sa tension source-grille devient égale puis supérieure à sa tension de seuil. Naturellement, les précautions prises précédemment au niveau des tensions de seuil et des protections envisagées restent de rigueur.
    Le circuit selon la présente invention est susceptible de diverses variantes et modifications qui apparaítront à l'homme de l'art. En particulier, celui-ci comprendra que le fonctionnement du circuit reste le même si les transistors NMOSD1 et NMOSD2 sont remplacés par des transistors IGBT.
    La figure 4 représente un exemple de réalisation monolithique du circuit de la figure 3.
    Conformément à l'usage, la figure 4 constituant une vue en coupe de composant semiconducteur n'est pas à l'échelle. L'homme de l'art se référera à ses connaissances générales pour la détermination des épaisseurs et des niveaux de dopage des diverses couches. Les surfaces occupées par ces diverses couches ou le nombre de cellules constituant un composant élémentaire seront, de façon connue, choisis en fonction de la technologie utilisée et des impératifs de dissipation de puissance. De même, les distances entre les divers caissons P seront optimisées afin d'assurer un effet d'autoblindage.
    En figure 4, on a représenté de façon classique et très schématique, respectivement de droite à gauche, une cellule d'un transistor MOS vertical constituant le transistor NMOSD1, un transistor MOS latéral constituant le transistor PMOSD, une cellule d'un transistor MOS vertical constituant le transistor NMOSD2, et une diode Zener Z.
    Le transistor MOS vertical NMOSD1 est formé dans une tranche de silicium 11 de type N à faible niveau de dopage comprenant du côté de sa face arrière une couche 12 fortement dopée de type N permettant la réalisation d'un contact ohmique avec une métallisation d'anode M1 recouvrant la face arrière. Le transistor NMOSD1 comprend une ou plusieurs cellules dont chacune est formée dans un caisson de type P faiblement dopé 14 ayant par exemple en vue de dessus une forme hexagonale ou carrée. Du côté de la face supérieure du caisson 14 est formée une région 15 de type N+ ayant sensiblement une forme en anneau. La partie supérieure du caisson 14 entre la périphérie externe de l'anneau 15 et la périphérie externe du caisson 14 est occupée par une région de type N faiblement dopée 16 revêtue d'un isolant de grille 17. La partie centrale du caisson 14 correspond généralement à une région de type P plus fortement dopée 18. La surface supérieure de la région 18 et d'au moins une partie de l'anneau 15 est revêtue d'une métallisation M2. L'isolant de grille 17 est revêtu d'une métallisation M3.
    La métallisation M1 de face arrière correspond au drain du transistor MOS, relié à la borne A, et la métallisation M2 constitue, au-dessus de la région 15, le contact de source et, au-dessus de la région 18, le contact de substrat.
    Le transistor NMOSD2 est réalisé comme le transistor NMOSD1 et comprend des régions 24 à 28 correspondant respectivement aux régions 14 à 18 et des métallisations M4 et M5 correspondant respectivement aux métallisations M2 et M3. Bien entendu, le transistor NMOSD2 qui n'a pas pour fonction de laisser passer du courant aura une surface très inférieure à celle du transistor NMOSD1.
    Ces composants sont susceptibles de diverses variantes de réalisation bien connues de l'homme de métier. Notamment, la couche semiconductrice de face arrière 12 de type N fortement dopée peut être remplacée par une couche de type P fortement dopée. On obtient alors des composants dits transistors bipolaires à grille isolée (IGBT) à déplétion (IGBTD).
    Le transistor latéral PMOSD comprend deux régions diffusées de type P fortement dopées 31 et 32 séparées par une région de type P faiblement dopée 33 (région de canal). Des métallisations M6 et M7 sont respectivement formées sur les régions 31 et 32 et une métallisation de grille M8 est formée au-dessus de la région de canal (avec interposition d'une couche isolante).
    La diode Zener Z peut être constituée d'une région N+ 41 formée dans un caisson P+ 42, la région 41 étant revêtue d'une métallisation M11 et la région 42 d'une métallisation M12. Les métallisations M2 et M6 sont connectées l'une à l'autre et correspondent à la connexion des sources des transistors NMOSD1 et PMOSD. Les métallisations M8, M4 et M11 sont interconnectées et correspondent à la connexion de la grille du transistor PMOSD à la source du transistor NMOSD2 et à la cathode de la diode Zener Z. Les autres métallisations sont reliées à la borne K, comme cela est indiqué par une flèche.
    EXEMPLE NUMERIOUE
    Uniquement à titre d'exemple et sans que cela constitue une limitation de la présente invention, on va indiquer ci-dessous des valeurs numériques possibles applicables à la structure représentée schématiquement en figure 4.
    Cette structure peut être formée à partir d'une tranche de silicium de type N dans un plan <100> ayant une résistance de couche de 30 ohm.cm.
    Si l'on désigne par Cs la concentration superficielle d'une région et par xj la profondeur de jonction, on peut choisir pour les diverses régions les paramètres suivants.
    Cs(at/cm3) xj(µm)
    régions P+ 1,1.1019 4,35
    régions P 2.1017 2,5
    régions N+ 6.1019 1,15
    canaux N 3.1016
    Les épaisseurs de grilles peuvent être de l'ordre de 50 nm. Les dimensions horizontales des caissons sont celles couramment choisies dans le domaine des transistors MOS de puissance, c'est-à-dire de l'ordre de 25 à 50 µm.
    Avec de tels paramètres, on obtient des dispositifs supportant des tensions de 600 à 1500 V, dont le courant Ion est de 1 à 5 A et dont le courant Ioff est pratiquement nul.
    Bien entendu, comme on l'a déjà indiqué au cours de cette description, chacun des éléments décrits à titre d'exemple est susceptible de diverses variantes et pourra être constitué d'une ou plusieurs cellules.

    Claims (5)

    1. Composant microdisjoncteur statique autoblocable, caractérisé en ce qu'il comprend :
      un premier transistor MOS à déplétion (NMOSD1) d'un premier type connecté par son drain à une première borne principale (A) et par sa grille à une deuxième borne principale (K),
      un deuxième transistor MOS à déplétion (PMOSD) de type complémentaire connecté par son drain à la deuxième borne principale et par sa source à la source du premier transistor, et
      un troisième transistor MOS à déplétion (NMOSD2) du premier type connecté par son drain à la première borne principale (A), par sa grille à la deuxième borne principale (K), et par sa source à la grille du deuxième transistor.
    2. Composant selon la revendication 1, caractérisé en ce que les premier et troisième transistors MOS à déplétion sont de type IGBT.
    3. Composant selon la revendication 1, caractérisé en ce qu'il comprend en outre une diode Zener connectée entre grille et drain du deuxième transistor.
    4. Composant selon la revendication 1, caractérisé en ce que les premier et troisième transistors MOS sont de type vertical et le deuxième de type latéral.
    5. Composant selon la revendication 4, caractérisé en ce qu'il est réalisé dans un substrat de silicium de type N.
    EP97410072A 1996-07-16 1997-07-09 Microdisjoncteur statique autoblocable Expired - Lifetime EP0820135B1 (fr)

    Applications Claiming Priority (2)

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