DE69332229T2 - Digital analog wandlung zum steuern eines oszillators in einem phasenregelkreis - Google Patents

Description

• Die vorliegende Erfindung betrifft phasenverkoppelte Schleifen (PLL's = Phase Locked Loops) und insbesondere eine Vorrichtung zum Erzeugen eines Phasen/Frequenz-Steuersignals eines steuerbaren Oszillators in der Rückkopplungsschleife.
• Phasenverkoppelte Schleifen sind Schaltungen, die im Stand der Technik bekannt sind, zur Synchronisierung eines veränderbaren örtlichen Oszillators mit der Phase und/oder der Frequenz einer Komponente eines übertragenen Signals. Im allgemeinen enthält eine derartige Schaltung einen Phasendetektor, der von dem übertragenen Signal und dem Ausgang des örtlichen Oszillators gesteuert wird und ein Phasenfehlersignal erzeugt, das proportional ist zu der Differenz zwischen einer Komponente des übertragenen Signals und dem Ausgang des Oszillators. Das Phasenfehlersignal steuert die Schwingfrequenz des veränderbaren Oszillators.
• Die US 5 159 292 von Canfield et al. mit dem Titel ADAPTIVE PHASE LOCKED LOOP beschreibt eine PLL zur Synchronisierung eines spannungsgesteuerten Oszillators (VCO = voltage controlled oscillator) auf eine Unterträger- Burstkomponente in jeder aktiven horizontalen Zeile eines zusammengesetzten Videosignals. Ein Phasenfehlersignal, das digital als Phasenfehler-Parallel- Datenwort dargestellt wird, erzeugt über einen Digital/Analog (D/A)-Konverter ein analoges Signal mit einer Amplitude, die durch den Wert des Datenworts für den Phasenfehler bestimmt ist. Das einer Signalintegration unterworfene analoge Signal dient zur Steuerung der Phase/Frequenz des VCO.
• In Stand der Technik wird ein derartiger D/A-Konverter durch Anwendung eines Impulsbreitenmodulators (PWM = pulse-width-modulator) gebildet. Während jeder horizontalen Zeile erzeugt der PWM einen einzigen Impuls, wenn eine Phasenkorrektur gefordert wird, mit einer Impulsbreite, die entsprechend dem Wert des Datenwortes für den Phasenfehler moduliert ist. Der modulierte Impuls wird einer Ladungspump-Anordnung zugeführt. Die Ladungspump-Anordnung lädt/entlädt einen Integrierkondensator während des Impulses. Die Änderung in der Kondensatorspannung ist bestimmt durch die Impulsbreite oder den Wert des Phasenfehler-Wortes. Die Kondensatorspannung steuert die VCO-Frequenz. In nachteiliger Weise muß, weil nur ein einziger Impuls während jeder horizontalen Zeile auftritt, die Größe des Integrierkondensators relativ hoch sein.
• Zur Verringerung der Größe des Integrierkondensators wird ein Bitraten- Vervielfacher mit einem erfindungsgemäßen Merkmal als D/A-Konverter angewendet. Der Bitraten-Vervielfacher erzeugt Impulse mit einer höheren Frequenz als der Horizontalfrequenz. Der Bitraten-Vervielfacher enthält einen Speicher. Der Speicher hält die Phaseninformation der Impulse von jeder horizontalen Zeile bis zu der unmittelbar darauffolgenden Zeile aufrecht. Eine derartige Anordnung verhindert Fehler in dem analogen Ausgangssignal.
• Die EP-A-0 572 161 beschreibt eine Schaltung, die automatisch die Verstärkung in einer phasenverkoppelten Schleife zur Steuerung eines Motors von dem Typ ändert, der ein Motorgeschwindigkeitssignal aufweist, das die Geschwindigkeit der Motordrehung anzeigt. Die Schaltung enthält einen Phasendetektor zur Ermittlung einer Phasendifferenz zwischen dem Motor-Geschwindigkeitssignal und einer Referenzfrequenz und erzeugt ein Ausgangssignal mit einer Dauer, die proportional zu der ermittelten Phasendifferenz ist.
• Die US 4 374 438 beschreibt ein verbessertes, zeitfehlerfreies System zur Phasenverriegelung eines örtlich erzeugten Signals mit einem empfangenen Signal. Das System bildet einen arithmetischen Synthesizer mit einer Taktsignalquelle, die ein in einem Eingangsregister enthaltenes binäres Inkrement in den digitalen Akkumulator des arithmetischen Synthesizers taktet.
• Die Erfindung betrifft eine Schaltung für eine phasenverkoppelte Schleife, die eine Verbesserung der Steuerung eines erzeugten Oszillatorsignals ermöglicht.
• Eine Schaltung für eine phasenverkoppelte Schleife mit der Erfindung erzeugt ein Oszillatorsignal, das mit einer Synchronisier-Signalkomponente eines Eingangssignals phasenverkoppelt ist. Ein steuerbarer Oszillator erzeugt das Oszillatorsignal. Ein Phasenfehlersignal, das einen Phasenfehler des Oszillatorsignals anzeigt, wird dabei erzeugt. Ein erstes Steuersignal mit einer Frequenz, die sich entsprechend der Größe des Phasenfehlersignals ändert, wird erzeugt. Ein durch das erste Steuersignal gesteuertes Filter erzeugt ein gefiltertes Steuersignal, das dem Oszillator zur Änderung der Phase des Oszillatorsignals zugeführt wird, so daß die Frequenz des gefilterten Steuersignals die Phase des Oszillatorsignals ändert.
• Gemäß der Erfindung erzeugen die auf das Phasenfehlersignal ansprechenden Mittel das erste Steuersignal mit Impulsen mit gleicher Impulsbreite, und das Filter erzeugt das gefilterte Steuersignal derart, daß die Impulsbreite des gefilterten Steuersignals auch die Phase des Oszillatorsignals ändert.
• Die kombinierten Merkmale der beanspruchten Schaltung ermöglichen eine effiziente Steuerung der Phase des Oszillatorsignals.
• Bevorzugte Schaltungsausführungen sind in den abhängigen Ansprüchen 2 bis 8 angegeben.
• Fig. 1 zeigt eine Schaltung für eine phasenverkoppelte Schleife mit einem Digital/Analog-Konverter mit einem Aspekt der Erfindung,
• Fig. 2a-2d zeigen Kurvenverläufe zur Erläuterung der Wirkungsweise des Konverters von Fig. 1, und
• Fig. 3 zeigt eine zweite Ausführungsform des Konvertes von Fig. 1.
• In Fig. 1 wird ein analoges Videosignal, zum Beispiel von einem nicht dargestellten Fernsehtuner, einem Analog/Digital-Konverter (ADC) 30 zugeführt. Eine digitalisierte Version des analogen Signals wird von dem Ausgang des ADC einer Trennstufe 31 für das Horizontalsynchronsignal und einem Phasendetektor 32 zugeführt. Die Trennstufe 31 erzeugt Horizontalsynchronimpulse, die dem Phasendetektor 32 zugeführt werden, so daß der Phasendetektor während der Chrominanz-Referenz- Burst-Intervalle in einem Modus mit Phasenmessung arbeitet. Der Phasendetektor 32 wird gesteuert durch das digitalisierte Videosignal, das in dem Phasendetektor 32 verglichen wird und ein Phasenfehlersignal PHER erzeugt. Das Signal PHER ist zum Beispiel ein binäres Wort mit 8 Bit mit einem Format mit Vorzeichen und Größe.
• Das Signal PHER wird einem einen Aspekt der Erfindung enthaltenden D/A- Konverter 132 zugeführt, der eine Ladungspumpe 133 enthält. Die Ladungspumpe 133 lädt/entlädt einen Integrierkondensator C und erzeugt an dem Kondensator C ein analoges Signal 133a. Das Signal 133a dient zur Steuerung der relativen Phase eines spannungsgesteuerten Oszillators (VCO) 35. Schließlich erzeugt der VCO 35 zum Beispiel ein Master-Taktsignal CK mit dem Vierfachen der Unterträgerfrequenz für den Betrieb der anderen Schaltungselemente. In der NTSC-Norm ist diese Frequenz gleich 4 · 3,58 MHz. Insbesondere bestimmt das Zeitverhalten oder das sogenannte Timing der Impulse des Master-Taktsignals die Zeitpunkte, bei denen der ADC 30 digitale Abtastwerte des analogen Signals liefert.
• Die Art, wie das binäre Wortsignal PHER erzeugt wird, kann ähnlich zu der sein, die in dem Patent von Canfield et al. beschrieben wird. Das Signal PHER wird einmal in jeder horizontalen Zeilenperiode H bei einem vorbestimmten Zeitpunkt aktualisiert, der durch ein Signal BURST TOR gesteuert wird, das in der Trennstufe 31 erzeugt wird. Das Signal BURST TOR zeigt das Auftreten der Burstsignalkomponente an.
• Sieben Größenbit des binären Signals PHER, die Bit 0-6, werden einem Eingangsanschluß 60a einer binären Addierstufe 60 zugeführt, wobei das 8. Bit, das das höchstwertige Bit ist, gleich null ist. Ein Ausgangssignal 60b mit 8 Bit der Addierstufe 60 wird einem Eingangsanschluß eines Speichers oder eines sogenanntem Latch 61 zugeführt. Das Latch 61 wird einmal in jeder Periode eines Taktsignals CKA aktualisiert. Ein binäres Ausgangs-Wortsignal 61a des Latch 61 mit 8 Bit wird zu einem Eingangsanschluß 60c der Addierstufe 60 zurückgeführt. Das Signal 61a ist gleich der Summe des Größenanteils des Signals PHER und des Signals 61a.
• Ein höchstwertiges Bit-Signal MSB (most significant bit) des Signals 61a wird einem Latch 62 für ein Bit zugeführt. Beide Latche 61 und 62 werden bei einer Frequenz des Ausgangs-Taktsignals CKA getaktet. Das Taktsignal CKA hat eine Periode von ungefähr 280 ns und wird durch einen Frequenzteiler 84 mit einer Teilung durch vier aus dem Signal CK erzeugt.
• Das Signal MSB wird um die Periode des Signals CKA verzögert und unverzögert den entsprechenden Eingängen eines EXKLUSIV-OR-GATTERS 63 zugeführt und erzeugt das in der Bitrate vervielfachte Signal BRM. Das Latch 62 und das Gatter 63 erzeugen das Signal BRM bei dem aktiven Zustand HOCH ("1") über die Periode des Signals CKA, worauf eine Änderung in dem Zustand des Signals MSB folgt.
• Wenn im Signal MSB keine Zustandsänderung erfolgt, liegt das Signal BRM in der folgenden Periode des Signals CKA bei dem inaktiven Zustand NIEDRIG ("0"). Für eine bestimmte Anzahl an Größenbit N, die in dem Beispiel von Fig. 1 gleich 7 ist, ist die maximale Periode des Signals BRM gleich 2N Perioden des Taktsignals CKA.
• In einem ersten Beispiel, das einen Extremfall zeigt, liegt das Phasenfehlersignal PHER bei einer minimalen Größe, wobei alle Bit sich in dem Zustand "0" befinden. In diesem Fall, der einen Phasenfehler von null anzeigt, bleibt das Wortsignal 60b in jeder Periode H konstant, und es erfolgt keine Änderung in dem Signal MSB. Daher bleibt das Signal BRM bei dem inaktiven Zustand "0".
• In einem zweiten Beispiel, das den anderen Extremfall darstellt, wird angenommen, daß das Signal PHER bei seinem Maximalwert liegt oder alle Größenbit bei dem Zustand "1" liegen. Dieser Fall stellt einen Größenwert von 127 dar und zeigt einen maximalen Phasenfehler an. In diesem Fall ändert das Signal MSB den Zustand in jeder zweiten von 128 aufeinanderfolgenden Perioden des Signals CKA wegen des "Umlauf' (wrapping)-Betriebs der Addierstufe 60. Daher bleibt das Signal BRM in jeder zweiten der 128 Perioden des Signals CKA bei dem Zustand "1".
• In einem dritten Beispiel wird für Zwecke der Erläuterung angenommen, daß der Wert der Größenbit des Signals PHER gleich 64 oder der Hälfte der maximalen Größe ist, die durch das PHER dargestellt werden kann. In diesem Fall alterniert das Signal BRM zwischen den Zuständen "1" und "0" nach jeder Periode des Signals CKA. Das Ergebnis ist, daß für ein bestimmtes Intervall wie die Periode H das mittlere "EIN"-Verhältnis zwischen den Zeiten, wo das Signal BRM sich in dem Zustand "1" befindet, und der Periode H proportional zu der Größe des Signals PHER ist.
• Die Fig. 2a-2d zeigen vier Beispiele der Frequenz des Signals BRM aus dem Signal PHER mit Größen 0, 1, 2 bzw. 3. Für Erläuterungszwecke entsprechen die Fig. 2a-2d einer Anordnung, die der in Figur ähnlich ist, ausgenommen, daß die Anzahl der Größenbit, N, gleich 3 ist, anstelle von 7 wie in dem Beispiel von Fig. 1. Gleiche Symbole und Bezugszeichen in den Fig. 1 und 2a-2d bezeichnen gleiche Teile oder Funktionen.
• Wenn die Größe des Signals PHER von Fig. 2d gleich 3 ist, ist der Mittelwert des "EIN"-Verhältnisses in einem bestimmten Intervall zwischen den Zeiten, wenn sich das Signal BRM in dem Zustand "1" befindet, und der Periode H gleich drei Achtel. Ein derartiges Verhältnis entspricht dem Verhältnis 3/2N, wobei N = 3 die Anzahl der Größenbit darstellt.
• Wie oben erläutert, wird das Signal PHER von Fig. 1 einmal in jeder horizontalen Zeilenperiode H aktualisiert. Jedoch ist das Aktualisierungssignal PHER nicht durch die Initialisierung des Latch 61 begleitet. Daher enthält das Latch 61 Phaseninformationen des Signals BRM, die von einer Horizontalperiode H zu der unmittelbar folgenden übertragen werden.
• Gemäß einem erfindungsgemäßen Merkmal wird durch Übertragung der Phaseninformationen des Signals BRM und nicht durch Initialisierung des Latch 61 das obengenannte mittlere "EIN"-Verhältnis unabhängig gemacht von einem Verhältnis zwischen einer Maximalperiode des Signals BRM, die gleich 128 Perioden des Signals CKA für 7 Bit ist, und der Periode zwischen aufeinanderfolgenden Aktualisierungen des Signals PHER, die gleich der Horizontalperiode H ist. Es läßt sich zeigen, daß dann, wenn die Aktualisierungsperiode wie die Periode H nicht gleich einem ganzzahligen Vielfachen der Maximalperiode des Signals BRM ist, die Initialisierung des Latch 61 in jeder Aktualisierungsperiode H einen Fehler in das analoge Signal 133a einführen könnte.
• Fig. 3 zeigt eine zweite Ausführungsform eines Teils des D/A-Konverters 132 von Fig. 1. Gleiche Symbole und Bezugsziffern in den Fig. 1, 2a-2d und 3 bezeichnen gleiche Teile oder Funktionen, ausgenommen das Primsymbol. In Fig. 3 ist das Signal PHER' als eine Zweier-Komplementnummer und nicht als eine Vorzeichen-Größe dargestellt. Das Signal BRM' wird als ein Ausführungssignal der Addierstufe 60' gewonnen.
• Wenn das Signal BRM von Fig. 1 sich bei dem hohen Zustand "1" befindet und ein Signal SIGN, das das Vorzeichen des Signals PHER darstellt, sich in dem hohen Zustand "1" befindet, gibt ein AND-Gatter 65 eine positive Stromquelle 88 dafür frei, den Kondensator C zu laden. Wenn andererseits das Signal SIGN sich bei dem niedrigen Zustand "0" befindet und das Signal PHER sich bei dem hohen Zustand "1" befindet, gibt ein AND-Gatter 64 eine negative Stromquelle 89 dafür frei, den Kondensator C zu entladen. Solange das Signal BRM sich bei den niedrigen Zustand "0" befindet, sind beide Stromquellen 88 und 89 gesperrt, und der Kondensator C wird weder geladen noch entladen. Die Frequenz des Signals BRM ist höher als die Horizontalfrequenz, wenn zum Beispiel die Größe des Phasenfehlersignals PHER groß ist. Daher muß in vorteilhafter Weise die Größe des Kondensators C nicht so groß sein wie in der Anordnung nach dem Stand der Technik, in der der D/A-Konverter als Impulsbreitenmodulator anstatt, wie in der Anordnung von Fig. 1, als ein Bitraten-Vervielfacher arbeitet.
• Für einen gegebenen Wert des Kondensators C kann die Brumm (ripple)- Steuerspannung des VCO von Spitze zu Spitze verringert werden. Eine kleinere Brummspannung führt zu einer konsistenteren Taktfrequenz über die horizontale Zeilenperiode oder zu einer geringeren Verzerrung des Farbtons. Dieses Schema liefert außerdem mehr Freiheit in der Wahl eines Integrierkondensators aufgrund der gewünschten Bandbreite der Schleife, da es eine geringere Filterung bezüglich des Brumms (ripple) auf der Steuerspannung für den VCO aufweist. Auf diese Weise kann die Schleife schneller ausgebildet werden, ohne die VCO- Steuerbrummspannung zu opfern.

Claims (7)

1. Schaltung einer phasenverkoppelten Schleife zum Erzeugen eines Oszillatorsignals (CK), das mit einer Synchronisiersignalkomponente eines Eingangssignals phasenverkoppelt ist, mit:

- einem steuerbaren Oszillator (35) zum Erzeugen des Oszillatosignals,

- Mitteln (32), die auf die Signalkomponente und das Oszillatorsignal ansprechen, zum Erzeugen eines Phasenfehlersignals (PHER), das einen Phasenfehler des Oszillatorsignals (CK) anzeigt,

- auf das Phasenfehlersignal (PHER) ansprechenden Mitteln (60-63) zum Erzeugen eines ersten Steuersignals (BRM) mit [Impulsen gleicher Impulsbreite und] einer Frequenz, die sich entsprechend der Größe des Phasenfehlersignals (PHER) ändert, und

- einem auf das erste Steuersignal (BRM) ansprechenden Filter (C) zum Erzeugen eines gefilterten Steuersignals (133a), das dem Oszillator (35) zur Änderung der Phase des Oszillatorsignals (CK) zugeführt wird, so daß die Frequenz des gefilterten ersten Steuersignals die Phase des Oszillatorsignals (CK) ändert,

dadurch gekennzeichnet, daß

die auf das Phasenfehlersignal (PHER) ansprechenden Mittel (60-63) das erste Steuersignal (BRM) mit gleicher Impulsdauer erzeugen und daß das Filter (C) das gefilterte Steuersignal (133a) derart erzeugt, daß die Impulsbreite des gefilterten ersten Steuersignals ebenfalls die Phase des Oszillatorsignals (CK) ändert.

1. Schaltung einer phasenverkoppelten Schleife nach Anspruch 1, wobei das Fehlersignal (PHER) in einem digitalen Format dargestellt wird und die Mittel (60, 61) zum Erzeugen des ersten Steuersignals einen Bitraten-Vervielfaher (60, 61) enthalten.

2. Schaltung einer phasenverkoppelten Schleife nach Anspruch 2, wobei der Bitraten-Vervielfacher (60, 61) mit einer Anordnung (88, 89) einer Ladungspumpe verbunden ist, um einen Digital/Analog-Konverter zu bilden.

3. Schaltung einer phasenverkoppelten Schleife nach Anspruch 2, wobei die Mittel (60-63) zum Erzeugen des Steuersignals einen auf ein Taktsignal (CKA) ansprechenden Akkumulator (61) zum Akkumulieren der Daten des Fehlersignals (PHER) bei einer Rate, die durch die Rate des Taktsignals bestimmt ist, und auf ein akkumuliertes Datensignal (61a) in dem Akkumulator ansprechende Mittel (62, 63) zum Erzeugen eines bestimmten Impulses des ersten Steuersignals (BRM) enthalten, wenn sich das akkumulierte Datensignal bei einer vorbestimmten Größe befindet.

4. Schaltung einer phasenverkoppelten Schleife nach Anspruch 4, wobei das Fehlersignal (PHER) in Schritten aktualisiert wird, die periodisch erscheinen, und wobei der Akkumulator (61) das aktualisierte Fehlersignal kombiniert, das dem Akkumulator zugeführt wird, gefolgt von einem bestimmten Aktualisierungsschritt mit dem in dem Akkumulator enthaltenen akkumulierten Datensignal (61a), das vor dem Aktualisierungsschritt ohne Initialisierung des akkumulierten Datensignals gewonnen wird.

5. Schaltung einer phasenverkoppelten Schleife nach Anspruch 5, wobei die Abwesenheit der Initialisierung des akkumulierten Datensignals (61a) die Abhängigkeit des gefilterten Steuersignals (133a) von dem Verhältnis zwischen der Länge eines Intervalls zwischen den Aktualisierungsschritten (Horizontalperiode H) und einer Periode des ersten Steuersignals (BRM) verringert.

6. Schaltung einer phasenverkoppelten Schleife nach Anspruch 5, wobei das Fehlersignal (PHER) einmal während einer Horizontalperiode (H) eines Fernsehsignals aktualisiert wird.

7. Schaltung einer phasenverkoppelten Schleife nach Anspruch 1, dadurch gekennzeichnet, daß

- die auf die Signalkomponente und das Oszillatorsignal ansprechenden Mittel (32) das Phasenfehlersignal (PHER) erzeugen, das in Schritten gemäß einem Taktsignal (BURST TOR) periodisch aktualisiert wird, und

- die auf das aktualisierte Phasenfehlersignal (PHER) ansprechenden Mittel (60-63) das erste Steuersignal (BRM) derart erzeugen, daß die Phase der Impulse des ersten Steuersignals (BRM), die auf einen bestimmten Aktualisierungsschritt folgen, durch das aktualisierte Phasenfehlersignal, das zu dem bestimmten Aktualisierungsschritt gehört, und das aktualisierte Phasenfehlersignal bestimmt ist, das zu einem vorangehenden Aktualisierungsschritt gehört.

1. Schaltung einer phasenverkoppelten Schleife nach Anspruch 8, wobei die Impulse (BRM) gleiche Impulsbreite aufweisen.