DE69332401T2

DE69332401T2 - Verbesserte ein- und mehrstufige FIFO-Entwürfe für Datenübertragungssynchronisiereinrichtungen

Info

Publication number: DE69332401T2
Application number: DE69332401T
Authority: DE
Inventors: Vicente V. Cavanna; Joseph H. Steinmetz
Original assignee: Agilent Technologies Inc; Hewlett Packard Co
Current assignee: Avago Technologies International Sales Pte Ltd
Priority date: 1993-01-11
Filing date: 1993-12-15
Publication date: 2003-06-26
Anticipated expiration: 2013-12-16
Also published as: DE69332401D1; CA2106271A1; EP0606600B1; CA2106271C; JP3645584B2; JPH06259225A; US5809521A; EP0606600A1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf Datenkommunikationssysteme. Spezieller bezieht sich die vorliegende Erfindung auf Systeme und Techniken zum Synchronisieren von Datenübertragungen über Domänengrenzen hinweg.
Während die vorliegende Erfindung hierin unter Bezugnahme auf veranschaulichende Ausführungsbeispiele für bestimmte Anwendungen beschrieben ist, sollte man verstehen, daß die Erfindung nicht hierauf beschränkt ist. Fachleute werden zusätzliche Modifizierungen, Anwendungen und Ausführungsbeispiele innerhalb des Schutzbereichs der Erfindung sowie zusätzliche Gebiete, auf denen die vorliegende Erfindung von beträchtlichem Nutzen wäre, erkennen.

Beschreibung der verwandten Technik

Bei manchen Datenkommunikationsanwendungen besteht ein Bedarf daran, digitale Daten über eine Domänengrenze hinweg zu übertragen. In diesem Zusammenhang ist eine Domäne ein System, das unter einem einzigen Taktsignal arbeitet. Eine Domänengrenze ist somit eine Grenze zwischen zwei Systemen, die mit unterschiedlichen Taktsignalen arbeiten. Datenübertragungen über eine Grenze hinweg müssen synchronisiert werden und sind daher etwas problematisch.
Eine Technik zum Erreichen einer zuverlässigen Datenübertragung über eine Domänengrenze hinweg wird als "Geschwindigkeitsausgleich" bezeichnet. Ein Geschwindigkeitsausgleich beinhaltet die momentane Speicherung der Daten in einem Zuerst-Hinein-Zuerst-Heraus-Speicher (FIFO-Speicher) und die synchrone Kommunikation von Steuerzeigern auf dieselben zwischen dem sendenden und dem empfangenden System. Das FIFO dient als Verzögerungspuffer, um die Daten zu halten, bis das empfangende System die Daten annehmen kann.
In der Technik sind viele FIFO-Entwürfe bekannt. Bei einem herkömmlichen Ripple-FIFO-Speicher bzw. Welligkeits-FIFO- Speicher werden Daten in einem Pipeline-Speicher gespeichert und treten nach einer gewissen vorbestimmten Anzahl von Takten in einem Zuerst-Hinein-Zuerst-Heraus-Format aus. Pipeline-FIFOs begrenzen die Rate, bei der Daten gespeichert werden können, auf die Rate, bei der sie gelesen werden. Diese "Durchfall"-Verzögerung ist gleich der Tiefe des FIFO. Daher tendieren Ripple-FIFOs dazu, große Durchfallverzögerungen sowie Synchronisierungsprobleme aufzuweisen.
In der Patentanmeldungsschrift GB2132456A aus dem Vereinigten Königreich mit dem Titel "Ripple register for transmission of data" ist ein Datenübertragungssystem beschrieben, das aus einer Mehrzahl von identischen Ripple- Registervorrichtungen besteht, die in Reihe geschaltet sind und von denen jede ein Daten-"Ein"-und-"Aus"-Tor, ein mit einer nachfolgenden Vorrichtung verbundenes Halten-"Ein"- Tor und ein mit einer vorhergehenden Ripple- Registervorrichtung verbundenes Halten-"Aus"-Tor und ein mit einer nachfolgenden Ripple-Registervorrichtung verbundenes Voll-"Aus"-Tor und ein mit einem vorhergehenden Ripple-Register verbundenes Voll-"Ein"-Tor aufweist. Das Voll-Tor sendet Informationen, daß eine bestimmte Ripple- Registervorrichtung bereit ist, Daten zu senden. Das Halten-Tor sendet Informationen, daß die bestimmte Ripple- Registervorrichtung keine Daten empfangen kann. Jede bestimmte Ripple-Registervorrichtung weist zumindest zwei Datenrangregister auf, so daß Daten ansprechend auf unab hängige Signale an den Voll-"Ein"- und Halten-"Ein"-Toren gleichzeitig sowohl empfangen als auch gesendet werden.
In der U.S.-Patentschrift 3972034 ist eine Zuerst-Hinein- Zuerst-Heraus-Pufferspeichervorrichtung offenbart, bei der Signale, einschließlich eines Parallellastsignals (PL- Signal), an ein Eingangsregister geliefert werden, dessen Inhalt an einen Datenspeicherstapel transferiert wird, dessen Ausgang an eine Ausgangsregister- und Gatterschaltung geliefert wird, die ansprechend auf ein Ausgangsfreigabesignal (OE-Signal; OE = output enable) parallele Ausgangssignale liefert.
In der U.S.-Patentschrift 4,596,026 ist ein Asynchroner- Datentakt-Generator offenbart, der einen Seriell-zu- Parallel-Eingangswandler, einen Parallel-FIFO-Speicher und einen Parallel-zu-Seriell-Ausgangswandler aufweist, wobei die Wandler jeweilige Taktsignale empfangen und der Speicher beide Taktsignale empfängt.
Ein alternativer FIFO-Entwurf liefert eine Schreibseite, in die Daten geschrieben werden, und eine Leseseite, aus der Daten gelesen werden. Bei diesem beliebteren Entwurf wird auf jeder Seite ein Zeiger verwendet, um die Datenmenge, die in den Speicher eingegeben oder aus dem Speicher herausgenommen wird, nachzuverfolgen. Nach einem Taktzyklus sind Daten auf der Zufuhrseite verfügbar. Während dieser Entwurf eine geringere Durchfallverzögerung auf weist, bleiben jedoch die Synchronisationsprobleme oft bestehen.
Auf jeden Fall ist bei diesen Geschwindigkeitsausgleichssystemen die Größe oder Tiefe des Speichers eine wichtige Überlegung. In dem am 10. Oktober 1989 an Crandall u. a. erteilten U.S.-Patent Nr. 4,873,703 mit dem Titel SYNCHRO- NIZING SYSTEM wird ein besonders vorteilhaftes Geschwindigkeitsausgleichsschema beschrieben, das einen beliebigen Grad einer Synchronisationszuverlässigkeit ermöglicht, indem die Anzahl von in Kaskade geschalteten Synchronisiereinrichtungen ausgewählt wird.
Die synchrone Kommunikation von Steuerzeigern über die Grenze hinweg wird mit einem Graucodierungsschema erreicht, durch das sich zu einem bestimmten Zeitpunkt jeweils immer nur ein Bit verändert, um Risiken während einer Synchronisation zu beseitigen. Dies ermöglicht es Flipflops, die als Synchronisiereinrichtungen verwendet werden sollen, den Wert anzunehmen, der den Steuerzeigern an jedem Taktzyklus zugeordnet ist. Da sich das Taktsignal jedoch in einer anderen Zeitdomäne befindet als das Ursprungssignal, könnte es die Einricht- oder Haltezeit des Flipflops übertreten, und das Flipflop könnte metastabil werden. In diesem Zusammenhang ist die Einrichtzeit die Zeit, die benötigt wird, damit das Flipflop eine auslösende Flanke eines Taktpulses identifiziert.
Daher lehrt die Patentschrift, auf die Bezug genommen wurde, die Verwendung eines FIFO-Speichers mit graucodierten Steuerzeigern, die erlauben, daß lediglich eines der Flipflops entweder auf der Leseseite oder auf der Schreibseite metastabil wird. Eine Verwendung eines zweiten Flipflops gemäß einem Doppelsynchronisationsschema liefert einen vollständigen Taktzyklus, in dem sich das Flipflop im Falle, daß es metastabil wird, stabilisieren kann. Der Begriff "Metastabilität" bezieht sich auf einen fehlerhaften Ausgang, der aus einem Abtasten zwischen einem logischen "0"-Zustand und einem logischen "1"-Zustand resultiert. Dies trägt dazu bei, das Risiko eines Ausfalls zu verringern. Die Patentschrift, auf die Bezug genommen wurde, lehrt ein Verfahren zum Ermitteln der korrekten Größe des FIFO, um einen unnötigen Verzug zu verhindern, während die Synchronisationsanforderung bezüglich Zuverlässigkeit erfüllt wird. Ein unnötiger Verzug findet statt, wenn eine Datensenke und eine Datenquelle in bezug auf eine Geschwindigkeit aufeinander abgestimmt werden und wenn entweder die Senke oder die Quelle gezwungen wird (wenn auch nur momentan), ein Übertragen von Daten zu verzögern.
Kurz gesagt sind mit dem offenbarten System drei Probleme verbunden. Erstens ist die Eingangseinrichtzeit zu dem FIFO von einem Taktimpulsabstand, einer kapazitiven Belastung (in der Datenstufe des FIFO) aufgrund eines Routens, einer kapazitiven Belastung aufgrund einer Ausgangsverzweigung, von immanenten Einrichtverzögerungen von Flipflops und von Anschlußflächenverzögerungen abhängig. (Die Einrichtzeit ist die Zeit, während derer die Daten stabil sein müssen, bevor die auslösende Flanke des Takts auftritt.) Die meisten dieser Punkte können durch eine Auswahl des Entwurfs, des Puffers und der Komponenten gesteuert werden. Jedoch ist die kapazitive Belastung aufgrund einer Ausgangsverzweigung normalerweise eine Funktion der Größe des FIFO. Je größer das FIFO, desto größer die kapazitive Belastung, und somit um so größer das Einrichtzeiterfordernis.
Zweitens ist die Ausgangsverzögerungszeit von dem FIFO abhängig von dem Taktimpulsabstand, der kapazitiven Belastung (in der Datenstufe des FIFO) aufgrund eines Routens, von der kapazitiven Belastung aufgrund einer Ausgangsverzweigung und von immanenten Verzögerungen von Flipflops, Multiplexern (oder Dreizustandsbusverzögerungen) und von Anschlußflächen. Die meisten dieser Punkte können durch eine Auswahl des Entwurfs, des Puffers und der Komponenten gesteuert werden. Jedoch ist eine immanente Verzögerung durch Multiplexer oder eine Dreizustandsbusbelastung eine Funktion der Größe des FIFO. Je größer also das FIFO, desto größer die immanente Verzögerung durch den Multiplexer, oder desto größer die Verzögerung an dem gemeinsam verwendeten Dreizustandsbus.
Drittens ist die Betriebsgesamtgeschwindigkeit des FIFO normalerweise von Anschlußflächenverzögerungen in Kombination mit der Ausbreitungsverzögerung der kombinatorischen Logik in dem Steuerabschnitt des FIFO abhängig. Bei großen FIFOs stellt diese Ausbreitungsverzögerung eine beträchtliche Begrenzung der Geschwindigkeit des Gesamtsystems dar.
Somit besteht in der Technik ein Bedarf an weiteren Verbesserungen der Systeme und Techniken zum Bewerkstelligen von synchronen Datenübertragungen über Domänengrenzen hinweg bei minimalem Fehler.
Gemäß der vorliegenden Erfindung ist eine Synchronisiereinrichtung vorgesehen, die angeordnet ist, um zu ermöglichen, daß Daten, die mit einem ersten Taktsignal synchronisiert sind, in Synchronisation mit einem zweiten Taktsignal übertragen werden, wobei die Synchronisiereinrichtung folgende Merkmale aufweist:
eine Speichereinrichtung, die einen Dateneingang, einen Schreibeingang, einen ersten Takteingang zum Empfangen des ersten Taktsignals, einen zweiten Takteingang zum Empfangen des zweiten Taktsignals, einen Datenausgang, einen Nicht- Leer-Signal-Ausgang auf weist, wobei die Speichereinrichtung eine Mehrzahl von einzelnen mehrstufigen Zuerst-Hinein- Zuerst-Heraus-Speichergeräten umfaßt;
dadurch gekennzeichnet, daß die Synchronisiereinrichtung zusätzlich folgende Merkmale aufweist:
ein erstes einstufiges Zuerst-Hinein-Zuerst-Heraus- Speichergerät, das einen Dateneingang zum Empfangen von Daten, einen Takteingang zum Empfangen des ersten Taktsignals, einen mit dem Dateneingang der Speichereinrichtung verbundenen Datenausgang und einen mit dem Schreibeingang der Speichereinrichtung verbundenen Nicht-Leer-Signal- Ausgang auf weist; und
ein zweites einstufiges Zuerst-Hinein-Zuerst-Heraus- Speichergerät, das einen mit dem Datenausgang der Speichereinrichtung verbundenen Dateneingang, einen Takteingang zum Empfangen des zweiten Taktsignals, einen mit dem Nicht- Leer-Signal-Ausgang der Speichereinrichtung verbundenen Schreibeingang und einen Datenausgang zum Senden von Daten auf weist;
wobei der Dateneingang der Speichereinrichtung, der Dateneingang des ersten einstufigen Zuerst-Hinein-Zuerst-Heraus- Speichergeräts und der Datenausgang des zweiten einstufigen Zuerst-Hinein-Zuerst-Heraus-Speichergeräts allesamt eine selbe Datenbreite n, n ≥ 2, aufweisen; und
wobei die Synchronisiereinrichtung ferner so angeordnet ist, daß Daten nur dann in den Dateneingang eingegeben werden, falls der entsprechende Schreibeingang logisch wahr ist.
Bei einem bevorzugten Ausführungsbeispiel sind die Zuerst- Hinein-Zuerst-Heraus-Speicher entworfen, um zu ermöglichen, daß Daten während eines einzigen Taktzyklus, nachdem der Speicher gefüllt ist, gelesen und geschrieben werden. Dies wird dadurch erreicht, daß ein externes Lesesignal zu dem durch die Vorrichtung erzeugten "Nicht-Voll"-Signal hinzugefügt wird.
Die Bereitstellung eines einstufigen FIFO-Speichers auf beiden Seiten eines mehrstufigen FIFO-Speichers ermöglicht eine geringere Einrichtzeit und Ausgangsverzögerung bei höheren Betriebsgeschwindigkeiten.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1a ist ein Blockdiagramm, das die Signale veranschaulicht, die mit dem verbesserten N-Wort-FIFO der vorliegenden Erfindung verbunden sind.
Fig. 1b ist ein vereinfachtes Blockdiagramm, das den verbesserten Mehrstufiges-FIFO-Entwurf der vorliegenden Erfindung veranschaulicht.
Fig. 2 ist ein Zeitgebungsdiagramm, das den Betrieb des verbesserten mehrstufigen FIFO der vorliegenden Erfindung veranschaulicht.
Fig. 3a ist ein Blockdiagramm, das die Signale veranschaulicht, die mit dem verbesserten einstufigen FIFO der vorliegenden Erfindung verbunden sind.
Fig. 3b ist ein schematisches Diagramm des verbesserten einstufigen FIFO der vorliegenden Erfindung.
Fig. 4 ist ein Zeitgebungsdiagramm, das den Betrieb des vorteilhaften Einstufiges-FIFO-Entwurfs der vorliegenden Erfindung veranschaulicht.

BESCHREIBUNG DER ERFINDUNG

Unter Bezugnahme auf die beiliegenden Zeichnungen werden nun veranschaulichende Ausführungsbeispiele und exemplarische Anwendungen beschrieben, um die vorteilhaften Lehren der vorliegenden Erfindung zu offenbaren.
Wie oben erwähnt wurde, wird in dem U.S.-Patent Nr. 4,873,703, dessen Lehren hierin durch Bezugnahme aufgenommen sind, ein besonders vorteilhaftes Geschwindigkeitsausgleichsschema beschrieben, das einen beliebigen Grad an Synchronisationszuverlässigkeit ermöglicht, indem die Anzahl von in Kaskade geschalteten Synchronisiereinrichtungen ausgewählt wird. Das System verwendet ein mehrstufiges N-Wort-FIFO, um eine Datenkommunikation zwischen zwei nicht-korrelierten Systemen, die in unabhängigen Zeitdomänen arbeiten, zu synchronisieren.
Gemäß den vorliegenden Lehren wird das mehrstufige N-Wort- FIFO durch eine Anordnung ersetzt, die aus zwei einstufigen FIFOs und einem mehrstufigen N-2-Stufen-FIFO besteht. Fig. 1a ist ein Blockdiagramm, das die Signale veranschaulicht, die mit dem verbesserten N-Wort-FIFO der vorliegenden Erfindung verbunden sind. Fig. 1b ist ein vereinfachtes Blockdiagramm, das den verbesserten Mehrstufiges-FIFO- Entwurf der vorliegenden Erfindung veranschaulicht. Das verbesserte mehrstufige FIFO 10 ist mit einem in Kaskade geschalteten ersten und zweiten einstufigen synchronen FIFO 12 und 16 und einem mehrstufigen asynchronen N-2-FIFO 14 implementiert. Bei dem bevorzugten Ausführungsbeispiel sind das erste und das zweite einstufige FIFO auf die nachstehend ausführlicher beschriebene Weise aufgebaut. Das mehrstufige FIFO 14 ist gemäß den Lehren des an Crandall u. a. erteilten Patents, auf das oben Bezug genommen wurde, implementiert.
Zwei nicht-korrelierte Takte (A und B) werden zusammen mit einem Zurücksetzungssignal, das die Zeiger jedes FIFO zurücksetzt, an das System 10 angelegt. Durch das sendende System (nicht gezeigt) werden dem ersten FIFO 12 Daten geliefert. Als nächstes wird durch das sendende System ein Schreibsignal geliefert, das auf seinen Takt (z. B. Takt A) eingestellt ist. An der nächsten ansteigenden Flanke des Taktsignals werden die Daten an dem DATENEIN-Bus durch das FIFO aufgenommen, falls das Schreibsignal aktiviert ist. Jeder FIFO-Speicher wird in Kaskade geschaltet, indem das "Nicht-Leer"-Signal (nLEER-Signal) eines FIFO mit dem Schreibanschluß des nachfolgenden FIFO, das "Nicht-Voll"- Signal (nVOLL-Signal) mit dem Leseanschluß des vorhergehenden FIFO und der Datenausgangsanschluß (DATENAUS) eines FIFO mit dem Dateneingangsanschluß (DATENEIN) des nachfolgenden FIFO verbunden werden. Das empfangende System (nicht gezeigt) liest Daten aus dem zweiten einstufigen FIFO 16 aus, indem es ein Lesesignal aktiviert und Daten aus dem Datenausgangsanschluß desselben ausliest. Daten werden bei einem Taktpuls geschrieben und beim nächsten Taktpuls übertragen.
Fig. 2 ist ein Zeitgebungsdiagramm, das den Betrieb der verbesserten Synchronisiereinrichtung der vorliegenden Erfindung veranschaulicht. Datenübertragungen finden an den vorderen Flanken der Taktpulse statt. DATAAB bezieht sich auf die Übertragung von Daten von dem ersten FIFO 12 an den zweiten FIFO 14. DATABC bezieht sich auf die Übertragung von Daten von dem zweiten FIFO 14 an den dritten FIFO 16. DAVAB bedeutet, daß Daten von dem ersten FIFO 12 dem zweiten FIFO 14 zur Verfügung stehen. Desgleichen bedeutet DAVBC, daß Daten von dem zweiten FIFO 14 dem dritten FIFO 16 zur Verfügung stehen. Die Bezeichnung RFD bezieht sich auf einen Bereit-für-Daten-Status (ready for data status). Diese Signale sind an den in Fig. 1b gezeigten Linien zwischen den FIFOs veranschaulicht.
Im Betrieb, wenn das Schreibsignal aktiviert wird (hoch wird) und Daten an die DATENEIN-Leitung angelegt werden, wird an der vorderen Flanke des nächsten Taktpulses das erste Datenpaket DATA0 durch das erste FIFO 12 aufgenommen. Dies ist mit einem Punkt an dem Schreibsignal und einem Sternchen (*) auf der DATENEIN-Leitung bezeichnet. Man beachte, daß dieses erste Datenpaket (DATA0) ebenfalls gleichzeitig dem zweiten FIFO 14 zur Verfügung gestellt wird, und daher werden das DAVAB-Signal und das nLEER- Signal hoch. Dieser vorteilhafte Betriebsmodus einer hohen Geschwindigkeit und eines niedrigen Verzugs wird durch den einzigartigen Einstufiges-FIFO-Entwurf, wie er nachstehend ausführlicher dargelegt wird, möglich gemacht.
An der vorderen Flanke des nächsten Taktpulses wird das nächste Datenpaket (DATA1) durch den ersten Speicher 12 aufgenommen, und das erste Datenpaket (DATA0) wird von dem ersten FIFO 12 an den zweiten FIFO 14 übertragen, und so weiter. Man beachte, daß, da das FIFO 10 der vorliegenden Erfindung mit drei FIFOs implementiert ist, drei Taktzyklen erforderlich sind, damit Daten dieselben durchlaufen.
Nachdem das Lesesignal durch das empfangende System aktiviert ist, werden an der nächsten vorderen Taktflanke Ausgangsdaten aus dem Datenausgangsanschluß des dritten FIFO 16 gelesen, falls Daten zur Verfügung standen.
Fig. 3a ist ein Blockdiagramm, das die Signale veranschaulicht, die mit dem verbesserten einstufigen FIFO der vorliegenden Erfindung verbunden sind. Fig. 3b ist ein schematisches Diagramm des verbesserten einstufigen FIFO der vorliegenden Erfindung. In der Praxis kann der vorteilhaften Betrieb der vorliegenden Erfindung mit zweistufigen FIFOs statt der einstufigen FIFOs realisiert werden. Jedoch kann die Leistungsfähigkeit sinken, wenn die Größe des ersten und des zweiten FIFO zunimmt. Die einstufigen FIFOs 12 und 16 umfassen ein Ein-Wort-Register 20, das mit den Dateneingangs- bzw. -ausgangsleitungen (DATENEIN) und (DATENAUS) verbunden ist, eine erste Schaltung 22 zum Erzeugen eines "Nicht-Voll"-Signals (nVOLL-Signal) und eine zweite Schaltung 23 zum Erzeugen des "Nicht-Leer"-Signals (nLEER-Signal). Fachleute werden erkennen, daß, wie bei herkömmlichen Systemen, dort, wo das erste FIFO als ein "n"-stufiges FIFO implementiert ist, das Register 20 ein "n"-stufiges Register sein wird. Eine Verwendung von mehrstufigen FIFOs statt der einstufigen FIFOs kann jedoch aufgrund einer Ausgangsverzweigung mehr Kapazität erzeugen. Ein Schreibsignal von dem sendenden System wird durch ein erstes NAND-Gatter 24 in der ersten Schaltung 22 empfangen, das einen zweiten Eingang aufweist, der durch ein Nicht- Voll-Signal (nVOLL) bereitgestellt wird, das auf die nachstehend ausführlicher erörterte Weise erzeugt wird. Das Ausgangssignal des NAND-Gatters liefert dem Ein-Wort- Register 20 ein Lastsignal. Das Ausgangssignal des NAND- Gatters wird ebenfalls in ein erstes Exklusiv-ODER-Gatter (XOR-Gatter) 26 eingegeben. Das Ausgangssignal des ersten XOR-Gatters 26 liefert das D-Eingangssignal für ein D- Flipflop 28, dessen Q-Strich-Ausgangssignal rückgekoppelt wird, um ein zweites Eingangssignal für das erste XOR- Gatter 26 zu liefern. Fachleute werden die XOR-D-Flipflop- Kombination als ein traditionelles T-Flop erkennen. Das Q- Ausgangssignal des Flipflops 28 liefert ein erstes Eingangssignal an ein Exklusiv-NOR-Gatter (XNOR-Gatter) 30. Das zweite Eingangssignal an das XNOR-Gatter 30 wird durch das Q-Ausgangssignal eines zweiten D-Flipflops 38, das Teil der zweiten Schaltung 23 ist, geliefert.
Die zweite Schaltung 23 umfaßt ein zweites NAND-Gatter 34, das ein Lesesignal von einem empfangenen System als einen ersten Eingang in dasselbe empfängt. Ein zweiter Eingang in das zweite NAND-Gatter 34 wird durch das nLEER-Signal auf die nachstehend ausführlicher beschriebene Weise bereitgestellt. Der Ausgang des zweiten NAND-Gatters liefert einen ersten Eingang an ein zweites Exklusiv-ODER-Gatter 36, das wiederum einen D-Eingang an das zweite D-Flipflop 38 liefert. Die Q-Ausgänge des ersten bzw. des zweiten Flipflops 28 bzw. 38 liefern den ersten und den zweiten Eingang an das XNOR-Gatter 30 und ein drittes XOR-Gatter 40. Das dritte XOR-Gatter 40 liefert das nLEER-Signal. Der Ausgang des XNOR-Gatters 30 und das Lesesignal werden in ein ODER- Gatter 32 eingegeben, dessen Ausgang das nVOLL-Signal liefert.
Im Betrieb wird ein Zurücksetzungssignal bereitgestellt, das das erste und das zweite Flipflop 28 und 38, die als Zeiger für die Daten agieren, zurücksetzt. Durch das sendende System wird ein Schreibsignal bereitgestellt. Da das Register 20 leer ist, wird das nVOLL-Signal hoch sein, und der Ausgang des NAND-Gatters 24 wird niedrig sein. Dies ermöglicht es dem Register 20, Daten an der ansteigenden Flanke des nächsten Taktpulses zu laden. Ferner wird der niedrige Ausgang des ersten NAND-Gatters 24 mit einem hohen Q-Strich-Ausgang des ersten Flipflops 28 durch das erste XOR-Gatter 26 kombiniert. Dies bewirkt, daß der Ausgang des ersten XOR-Gatters 26 hoch wird, was das erste Flipflop 28 auslöst und einen Schreibzeiger liefert, der anzeigt, daß Daten in dem Register 20 verfügbar sind.
Der Betrieb auf der Leseseite ist im wesentlichen derselbe, wobei das zweite Flipflop 38 den Lesezeiger bereitstellt. Die Ausgänge der beiden Zeiger werden durch das dritte XOR- Gatter 40 verglichen. Falls diese Zeiger identisch sind, ist der Ausgang des dritten XOR-Gatters 40 niedrig, was anzeigt, daß das Register 20 leer ist. Falls die Zeiger nicht identisch sind, ist der Ausgang des dritten XOR- Gatters 40 hoch, was anzeigt, daß das Register 20 nicht leer ist.
Ein ähnlicher Vergleich wird durch das XNOR-Gatter 30 geliefert. Der invertierte Ausgang des XNOR-Gatters 30 ermöglicht im wesentlichen, daß eine "1" zu dem Lesezeiger hinzugefügt wird. (Falls das FIFO 12, 16 als ein zweistufiges FIFO implementiert wäre, würde eine "2" hinzugefügt werden, und so weiter.) Durch ein Kombinieren des Lesesignals mit der Ergänzung des Vergleichs der beiden Zeiger ermöglicht das FIFO 12, 16 ein Schreiben an dem nächsten Zyklus, falls das empfangende System lesen wird. Dies ermöglicht es einem einstufigen FIFO, ohne einen unnötigen Verzug zu funktionieren, wodurch die Leistungsfähigkeit des Systems erhöht wird.
Fig. 4 ist ein Zeitgebungsdiagramm, das den Betrieb des vorteilhaften FIFO-Entwurfs der vorliegenden Erfindung veranschaulicht. Wiederum sind alle Veränderungen relativ zu der vorderen Flanke des Taktes, und die Sternchen (*) zeigen Wörter an, die tatsächlich gespeichert wurden.
Wenn das Schreibsignal aktiviert wird und Daten an den Dateneingangsbus geliefert werden, werden an dem nächsten Taktpuls Daten durch das FIFO aufgenommen und in dem Register 20 gespeichert. An diesem Punkt wird das nLEER-Signal hoch, und das nVOLL-Signal wird niedrig. Falls nun ein Lesesignal aktiviert wird, wird das nVOLL-Signal auf asynchrone Weise hoch werden, und solange Daten gelesen werden, können Daten ausgegeben werden, auch wenn Daten an dem nächsten Taktpuls geschrieben werden. Wie oben erwähnt wurde, wird das einzigartige und vorteilhafte Merkmal des vorliegenden FIFO-Entwurfs durch die Kombination des Lesesignals mit einem Nicht-Voll-Signal bereitgestellt. Danach kehrt das nVOLL-Signal zu einem hohen Zustand zurück, und der Betrieb wird fortgesetzt.
Somit wurde die vorliegende Erfindung hierin unter Bezugnahme auf ein bestimmtes Ausführungsbeispiel für eine bestimmte Anwendung beschrieben. Fachleute werden zusätzliche Modifikationen, Anwendungen und Ausführungsbeispiele, die sich im Schutzbereich der Erfindung befinden, erkennen.
Somit wird beabsichtigt, durch die beigefügten Patentansprüche jegliche und alle derartigen Anwendungen, Modifikationen und Ausführungsbeispiele, die sich in dem Schutzbereich der vorliegenden Erfindung befinden, abzudecken.

Claims

1. Eine Synchronisiereinrichtung (10), die angeordnet ist, um zu ermöglichen, daß Daten, die mit einem ersten Taktsignal synchronisiert sind, in Synchronisation mit einem zweiten Taktsignal übertragen werden, wobei die Synchronisiereinrichtung folgende Merkmale aufweist:

eine Speichereinrichtung (14), die einen Dateneingang, einen Schreibeingang (WRITE), einen ersten Takteingang zum Empfangen des ersten Taktsignals, einen zweiten Takteingang zum Empfangen des zweiten Taktsignals, einen Datenausgang, einen Nicht-Leer-Signal-Ausgang (nLEER) aufweist, wobei die Speichereinrichtung eine Mehrzahl von einzelnen mehrstufigen Zuerst-Hinein- Zuerst-Heraus-Speichergeräten umfaßt;

dadurch gekennzeichnet, daß die Synchronisiereinrichtung zusätzlich folgende Merkmale aufweist:

ein erstes einstufiges Zuerst-Hinein-Zuerst-Heraus- Speichergerät (12), das einen Dateneingang zum Empfangen von Daten, einen Takteingang zum Empfangen des ersten Taktsignals, einen mit dem Dateneingang der Speichereinrichtung (14) verbundenen Datenausgang und einen mit dem Schreibeingang der Speichereinrichtung verbundenen Nicht-Leer-Signal-Ausgang (nLEER) aufweist; und

ein zweites einstufiges Zuerst-Hinein-Zuerst-Heraus- Speichergerät (16), das einen mit dem Datenausgang der Speichereinrichtung verbundenen Dateneingang, einen Takteingang zum Empfangen des zweiten Taktsignals, einen mit dem Nicht-Leer-Signal-Ausgang der Speicherein richtung verbundenen Schreibeingang (WRITE) und einen Datenausgang zum Senden von Daten auf weist;

wobei der Dateneingang der Speichereinrichtung (14), der Dateneingang des ersten einstufigen Zuerst-Hinein- Zuerst-Heraus-Speichergeräts (12) und der Datenausgang des zweiten einstufigen Zuerst-Hinein-Zuerst-Heraus- Speichergeräts (16) allesamt eine selbe Datenbreite n, n ≥ 2, aufweisen; und

wobei die Synchronisiereinrichtung ferner so angeordnet ist, daß Daten nur dann in den Dateneingang, der einen entsprechenden Schreibeingang auf weist, eingegeben werden, falls der entsprechende Schreibeingang logisch wahr ist.

2. Eine Synchronisiereinrichtung gemäß Anspruch 1, bei der der erste und der zweite einstufige Zuerst-Hinein- Zuerst-Heraus-Speicher jeweils ein Datenspeicherelement und eine Einrichtung zum Ermöglichen, daß Daten während eines einzigen Taktzyklus aus dem Datenspeicherelement gelesen und in dasselbe geschrieben werden, auf weisen.

3. Eine Synchronisiereinrichtung gemäß Anspruch 2, bei der die Einrichtung zum Ermöglichen, daß Daten während eines einzigen Taktzyklus aus dem Datenspeicherelement gelesen und in dasselbe geschrieben werden, eine Einrichtung umfaßt, die auf ein Schreibsignal und ein Lesesignal zum Erzeugen eines Signals, das einen Speicherstatus des Datenspeicherelements darstellt, anspricht.

4. Eine Synchronisiereinrichtung gemäß Anspruch 3, bei der die Einrichtung zum Ermöglichen, daß Daten während eines einzigen Taktzyklus aus dem Datenspeicherelement gelesen und in dasselbe geschrieben werden, eine Einrichtung zum Kombinieren des Lesesignals mit dem Si gnal, das einen Speicherstatus des Datenspeicherelements darstellt, umfaßt.

5. Eine Synchronisiereinrichtung gemäß Anspruch 4, bei der die Einrichtung zum Kombinieren des Lesesignals mit dem Signal, das einen Speicherstatus des Datenspeicherelements darstellt, ein ODER-Gatter umfaßt.

6. Eine Synchronisiereinrichtung gemäß Anspruch 3, bei der die Einrichtung zum Ermöglichen, daß Daten während eines einzigen Taktzyklus aus dem Datenspeicherelement gelesen und in dasselbe geschrieben werden, ferner eine zweite Einrichtung umfaßt, die auf ein Schreibsignal und ein Lesesignal zum Erzeugen des nicht leeren Signals anspricht.