DE69324529T2

DE69324529T2 - Phasendetektor für ein Taktrückgewinnungssystem

Info

Publication number: DE69324529T2
Application number: DE69324529T
Authority: DE
Inventors: John H. Guilford; Howard E. Hilton
Original assignee: Hewlett Packard Co
Current assignee: Agilent Technologies Inc
Priority date: 1992-07-10
Filing date: 1993-07-07
Publication date: 1999-08-26
Anticipated expiration: 2013-07-08
Also published as: DE69324529D1; US5455847A; JP3398422B2; JPH06164658A; EP0578489A1; EP0578489B1

Description

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf digitale Kommunikationssysteme und insbesondere auf ein Verfahren und eine Vorrichtung zum Rückgewinnen eines Symboltakts aus einem gesendeten digitalen Kommunikationssignal.

Hintergrund und Zusammenfassung der Erfindung

Zahlreiche Systeme für digitale Kommunikationen sind bekannt und senden digitale Daten unter Verwendung einer Vielzahl von Techniken. Die spezielle Technik, die durch ein System verwendet wird, bestimmt, wie die Daten in einem gesendeten Signal codiert sind, und wie die Daten durch einen Empfänger des gesendeten Signals decodiert werden können. Ungeachtet der speziellen Technik, die verwendet wird, ist es allgemein notwendig, daß der Empfänger des gesendeten Signals ein Taktsignal rekonstruiert, das einem Taktsignal entspricht, durch das die Informationen gesendet wurden. Das Rekonstruieren des korrekten Takts wird manchmal durch die Tatsache kompliziert, daß die Informationen in dem gesendeten Signal bei lediglich einem Zeitpunkt in dem Taktzyklus gültig sein können. Im allgemeinen senden digitale Kommunikationssysteme Informationen in Einheiten, die Symbole genannt werden. Für jedes Symbol wird ein bandbegrenzter Signalverlauf übertragen. Diese Signalverläufe werden mit einer bestimmten Rate (der Symbolrate) von dem System gesendet. Da die Signalverläufe jedoch bandbegrenzt sind, weisen sie jedoch typischerweise eine Dauer von länger als einer Zeitperiode auf. Folglich ist ein durch das System gesendetes Signal bei einem speziellen Zeitpunkt die Summe einer großen Anzahl dieser Signalverläufe. Solange die gesendeten Signalverläufe jedoch periodische Nulldurchgänge mit der Symbolrate aufweisen, ist es immer noch möglich, die Symbole zu decodieren. Das Deco dieren der Symbole wird eine Aufgabe des Bestimmens, wann das gesendete Signal abgetastet werden muß, so daß das gesendete Signal lediglich die Informationen von einem Symbol aufweist, oder zumindest so, daß die Störung von den anderen Symbolen minimiert ist. Mit anderen Worten ausgedrückt muß ein Empfänger, um ein Symbol zu decodieren, einen Symboltakt erzeugen, um das gesendete Signal bei Zeitpunkten abzutasten, die die Störung von den anderen Symbolen minimiert.
Wenn ein gesendeter Signalverlauf periodische Nulldurchgänge mit der Symbolrate aufweist, enthält das gesendete Signal den Signalverlauf lediglich eines Symbols bei einem bestimmten Zeitpunkt während einer Symbolperiode. Falls der Signalverlauf für ein Symbol s beispielsweise s*h(t) ist, und die Symbolrate ein Symbol pro jede T Sekunden ist, ist das gesendete Signal x durch die folgende Gleichung gegeben:
x(t) = Σ s(i) * h(t - iT)
Falls der Signalverlauf periodische Nulldurchgänge mit der Symbolrate aufweist, ist h(t) derart, daß:
h(t) = 0 for t = n * T (n = integer < > 0) (2)
Dann enthält das gesendete Signal x(t) bei den Zeitpunkten t = nT lediglich Beiträge von einem Symbol s(n). Durch das Abtasten des gesendeten Signals bei diesen Zeitpunkten können die Symbole korrekt decodiert werden.
Das Problem der Symboltaktrückgewinnung kann ferner durch die Tatsache kompliziert sein, daß das gesendete Signal während des Decodierens der Symbole immer noch etwas von dem Trägersignal enthalten kann.
Frühere Implementierungen der digitalen Kommunikations systeme lösen das Symboltaktrückgewinnungsproblem auf unterschiedliche Wege. Typischerweise weist die Lösung einige Merkmale des spezifischen Systems auf. Einige Systeme starten beispielsweise mit bekannten Symbolmustern oder fügen dieselben periodisch ein. Empfänger für diese Systeme "suchen" nach dem bekannten Muster und verwenden diese Informationen, um einen lokalen Oszillator "in einem Synchronisationszustand zu versetzen", der die Symboltaktabtastzeitpunkte erzeugt. Die Empfänger in anderen Systemen suchen nach speziellen Nulldurchgängen des gesendeten Signals und erzeugen aus denselben die Zeitgebungsdaten. Ein Nachteil der meisten gegenwärtigen Systeme besteht darin, daß deren Empfänger von einer gewissen Charakteristik des speziellen Kommunikationsschemas abhängt, um ein Symboltakt zu erzeugen. Folglich werden die Empfänger nicht funktionieren, falls dieselben für ein unterschiedliches Kommunikationsschema verwendet werden. Eine Aufgabe der vorliegenden Erfindung besteht folglich darin, eine Technik zum Erzeugen eines Symboltakts zu schaffen, die mit einer sehr großen Anzahl von unterschiedlichen Kommunikationssystemen verträglich ist.
Bei zumindest einem digitalen Kommunikationssystem enthält der Empfänger eine Phasenerfassungseinrichtung, die den Betrag des Real- und Imaginärteils des gesendeten Signals bei Zeitpunkten von 1/4 einer Symbolperiode von einem Symboltaktabtastzeitpunkt entfernt beobachtet. Die Phasenerfassungseinrichtung wird verwendet, um ein künstlich erzeugtes Signal mit der Symbolrate des gesendeten Signals zu synchronisieren. Da ein solches System den Betrag des gesendeten Signals selbst jedoch vor und nach einem Symboltaktabtastzeitpunkt nicht vergleicht, ist dessen Phasenerfassungseinrichtung durch jegliches Trägersignal beeinträchtigt, das in dem gesendeten Signal übrig geblieben ist, und kann unkorrekt sein. Ein Beispiel eines solchen Systems ist der Chip STEL-2110A, der von der Firma Stanford Telecom hergestellt wird.
Die US-A-4,344,176 offenbart eine Modemempfängervorrichtung mit einer Schaltungsanordnung zum Empfangen, Demodulieren und Decodieren eines modulierten Zweiseitenbandträgersignals bei einer ersten Rate von 1/T-Bauds pro Sekunde, wobei das empfangene Signal in einen Strom von digitalen Abtastwerten umgewandelt wird, wobei die Abtastwerte mit einer Abtastrate von größer als 1/T pro Sekunde auftreten, und wobei die Vorrichtung eine Zeitgebungsrückgewinnungsschaltungsanordnung mit einer Phasenaufteilungsfilterschaltungsanordnung aufweist, die verbunden ist, um den Abtaststrom des modulierten Zweiseitenbandträgersignals in ein Paar von Abtastströmen modulierter Trägersignale aufzuteilen, wobei die Trägerfrequenzen, die dem Paar von Strömen zugeordnet sind, gleich aber um 90º phasenverschoben sind, wobei die erste Schaltungsanordnung mit dem Ausgang der Filterschaltungsanordnung verbunden ist, um ein Zeitgebungssignal zu erzeugen, und die zweite Schaltungsanordnung parallel zu der ersten Schaltungsanordnung mit dem Ausgang der Filterschaltungsanordnung verbunden ist, wobei die erste Schaltungsanordnung eine erste Schaltungsanordnung zum zusätzlichen Filtern des Ausgangs der Filterschaltungsanordnung aufweist und mit zumindest einer zweiten Rate, die zumindest so hoch wie 2/T pro Sekunde ist, aufeinanderfolgende Werte liefert, die den Absolutwert der zusätzlich gefilterten Ausgabe darstellen, und eine zweite Schaltungsanordnung zum Erzeugen des Zeitgebungssignals aus den aufeinanderfolgenden Werten aufweist, die durch die erste Schaltungsanordnung geliefert werden.
Die US-A-4,805,191 offenbart einen digitalen Datenempfänger, bei dem es wünschenswert ist, die ausgeglichenen Daten zum Ableiten der Zeitsynchronisierungsinformationen zu verwenden. Dies minimiert die Zeitgebungskonkurrenz zwischen einer Ausgleichseinrichtung, die bei einer T/2-Rate arbeitet, und einer Zeitgebungsrückgewinnungsschaltung, die das Ausgangssignal der Ausgleichseinrichtung verwendet. Ein Interpolierer interpoliert Datenabtastwerte T1 und T2 von der Ausgleichseinrichtung und liefert Datensignale R und S, die relativ zu dem Spitzenbaudbetrag gleich weit entfernt sind und durch die Zeitgebungsrückgewinnungsschaltung einfach verarbeitet werden können.
Bei dem beigefügten Anhang A, einer Veröffentlichung mit dem Titel "Clock Recovery Phase Detector", variiert der Erwartungswert des Betragsquadrats des gesendeten Signals sinusförmig mit einer Periode der Abtastrate. Diese Sinuskurve weist ein Maximum bei den korrekten Abtastzeitpunkten und ein Minimum 1/2 davon weg zwischen den korrekten Abtastzeitpunkten auf. Die korrekten Abtastzeitpunkte des Symboltakts können folglich durch Lokalisieren der Maxima des Betragsquadrats des gesendeten Signals gefunden werden.
Das Problem der Symboltaktrückgewinnung kann gelöst werden, indem eine Phasenerfassungseinrichtung zum Synchronisieren eines Symboltakts mit den Maxima des Betragsquadrats des gesendeten Signals vorgesehen ist. Die Phasenerfassungseinrichtung vergleicht das Betragsquadrat des gesendeten Signals bei Zeitpunkten, die um einen gleichen Bruchteil einer Symboltaktperiode weg von den Symboltaktabtastzeitpunkten entfernt sind, und erzeugt ein Phasenfehlersignal, das zu der Differenz zwischen dem Betragsquadrat des gesendeten Signals bei solchen Zeitpunkten proportional ist. Eine Phasenerfassungseinrichtung kann beispielsweise das gesendete Signal bei Zeitpunkten von 1/4 und 3/4 einer Symbolperiode vor einem Symboltaktabtastzeitpunkt abtasten. Das Phasenfehlersignal, das durch die Phasenerfassungseinrichtung erzeugt wird, kann mathematisch wie folgt ausgedrückt werden:
phase error = x(t - T/4) ² - x(t - 3T/4) ² (3)
wobei X ² das Betragsquadrat oder x mal das komplex Konjugierte von x bedeutet; t ein Symboltaktabtastzeitpunkt ist; und T die Symbolperiode ist.
Der Vergleich der Betragsquadrate ermöglicht es, daß die Phasenerfassungseinrichtung bestimmt, ob die Symboltaktfrequenz mit der Symbolrate des gesendeten Signals synchronisiert ist. Falls das Betragsquadrat des gesendeten Signals bei diesen Zeitpunkten gleich ist, ist der Symboltakt synchronisiert. Falls sich das Betragsquadrat bei diesen Zeitpunkten unterscheidet, ist der Symboltakt außer Phase. Durch Verbinden der Phasenerfassungseinrichtung in einer Phasenverriegelungsschleifenkonfiguration mit der Symboltakterzeugungseinrichtung kann das Phasenfehlersignal als ein Rückkopplungssignal zum Einstellen der Frequenz des Symboltakts verwendet werden, damit derselbe mit der Symbolrate des gesendeten Signals synchron ist.
Die Phasenerfassungseinrichtung, die im vorhergehenden beschrieben wurde, weist zwei Nachteile auf: (1) die Verstärkung der Phasenerfassungseinrichtung bezieht sich auf den Pegel des gesendeten Signals und (2) wegen der Betragsquadratfunktion werden doppelt so viele Genauigkeitsbits bei der Berechnung benötigt, als verglichen mit einem System, das auf einer einfachen Betragsbildung basiert. Um adäquat zu wirken, würde folglich eine gewisse Form einer automatischen Verstärkungssteuerungseinrichtung notwendig sein, um den Pegel des gesendeten Signals konstant zu halten. Eine weitere Modifizierung der Phasenerfassungseinrichtung beseitigt jedoch beide diese Probleme. Gemäß der Erfindung bildet die Phasenerfassungseinrichtung den Logarithmus des Betrags des gesendeten Signals bei Zeitpunkten, die um einen gleichen Bruchteil einer Symbolperiode von den Abtastzeitpunkten entfernt sind, und nicht das Betragsquadrat. Folglich kann das Phasenfehlersignal wie folgt ausgedrückt werden:
phase error = log( x(t - T/4) ) - log( x(t - 3T/4) ) (4)
wobei die vertikalen Balken ( ) einen Betrag anzeigen und das log bezüglich jeder beliebigen Basis sein kann. Der Vorteil des Verwendens des Logarithmus der Basisfunktion und nicht der Betragsquadratfunktion liegt darin, daß das Phasenfehlersignal nicht von der Verstärkung des gesendeten Signals abhängt. Ferner verringert die Logarithmusfunktion die Anzahl von Genauigkeitsbits, die bei der Phasenerfassungseinrichtung erforderlich sind. Ein weiterer Vorteil des Verwendens der Logarithmusfunktion anstatt der Betragsquadratfunktion besteht darin, daß das Signal-zu-Rausch-Verhältnis erhöht wird.
Zusätzliche Merkmale und Vorteile der Erfindung werden aus der folgenden Beschreibung des bevorzugten Ausführungsbeispiels offensichtlich, die bezüglich der begleitenden Zeichnungen fortschreitet.

Beschreibung der Zeichnungen

Fig. 1 ist ein Blockdiagramm einer Phasenerfassungseinrichtung gemäß einem bevorzugten Ausführungsbeispiel der Erfindung.
Fig. 2 ist ein Blockdiagramm der Phasenerfassungseinrichtung, die in Fig. 1 gezeigt ist, in einer Phasenverriegelungsschleife zweiter Ordnung.
Fig. 3 ist ein Signalverlaufdiagramm, das exemplarische Signalverläufe in einem Ensemble des Betragsquadrats des gesendeten Signals zeigt.
Fig. 4 ist ein Signalverlaufdiagramm, das den Durchschnitt eines Ensembles von Signalverläufen von Fig. 3 zeigt.

Detaillierte Beschreibung des bevorzugten Ausführungsbeispiels

Es wird auf Fig. 1 Bezug genommen. Eine Phasenerfassungs einrichtung 10 empfängt gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung Abtastwerte der realen und imaginären Komponenten eines gesendeten Signals bei den Eingängen 14 bzw. 16. Die Abtastwerte werden bei Zeitpunkten entnommen, die um 1/4 und 3/4 einer Abtastperiode vor einem Symboltaktabtastzeitpunkt liegen. Die Abtastwerte sind 32- Bit-Digitalwerte. Aus den Abtastwerten erzeugt die Phasenerfassungseinrichtung ein Phasenfehlersignal bei einem Ausgang 20, das auf das gesendete Signal gemäß Gleichung (4), die im vorhergehenden besprochen wurde, bezogen ist.
Der erste Schritt beim Erzeugen des Phasenfehlersignals besteht darin, den Absolutwert der realen und imaginären Komponenten zu bilden. Zwei Absolutwertlogikschaltungen 26, 28 in der Phasenerfassungseinrichtung 10 bestimmen den Absolutwert jeder Komponente durch Durchführen einer XOR- Operation des 32-Bit-Werts mit dessen Vorzeichenbit. Das Ergebnis der XOR-Operation ist ein 31-Bit-Absolutwert, der sich von dem tatsächlichen Absolutwert in dessen niedrigstwertigen Bit unterscheiden kann. Dieser Fehler ist jedoch bei dieser Anwendung vernachlässigbar.
Der zweite Schritt besteht darin, die Bits in den Real- und Imaginärabsolutwerten nach links zu schieben, bis einer der Werte eine "1" bei dessen höchstwertigen Bit aufweist. Ein Logik-OR-Gatter 32 und ein Prioritätscodierer 34 lokalisieren die Position des ersten (höchstwertigen) "1"-Bits bei entweder den Real- oder Imaginärabsolutwerten. Das Logik- OR-Gatter 32 kombiniert die zwei 31-Bit-Absolutwerte, indem die OR-Logikfunktion verwendet wird. Der Prioritätscodierer bestimmt eine Anzahl von Bitpositionen zwischen dem höchstwertigen Bit und dem ersten "1"-Bit bei dem kombinierten Wert. Diese Anzahl ist die Anzahl von Bitverschiebungen, die durchgeführt werden soll, und wird als ein 5-Bit-Digitalwert dargestellt. Zwei Faßverschiebeeinrichtungen 40, 42 verschieben die Bits der Absolutwerte um die Anzahl der Bitverschiebungen, die durch den Prioritätscodierer 34 bestimmt wurden, nach links (zu dem höchstwertigen Bit hin). Die 5-Bit-Bitverschiebeanzahl wird in einem Register 46 gespeichert.
Als nächstes verwendet die Phasenerfassungseinrichtung 10 eine Nachschlagtabelle-ROM 50, um den Wert des Logarithmus des Betragsquadrats zu erhalten. Die Phasenerfassungseinrichtung 10 nimmt die sechs höchstwertigen Bits jedes verschobenen Absolutwerts, um eine 12-Bit-Adresse zu bilden. Die sechs höchstwertigen Bits des verschobenen Absolutrealwerts werden die sechs höchstwertigen Bits der Adresse, während die sechs höchstwertigen Bits des verschobenen Absolutimaginärwerts die sechs niedrigstwertigen Bits werden. Unter Verwendung der 12-Bit-Adresse greift die Phasenerfassungseinrichtung 10 auf einen 8-Bit-Wert in dem ROM 50 zu. Der ROM 50 ist vorzugsweise mit einem 4k-x-8- Bit-PROM implementiert, der die 2¹² adressierbaren Positionen aufweist, auf die mit einer 12-Bit-Adresse zugegriffen werden kann. Diese Adresse in dem ROM 50 ist auf einen 8-Bit-Wert programmiert, der gleich log&sub2; (A² + B²) ist, wobei A ein Wert ist, der gleich den sechs höchstwertigen Bits der Adresse ist, und B ein Wert ist, der gleich den sechs niedrigstwertigen Bits der Adresse ist.
Obwohl sechs Bits jedes verschobenen Absolutkomponentenwerts genommen werden, um bei dem bevorzugten Ausführungsbeispiel die Nachschlag-Adresse zu bilden, wird es für einen Fachmann in dieser Technik ohne weiteres offensichtlich sein, daß jede Anzahl von Bits N genommen werden kann. Die Größe und das Programmieren des ROM 50 muß entsprechend variiert werden, um 22N adressierbare Positionen zu liefern, von denen jede eine ausreichende Anzahl von Bits enthält, um den Wert log&sub2; (A² + B²) darzustellen, wobei A ein Wert ist, der gleich den N höchstwertigen Bits der Adresse ist, und B ein Wert ist, der gleich dem N niedrigstwertigen Bits der Adresse ist.
Es ist ferner möglich die Größe des ROM 50 basierend auf der Tatsache zu reduzieren, daß bei dem bevorzugten Ausführungs beispiel der Phasenerfassungseinrichtung 10 das höchstwertige Bit einer der verschobenen Absolutwerte bekanntermaßen gleich "1" ist. Folglich können die N höchstwertigen Bits der Adresse von dem verschobenen Absolutrealwert ausgewählt werden, wenn der verschobene Absolutrealwert eine "1" als sein höchstwertiges Bit aufweist, oder von dem verschobenen Absolutimaginärwert, wenn der verschobene Absolutrealwert keine "1" als sein höchstwertiges Bit aufweist. Dies dient dazu, um zu garantieren, daß das höchstwertige Bit der Adresse eine "1" ist. Wenn das höchstwertige Bit der Adresse immer gleich "1" ist, kann dasselbe von der Adresse weggelassen werden, wodurch die Größe der ROM auf 22N-1 adressierbare Positionen reduziert wird.
Um die Logarithmuswertbestimmung abzuschließen, wird der 8-Bit-Ausgangswert zu dem Doppelten der Bitverschiebeanzahl addiert. Diese Summation wird mit einem Inkrementierer 54 durchgeführt. Der Inkrementierer 54 addiert das höchstwertige Bit des 8-Bit-ROM-Ausgangswerts zu der 5-Bit-Verschiebeanzahl. Das Ergebnis dieser Summation sind sechs Bits, die die sechs höchstwertigen Bits eines 13-Bit-Logarithmuswerts werden. Die sieben niedrigstwertigen Bits des 8-Bit-ROM-Ausgangswert werden die sieben niedrigstwertigen des Logarithmuswerts.
Die Schritte, die im vorhergehenden beschrieben wurden, werden durch die Phasenerfassungseinrichtung zweimal während jeder Abtastperiode durchgeführt. Die Schritte werden zuerst auf einem Abtastwert (mit realen und imaginären Komponenten) des gesendeten Signals durchgeführt, die bei drei Vierteln einer Abtastperiode vor dem Symboltaktabtastzeitpunkt entnommen werden. Als ein Ergebnis erzeugt die Phasenerfassungseinrichtung einen "Minus-Drei-Viertel"-Logarithmuswert. Wenn die Phasenerfassungseinrichtung die Schritte ein zweites Mal durchführt, wird ein Abtastwert des gesendeten Signals bei einem Viertel einer Abtastperiode vor dem Symboltaktabtastzeitpunkt verwendet, um einen "Minus-Ein-Viertel"-Logarithmuswert zu erzeugen.
Bei dem letzten Schritt subtrahiert die Phasenerfassungseinrichtung 10 den "Minus-Drei-Viertel"-Logarithmuswert von dem "Minus-Ein-Viertel"-Logarithmuswert um ein Phasenfehlersignal zu erhalten. Der "Minus-Drei-Viertel"-Logarithmuswert wird zuerst bestimmt. Folglich muß dieser Logarithmuswert verzögert werden, bis der "Minus-Ein-Viertel"-Logarithmuswert bestimmt ist. Zwei Verzögerungs-Latch-Schaltungen 60, 62 verzögern den "Minus-Drei-Viertel"-Logarithmuswert um ein Viertel einer Abtastperiode, jedesmal bevor der Wert bei einem ersten Eingang 66 eines Addierers 68 vorgelegt wird. Zu diesem Zeitpunkt trifft der "Minus-Drei-Viertel"-Logarithmuswert bei dem Addierer ein, der "Minus-Ein-Viertel"- Logarithmuswert wird bestimmt und trifft über den Weg 72 bei einem zweiten Eingang 70 gleichzeitig ein. Wenn beide Logarithmuswerte angekommen sind, zieht der Addierer 68 den "Minus-Drei-Viertel"-Logarithmuswert von dem "Minus-Ein- Viertel"-Logarithmuswert ab. Nach dieser Subtraktion erzeugt der Addierer 68 das Phasenfehlersignal, das an dem Ausgang 20 der Phasenerfassungseinrichtung 10 vorgelegt wird.
Es wird auf Fig. 2 Bezug genommen. Die Phasenerfassungseinrichtung 10 kann in einer Phasenverriegelungsschleife 90 verwendet werden, um ein Symboltaktsignal 94 mit den Symbolen in einem gesendeten Signal von einem digitalen Kommunikationssystem zu synchronisieren. Die Phasenverriegelungsschleife 90 ist ein Komponentenbauteil eines herkömmlichen digitalen Kommunikationsempfängers (nicht gezeigt), dessen Zweck darin besteht, das gesendete Signal zu empfangen und die Symbole, die auf dem gesendeten Signal moduliert sind, zu decodieren. Der Empfänger empfängt und trennt das gesendete Signal in ein Signal einer realen Komponente und ein Signal einer imaginären Komponente. Der Empfänger legt das Signal einer realen Komponente bei einem I-Kanaleingang 102 einer Phasenverriegelungsschleife 90 vor. Das Signal einer imaginären Komponente wird bei einem Q-Kanaleingang 104 vorgelegt.
Die Kanaleingänge 102, 104 sind mit digitalen Neuabtastungseinrichtungen 108, 110, verbunden. Die digitalen Neuabtastungseinrichtungen werden durch das Symboltaktsignal 94 getaktet, um die Signale der realen und imaginären Komponente bei den Symboltaktabtastzeitpunkten abzutasten. Die Symboltaktabtastzeitpunkte sind Zeitpunkte, bei denen ein Symbol mit einer minimalen Störung von anderen Symbolen decodiert werden kann. Die Abtastwerte der realen und imaginären Komponenten bei den Symboltaktabtastzeitpunkten werden zu dem Empfänger geliefert, damit das Symbol bei den Ausgängen 114 bzw. 116 decodiert wird. Das Symboltaktsignal 94 taktet ferner die digitalen Neuabtastungseinrichtungen, um die Signale für die reale und imaginäre Komponente bei Zeitpunkten abzutasten, die ein Viertel und drei Viertel einer Abtastperiode vor einem Symboltaktabtastzeitpunkt liegen. Diese Abtastwerte werden der Logarithmierungsphasenerfassungseinrichtung 10 bei den Eingängen 14 und 16 vorgelegt. Mit den Abtastwerten erzeugt die Logarithmierungsphasenerfassungseinrichtung 10 das Phasenfehlersignal bei dessen Ausgang 20, wie es im vorhergehenden beschrieben wurde.
Der Rest der Phasenverriegelungsschleife 90 weist die Struktur einer herkömmlichen Phasenverriegelungsschleife einer zweiten Ordnung auf. Diese Struktur weist ein Frequenzregister 120 und ein Zeitregister 122 auf, die das Symboltaktsignal 94 regeln. Das Frequenz- und Zeitregister 120, 122 sind mit D-Flip-Flops implementiert. Jedes der Register wird mit einem lokalen Taktsignal 124 getaktet. Das Phasenfehlersignal von der Phasenerfassungseinrichtung 10 liefert eine Rückkopplung zu den Registern zum Einstellen des Symboltaktsignals 94.
Das Phasenfehlersignal treibt Skalierungsschaltungen 130 und 132, die das Phasenfehlersignal mit einer Konstante &epsi;, multiplizieren. Die Konstante &epsi; ist derart, daß:
&epsi; = 2-n < 1 (5)
wodurch es ermöglicht wird, daß die Multiplikation bezüglich eines digitalen Werts durch ledigliches Verschieben nach rechts der Bits um n Bit-Positionen durchgeführt werden kann.
Addierer 138, 140, 142 schließen die Phasenverriegelungsschleife 90 ab. Die Addierer 138-142 sind angeschlossen, um eine Rückkopplung des Ausgangs jedes Registers 120, 122 zu dessen Eingang zu liefern. Insbesondere summiert der Addierer 138 das skalierte Phasenfehlersignal von der Skalierungsschaltung 132 mit einem Ausgabewert von einem Q-Ausgang 146 des Frequenzregisters 120 und liefert die Summe zu einem D-Eingang 148 des Frequenzregisters. Die Addierer 140 und 142 summieren einen Ausgabewert von einem Q-Ausgang 152 des Zeitregisters 122, das skalierte Phasenfehlersignal von der Skalierungsschaltung 130 und den Ausgabewert des Frequenzregisters 120. Diese Summe wird bei einem D-Eingang 154 des Zeitregisters 122 geliefert.
Bei dem bevorzugten Ausführungsbeispiel der Phasenerfassungseinrichtung 10 wird das Phasenfehlersignal bezüglich einer Logarithmusfunktion gemäß der Gleichung (4), die im vorhergehenden beschrieben wurde, bestimmt. Bei anderen Ausführungsbeispielen der Erfindung kann eine Phasenerfassungseinrichtung vorgesehen sein, die ein Phasenfehlersignal basierend auf der Betragsquadratfunktion bestimmt, wie sie durch die Gleichung (3), die im vorhergehenden beschrieben wurde, gegeben wurde. Das bevorzugte Ausführungsbeispiel, das die Logarithmusfunktion verwendet, sieht jedoch bestimmte Vorteile über Ausführungsbeispielen vor, die auf der Betragsquadratfunktion basieren.
Ein Vorteil, die Logarithmusfunktion anstatt der Betragsquadratfunktion bei der Phasenerfassungseinrichtung zu verwenden, besteht darin, daß das Signal-zu-Rausch-Verhältnis erhöht wird. Ein erhöhtes Signal-zu-Rausch-Verhältnis bei einer Phasenerfassungseinrichtung bedeutet eine erhöhte Leistungsfähigkeit. Eine Messung des Signal-zu-Rausch-Verhältnisses ist die Spitze-zu-Spitze-Variation des Ensemble- Mittelwerts der Funktion dividiert durch den Gleichanteil. Folglich können die Signal-zu-Rausch-Verhältnisse, die durch die zwei Funktionen verfügbar sind, durch Untersuchen derer Ensemble-Mittelwerte verglichen werden.
Wie es in dem angefügten Anhang A abgeleitet wird, ist der Ensemble-Mittelwert der Betragsquadratfunktion:
E{ x(t) ²} = A + Bcos(2πt/T) (6)
Bei Gleichung (6) muß dessen Erwartungswert nicht-negativ sein, da das Betragsquadrat immer nicht-negativ ist. Daraus folgt, daß A größer als B sein muß.
Bezugnehmend auf Fig. 3 ist ein Graph des Betragsquadrats von vier Signalverläufen 300 gegen die Zeit gezeigt. Die vier Signalverläufen 300 sind Beispiele von Signalverläufen bei einem Ensemble des Betragsquadrats des gesendeten Signals x(t) ². Der arithmetische oder Ensemble-Mittelwert 400 der Signalverläufe 300 ist in Fig. 4 gezeigt.
Um die Ensemble-Mittelwerte der Betragsquadrat- und der Logarithmusfunktion zu vergleichen, soll zuerst der Ensemble-Mittelwert des Logarithmus der Betragsquadratfunktion betrachtet werden. Aus bekannten Eigenschaften der Logarithmusfunktion kann gezeigt werden, daß:
E{log( x(t) ²)} = 2E{log( x(t) )} (7)
Folglich bezieht sich der Ensemble-Mittelwert der Logarithmusfunktion auf den Ensemble-Mittelwert des Logarithmus der Betragsquadratfunktion.
Das Bilden des Ensemble-Mittelwerts einer Logarithmusfunk tion ist zu dem Bilden des Logarithmus des geometrischen Mittelwerts des Operanden der Logarithmusfunktion äquivalent. Der Ensemble-Mittelwert des Logarithmus der Betragsquadratfunktion ist folglich zu dem Logarithmus des geometrischen Mittelwerts der Betragsquadratfunktion äquivalent. Aus der Gleichung (7) kann dann gezeigt werden, daß sich der Ensemble-Mittelwert der Logarithmusfunktion auf den geometrischen Mittelwert der Betragsquadratfunktion bezieht.
Der geometrische Mittelwert 402 des Beispielensembles der Betragsquadratfunktion ist in Fig. 4 gezeigt. Es läßt sich zeigen, daß bei den Symboltaktabtastzeitpunkten (t = nT) das gesendete Signal (x(t)) dem Symbolwert gleich ist. Der geometrische Mittelwert 402 der Betragsquadratfunktion bei den Symboltaktabtastzeitpunkten 406, 408 ist folglich dem arithmetischen Mittelwert 400 gleich. Folglich gilt:
E{log( x(nT) ²)} = log[E{ x(t) ²}]
Dies zeigt an, daß der Ensemble-Mittelwert des Logarithmus der Betragsquadratfunktion an ihren Maximumspitzenwerten dem Logarithmus des Ensemble-Mittelwerts der Betragsquadratfunktion gleich ist.
Für andere Zeitpunkte als die Symboltaktabtastzeitpunkte (t< > nT) ist der geometrische Mittelwert 402 des Betragsquadrats des gesendeten Signals kleiner oder gleich dessen arithmetischen Mittelwert 400. Es gilt folglich:
E{log( x(t) ²)} ≤ log[E{ x(t) ²}]
wobei die Gleichheit selten auftritt. Das Signal-zu-Rausch- Verhältnis ist das Verhältnis der Spitze-zu-Spitze-Variation des Ensemble-Mittelwerts der Funktion zu dem Gleichanteil. Folglich bezieht sich das Signal-zu-Rausch-Verhältnis der Logarithmusfunktion auf die Spitze-zu-Spitze-Variation 412 des Geometrischer-Mittelwert-Signalverlaufes 402 bezüglich dessen Gleichanteils 414. Da die Spitzenwerte der arithmetischen und geometrischen Mittelwerte dieselben sind, und die "Einsenkung" des geometrischen Mittelwerts tiefer ist, ist das Signal-zu-Rausch-Verhältnis der Logarithmusfunktion höher als das der Betragsquadratfunktion.
Nachdem die Grundsätze unserer Erfindung bezüglich eines beispielhaften Ausführungsbeispiels beschrieben und dargestellt wurden, wird darauf hingewiesen, daß die Erfindung bezüglich der Anordnung und bezüglich des Details modifiziert werden kann, ohne von solchen Grundsätzen abzuweichen. Dementsprechend beanspruchen wir mit unserer Erfindung all solche Ausführungsbeispiele, die in dem Schutzbereich der folgenden Ansprüche und der Äquivalente derselben liegen.

Anhang A

TAKTRÜCKGEWINNUNGSPHASENERFASSUNGSEINRICHTUNG

Hewlett-Packard, Lake Stevens Instrument Division
Es wird eine Folge von Symbolen si und eine Impulsantwortfunktion h(t) definiert. Allgemein können beide, sowohl die Symbole als auch die Impulsantwort, komplex sein. Die zeitkontinuierliche Funktion, die die Symbolfolge nach dem Durchlaufen durch die Antwortfunktion darstellt, lautet:
x(i) = si · h(t - iT)
Es wird angenommen, daß die Symbolfolge ein Zufallsprozeß ist, so daß δ[sis*n] = σ², wann immer i = n, und δ[sis*n] = 0, wann immer n ≠ i. Nun wird y(t) definiert als:
y(t) = δ[x(t)x (t)]
Durch Einsetzen der Definition von x(t) und durch Verwenden der statistischen Eigenschaften von si, können wir berechnen:
y(t) = δ[ si · h(t - iT) s*n · h (t - nT)]
y(t) = δ[sis*n]h(t - iT) · h (t - nT)
Y(t) = σ² h(t - iT)h (t - iT)
Es ist klar, daß y(t) periodisch bezüglich der unabhängigen Variablen t mit einer Periode von T ist. Dies ist der Fall, da der Wert von y(t) unverändert bleibt, wenn t durch t+mT ersetzt wird, und zwar für jedes ganzzahlige m. Wegen dieser Periodizität wissen wir, daß sich y(t) durch eine Fourier- Reihe schreiben läßt:
wobei:
Durch Einsetzen des im vorhergehenden abgeleiteten Ausdrucks für y(t) bekommen wir den folgenden Ausdruck:
Unter Verwendung des Parseval-Theorems können wir schreiben:
ck = σ²/T H(ν) G (ν)dν
Wobei H(ν) und G(ν) die Fourier Transformierten von h(t) und g(t) gemäß der Definition sind:
H(ν) = h(t)e -j2πνtdt
ck = σ²/T H(ν) H (ν - k/T) dν
Die vorhergehende Frequenzraumdarstellung von ck weist eine Symmetrie auf, die durch das Ersetzen der Integrationsvariablen durch ν = f + k/2T ausgenützt werden kann.
ck = σ²/T H( + k/2T)H ( - k/2T) d
c-k = c k
Diese Symmetrie erlaubt es uns, y(t) lediglich bezüglich positiver k-Koeffizienten zu schreiben.
Eine wesentliche Vereinfachung von ck tritt auf, falls H(ν) = 0 für alle ν > (1 + α)/2T, wobei 0 < α ≤ 2 ist. Mit dieser Einschränkung weisen wir darauf hin, daß für positive Werte von k H(k/2T + f) = 0 ist, wann immer f > (1 + α - k)/2T ist und H(k/2T - f) = 0 ist, wann immer f < (k - 1 - α)/2T ist, wobei folglich das gesamte Integral verschwindet, wenn (k - 1 - α) ≥ (1 + α - k) ist. Folglich verschwindet das Integral, wann immer k ≥ 1 + α ist, oder wenn k ≥ 3 ist. Folglich kann die obere Grenze der Summation auf 2 geändert werden.
Nun wird die Funktion z(t) = y(t) - y(t - T/2) definiert.
z(t) = 2 c&sub1; cos(2πt/T + 0)
Wobei:
0 = atan( [c&sub1;]/ [c&sub1;])
Die komplexe Zahl c&sub1; kann geschrieben werden, indem für das im vorhergehenden abgeleitete ck k = 1 eingesetzt wird, und indem beachtet wird, daß die untere und obere Integrationsgrenze (k - 1 - α)/2T bzw. (1 + α - k)/2T ist.
Die meisten digitalen Kommunikationssysteme sind für eine lineare Phase so nah wie möglich entworfen. Dies impliziert eine konstante Gruppenverzögerung, die als τ bezeichnet wird. Das Lineare-Phase-Kriterium ergibt sich dann zu:
H(ν) = H(ν) e -j2πντ
θ = -2πτ/T
Es ist hilfreich, die Gleichung durch eine Annahme weiter zu vereinfachen, daß H(f) eine "Erhöhte-Kosinus"-Betragscharakteristik in dem Übergangsbereich aufweist, derart, daß für α ≤ 1 die folgende Formel H(ν) ergibt. Das Skalieren der Übertragungsfunktion ist so gewählt, daß das Integral der Betragsquadratfunktion eine Eins ist. Dieses Skalieren bewahrt die Gesamtleistung durch H(ν). Dieses Skalieren wird so durchgeführt, daß σ² als die empfangene Mittelsignalleistung und nicht als Erregungssymbolleistung interpretiert wird.
Es soll u = (πTf)/α sein. Dann ist df = α/πT und die obere Grenze des Integrals erscheint bei u = π/2.
c&sub1; = ασ²/2π cos²(u) du
c&sub1; = ασ²/8
Es wird erneut darauf hingewiesen, daß θ = -2πτ/T ist, so daß:
Z(t) = ασ²/4cos(2π(t - τ)/ T)
Die Variabilität von α und σ macht es schwierig, z(t) direkt als eine Phasenerfassungseinrichtung in einer Verriegelungsschleife zu verwenden, um auf den Symboltakt zu verriegeln. Diese Variabilität kann entfernt werden, indem folgende Definitionen durchgeführt werden:
Die gesamte fortlaufende Analysis nahm an, daß eine Möglichkeit bestünde, eine Funktion für einen korrekten Erwartungswert zu implementieren. In Wirklichkeit muß der Erwartungswert aus einer endlichen Menge von Daten approximiert werden, und es wird Rauschen in dem Ergebnis vorhanden sein. Das Rauschen für jede spezielle Implementierung für einen Erwartungswert, die auf linearen Techniken basiert, kann approximiert werden, indem angenommen wird, daß vor dem bilden des Erwartungswerts z(t) ein additives Gauss-Rauschen aufweist. Die Varianz des addierten Rauschens kann computermäßig berechnet werden, falls genügend Annahmen über die Amplitudenverteilung der Symbole si gemacht werden. Als eine obere Schranke wird der Fall betrachtet, bei dem si {0, s} ist. Obwohl diese Verteilung unsere ursprüngliche Annahme verletzt, daß die Symbole im Mittel Null sind, könnte die vorhergehende Analysis mit einem Nicht-Null-Mittelwert durchgeführt worden sein, wobei immer noch dasselbe Ergebnis für die Phasenerfassungseinrichtung erhalten worden wäre. In diesem Fall ist σ² - s²/4. Die Varianz des Rauschens aufgrund des Fehlens einer Operation eines Erwartungswerts ist σ²z = s&sup4;/4. Daher gilt σz = s²/2 = 2σ² und
z(t) = 2σ²[σ/8 cos(2π(t - τ)/T)) + n(t)]
Wobei n(t) eine Quelle eines weißen Gauss-Rauschens mit einer Einheitsvarianz ist. Folglich ist das Signal-zu- Rausch-Verhältnis α/4, und es ist eine exponentielle Zeitkonstante von (8p/α)² erforderlich, um ein Signal-zu- Rausch-Verhältnis von p zu erhalten. Typischerweise würden die Werte α ≥.25 und p = 4 eine ausreichende Leistungsfähigkeit zum computermäßigen Berechnen der Erwartungswerte für z(t) in dem Nenner von θ(t) ergeben. Folglich würde eine eine Glättungszeitkonstante von 16384 Abtastwerten ausreichen. Der Zähler von θ(t) muß nicht in der Phasenerfassungseinrichtung selbst gefiltert werden, solange das Schleifenfiltern, das extern zu der Phasenerfassungseinrichtung implementiert ist, ausreichend schmal genug ist, um das Rauschen zu unterdrücken. Das resultierende ungefilterte Phasenerfassungseinrichtungsausgangssignal wird:
φ(t) = sin(2π(t - τ)/T) + 8/α n(t)

Claims

1. Eine Phasenfehlererfassungseinrichtung für einen Empfänger, der ein gesendetes Signal, das eine Symbolzeit enthält, empfängt, wobei der Phasenfehler zwischen der Symbolzeit in dem Signal, das durch den Empfänger empfangen wird, und einer lokalen Symbolzeit, die in dem Empfänger erzeugt wird, erfaßt wird, und wobei reale und imaginäre Komponenten des empfangenen Signals bei gleichen Bruchteilen einer Symbolperiode vor und nach der lokalen Symbolzeit abgetastet werden, um ein Eingangssignal zu der Phasenerfassungseinrichtung zu liefern, wobei die Phasenfehlererfassungseinrichtung folgende Merkmale aufweist:

jeweilige Eingänge (14, 16) für die realen und imaginären Komponenten; und

eine Betragseinrichtung (26, 28), die mit den Eingängen (14, 16) gekoppelt ist, um jeweilige Absolutwerte der Komponenten zu erzeugen;

wobei die Phasenfehlererfassungseinrichtung ferner durch folgende Merkmale gekennzeichnet ist:

eine Logarithmusfunktionseinrichtung (32, 34, 40, 42, 50, 54) zum Empfangen der Absolutwerte und zum Erzeugen von Ausgangssignalen, die auf jeweilige logarithmische Funktionen der Absolutwerte bezogen sind; und

eine Kombiniereinrichtung (60, 62, 68) zum Empfangen und Kombinieren der Ausgangssignale, die auf die jeweiligen logarithmischen Funktionen bezogen sind, wodurch die Kombiniereinrichtung (60, 62, 68) das Phasenfehlersignal erzeugt.

2. Eine Phasenfehlererfassungseinrichtung gemäß Anspruch 1, bei der die logarithmische Funktion ein Logarithmus des quadrierten Absolutwerts ist.

3. Eine Phasenfehlererfassungseinrichtung gemäß Anspruch 1, bei der die logarithmische Funktion ein Logarithmus des Absolutwerts ist.

4. Eine Phasenfehlererfassungseinrichtung gemäß Anspruch 2, bei der die Logarithmusfunktionseinrichtung (32, 34, 40, 42, 50, 54) folgende Merkmale aufweist: eine Einrichtung (32, 34) zum Kombinieren der Absolutwerte der realen und imaginären Komponenten und zum Bestimmen der Anzahl von Bit-Positionen zwischen dem höchstwertigen Bit und dem ersten "Eins"-Bit in dem kombinierten Wert; eine Einrichtung zum Speichern (46) der Anzahl als einen Bit- Verschiebungswert; eine Einrichtung (40, 42) zum Verschieben der Absolutwerte, so daß der Bit-verschobene Realteil der höchstwertige Bitteil (A) einer Adresse wird, und ein Bit-verschobener Imaginärteil der niedrigstwertige Bitteil (B) der Adresse wird; eine Nachschlageinrichtung (50) zum Bereitstellen eines Ausgangswerts, der gleich log&sub2; (A² + B²) ist; und eine Einrichtung (54) zum Addieren des höchstwertigen Bits des Ausgangswerts zu dem zweifachen des gespeicherten Bit-Verschiebungswerts, um den logarithmischen Wert zu erzeugen.

5. Eine Phasenfehlererfassungseinrichtung gemäß Anspruch 4, bei der die Kombiniereinrichtung (60, 62, 68) eine Verzögerungseinrichtung (60, 62) zum Verzögern des logarithmischen Werts der realen Komponente bezüglich des logarithmischen Werts der imaginären Komponente aufweist, und ferner eine Einrichtung (68) aufweist, um den erstgenannten Wert von dem letztgenannten Wert zu subtrahieren, um das Phasenfehlersignal zu liefern.

6. Eine Phasenfehlererfassungseinrichtung gemäß Anspruch 4 oder 5, bei der die Größe der Nachschlageinrichtung (50) auf der Basis reduziert ist, daß das höchstwertige Bit der Adresse von entweder dem Bit-verschobenen Real- oder dem Bit-verschobenen Imaginärteil weggelassen wird.

7. Eine Phasenverriegelungsschleife mit der Phasenerfassungseinrichtung gemäß einem der vorhergehenden Ansprüche, die eine Zeitregistereinrichtung (154) und eine Frequenzregistereinrichtung (148) aufweist und auf das Phasenfehlersignal anspricht, zum Regeln der lokalen Symbolzeit, die in dem Empfänger erzeugt wird, so daß dieselbe der Symbolzeit in dem empfangenen Signal entspricht.

8. Eine Phasenverriegelungsschleife gemäß Anspruch 7, die ferner folgende Merkmale aufweist: eine Skalierungseinrichtung (130, 132) zum Skalieren des Phasenfehlersignals, so daß eine Multiplikation bezüglich eines digitalen Werts einfach durch Bit-Verschieben durchgeführt werden kann; einen ersten Addierer (138) zum Addieren eines skalierten Phasenfehlersignals zu einem Ausgangssignal von der Frequenzregistereinrichtung (148), zu der der erste Addierer (138) ein Eingangssignal liefert; einen zweiten Addierer (140) zum Addieren eines weiteren skalierten Phasenfehlersignals zu einem Ausgangssignal der Zeitregistereinrichtung (154); und einen dritten Addierer (142) zum Addieren des Ausgangssignals des zweiten Addierers zu dem Ausgangssignal der Frequenzregistereinrichtung (148); wobei die Zeitregistereinrichtung (154) die lokale Symbolzeit zum Abtasten der realen und imaginären Komponenten des empfangenen Signals liefert.

9. Ein Verfahren zum Erfassen eines Phasenfehlers zwischen einer Symbolzeit in einem Signal, das von einem Empfänger empfangen wird, und einer lokalen Symbolzeit, die in dem Empfänger erzeugt wird, wobei das Verfahren folgende Schritte aufweist:

Abtasten der realen und imaginären Komponenten des empfangenen Signals bei gleichen Bruchteilen einer Symbolperiode vor und nach der lokalen Symbolzeit; und

Erzeugen von Absolutwerten der realen und imaginären Komponenten;

wobei das Verfahren ferner durch die folgenden Schritte gekennzeichnet ist:

Erzeugen von Ausgangssignalen, die auf jeweilige logarithmische Funktionen der realen und imaginären Komponenten bezogen sind; und

Kombinieren der Ausgangssignale, die auf die jeweiligen logarithmischen Funktionen bezogen sind, um das Phasenfehlersignal zu erzeugen.

10. Ein Verfahren gemäß Anspruch 9, bei dem die logarithmische Funktion ein Logarithmus des quadrierten Absolutwerts ist.

11. Ein Verfahren gemäß Anspruch 9, bei dem die logarithmische Funktion ein Logarithmus des Absolutwerts ist.

12. Ein Verfahren gemäß Anspruch 10, das ferner folgende Schritte aufweist:

Kombinieren der Absolutwerte der realen und imaginären Komponenten;

Bestimmen der Anzahl von Bit-Positionen zwischen dem höchstwertigen Bit und dem ersten "Eins"-Bit in dem kombinierten Wert;

Speichern der Anzahl als einen Bit-Verschiebungswert; Verschieben der Absolutwerte, so daß der Bit-verschobene Realteil der höchstwertige Bitteil (A) einer Adresse wird, und so daß der Bit-verschobene Imaginärteil der niedrigstwertige Bitteil (B) der Adresse wird;

Liefern eines Ausgangswerts, der gleich log&sub2; (A² + B²) ist; und

Addieren des höchstwertigen Bits des Ausgangswerts zu dem zweifachen des gespeicherten Bit-Verschiebungswerts, um den logarithmischen Wert zu erzeugen.

13. Ein Verfahren gemäß Anspruch 12, das ferner die Schritte des Verzögerns des logarithmischen Werts der realen Komponente bezüglich des logarithmischen Werts der imaginären Komponente und des Subtrahierens des erstgenannten Werts von dem letztgenannten Wert aufweist, um das Phasenfehlersignal zu liefern.

14. Ein Verfahren gemäß einem der Ansprüche 9-13, das ferner das Modifizieren der Inhalte von Zeit- und Frequenzregistern (154, 148) aufweist, um den lokalen Symboltakt gemäß dem erfaßten Phasenfehler zu regeln.