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DE69226887T2 - Halbleiteranordnung und Verfahren zum Herstellen einer derartigen Halbleiteranordnung - Google Patents

Halbleiteranordnung und Verfahren zum Herstellen einer derartigen Halbleiteranordnung

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DE69226887T2
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Germany
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layer
conductive
etching
insulating layer
conductive regions
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Hermanus Leonardus Nl-5656 Aa Eindhoven Peek
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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Description

  • Die Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiteranordnung mit einem Halbleiterkörper, der auf einer der Oberflächen ein Schaltungselement aufweist, das wenigstens zwei leitende Gebiete und ein Source- und Drain- Gebiet eines MOS-Transistors aufweist.
  • Bei komplizierten integrierten Schaltungen ist es üblich, Mehrschichtverbindungen zu verwenden, wobei eine oder mehrere der unteren Verbindungsschichten aus polykristallinem Silizium (Poly) und/oder Silizid, und die oberen Schicht(en) aus Metall, wie Al, herzustellen. Dabei ist es üblich, Polyspuren (oder Silizidspuren) und monokristallinie Zonen in dem Körper über Metallstöpsel mit der ersten Metallschicht zu verbinden. Diese enthalten meistens W oder TiW und W. Die Erste Metallschicht ist ebenfalls mittels Stöpselverbindungen mit der zweiten Metallschicht verbunden.
  • Aus US-A 4.808.552 ist ein Verfahren bekannt, wobei die Oberfläche, die mit einer Isolierschicht bedeckt ist, mit einer Leiterspur versehen ist, welche die Leitenden Gebiete über Kontaktfenster in der Isolierschicht miteinander verbindet und in der Isolierschicht über wenigstens im Wesentlichen die ganze Dicke frei gelassen ist, wobei die Isolierschicht in dem Gebiet zwischen den genannten Kontaktfenstern und unter der Leiterspur mit einer Ätzsperrschicht aus einem Material versehen ist, das gegenüber der Isolierschicht selektiv ätzbar ist. Bei diesem bekannten Prozeß sind einzelne Verfahrensschritte zum Anbringen der aus Siliziumnitrid bestehenden Ätzsperr-schicht erforderlich.
  • Ein Verfahren nach Anspruch 1 der Erfindung umfaßt die nachfolgenden Verfahrensschritte:
  • - das Bedecken der genannten zwei leitenden Gebiete mit einem Isoliermaterial, wodurch eine erste Isolierschicht (15a) gebildet wird,
  • - das Auftragen einer ersten leitenden Schicht (24) über die ganze Anordnung, wobei das genannte erste leitende Material gegenüber dem genannten Isoliermaterial selektiv ätzbar ist,
  • - das gleichzeitigen Bilden einer Ätzsperrschicht (21) und der Gate-Elektrode 19 des genannten MOS-Transistors aus der genannten ersten leitenden Schicht,
  • - wobei die Ätzsperrschicht in einem Gebiet zwischen den genannten leitenden Gebieten gebildet und derart mit einem Muster versehen wird, daß an einem der Enden ein Teil der genannten Isolierschicht über eines der genannten leitenden Gebiete (3f) liegt und wobei die Ätzsperrschicht an dem anderen Ende eine Unetrbrechung (25) aufweist, wodurch ein Teil der genannten ersten Isolierschicht über das andere leitende Gebiet (3b) liegt,
  • - das Bedecken der ganzen Anordnung mit dem genannten Isoliermaterial, wodurch eine zweite Isolierschicht (15b) gebildet wird,
  • - das Definieren von Kontaktöffnungen auf der zweiten Isolierschicht durch den Gebrauch einer darauf gebildeten Maske (26), so daß eine Öffnung zum Kontaktieren eines der leitenden Gebiete (3f) durch einen Rand der genannten Maske und das Ende der Ätzsperrschicht definiert wird, wodurch derjenige Teil der ersten Isolierschicht freigegeben wird, der über das genannte leitende Gebiet liegt,
  • - das Ätzen der zweiten Isolierschicht durch die Maske (26) hindurch bis zur Ätzsperrschicht, zu der Gate-Elektrode und zu der Halbleiterkörperoberfläche, und an Stellen, an denen die erste Isolierschicht frei liegt, wobei geätzt wird, bis Teile der leitenden Gebiete frei liegen, wodurch auf diese Weise Kontaktfenster (30, 31) erhalten werden,
  • - das Auftragen einer zweiten leitenden Schicht (32) über die ganze Anordnung, wobei diese zweite leitende Schicht die frei liegenden leitenden Gebiete, die Gate-Elektrode und die Source-/Drain-Gebiete kontaktiert,
  • - das Zurückätzen der zweiten leitenden Schicht zum Bilden einer versenkten Leiterspur.
  • Auf diese Weise ist es nicht notwendig, eine einzelne Ätzsperrschicht und eine Photomaske für die Ätzsperrschicht zu verwenden.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
  • Fig. 1 den Schaltplan eines ladungsgekoppelten Bildaufnehmer vom Rasterübertragungstyp,
  • Fig. 2 einen Teil der in Fig. 1 dargestellten Anordnung mit den schematisch angegebenen Verbindungen zwischen den Taktleitungen und den Taktelektroden nach der Erfindung,
  • Fig. 3 einen Schnitt durch einen Teil der Anordnung nach Fig. 2,
  • Fig. 4 eine Draufsicht des in Fig. 3 dargestellten Teils,
  • Fig. 5-8 einige Herstellungsstufen der Anordnung,
  • Fig. 9 einen Schnitt durch eine zweite Ausführungsform der Anordnung.
  • Die Erfindung wird näher erläutert anhand einer ladungsgekoppelten Anordnung, insbesondere einer Bildaufnahmeanordnung, wofür die Erfindung von besonderer Bedeutung ist. Aus der Beschreibung dürfte es jedoch ohne Weiteres einleuchten, daß die Erfindung sich auch mit Vorteil bei anderen Typen integrierter Schaltungen anwenden läßt.
  • Fig. 1 zeigt eine schematische Draufsicht eines Rasterübertragungsbildaufnehmers mit einem System nebeneinander liegender vertikaler CCD-Leitungen 1, verteilt über einen Aufnahmeteil A und einen Speicherteil B. Der Aufnahmeteil A dient bekanntlich zum Umwandeln eines projizierten Bildes in Ladungspakete. Die Ladungspakete werden am Ende der Aufnahmezeit schnell in den Speicherteil B gegeben, der vor eintreffender Strahlung abgeschirmt ist. Auf der Unterseite des Speicherteils ist das horizontale Ausleseregister C vorgesehen, das mit einem Ausgangsverstärker 2 versehen ist. Die Ladungspakete, dioe in dem B-Teil gespeichert sind, werden reihenweise in das Ausleseregister C gegeben und sequentiell zu dem Ausgangsverstärker 2 ausgelesen. Der Ladungstransport und die Ladungsspeicherung werden von Taktspannungen gesteuert, die an Taktelektroden 3 angelegt werden, von denen in Fig. 1 vier Stück schematisch dargestellt sind, 1, 2, 3 und 4.
  • Für die Taktelektroden ist es üblich, eine 2- oder 3-Schicht-Poly-Si- Technologie anzuwenden, wodurch in 2 oder 3 Schichten eine überlappende Gatterstruktur hergestellt wird. Ein nachteil dieser Technologie ist, daß die Struktur, auf die das Bild projiziert wird, sehr rauh ist, wodurch Licht zu unempfindlichen Gebieten abgelenkt werden kann. Außerdem ist es schwierig, im Falle eines Farbsensors, ein Farbfilter genau anzuordnen. Die verwendeten poly-Schichten sind meistens 0,3-0,5 um (1 um = 10&supmin;&sup6; m) dick, was zu dick ist um noch genügend blaues Licht hindurchzulassen. Deswegen wird oft Poly-Si- frei photoempfindliche Oberfläche dadurch gebildet, daß die Gatterkonfiguration angepaßt wird. Die Dicke des Poly-Si ist so groß, weil sonst, d. h. bei geringeren Dicken, der Widerstand zu groß wird und damit die RC-Zeit je Taktphase. In dem hier zu beschreibenden Beispiel wird für die Taktelektroden wenigstens des A-Teils eine Einfach-Schicht-Poly- Technologie angewandt werden mit einer sehr dünnen Polyschicht, etwa 50 nm dick, wodurch der Sensor eine gute Empfindlichkeit hat für das ganze sichtbare Spektrum, es keine Überlappung zwischen Gattern der jeweiligen Phasen gibt und die Struktur topographisch sehr flach ist.
  • Fig. 2 zeigt eine schematische Draufsicht eines Teils der Elektrodenkonfiguration in dem Aufnahmeteil A. Die Taktelektroden 3 werden gebildet durch nebeneinander liegende, einander nicht überlappende Polystreifen mit einer Dicke von 50 nm. Die relativ hochohmigen Streifen 3 sind mit niederohmigen Metallbahnen 4 verbunden, die an der Stelle der Punkte mit den Polystreifen 3 verbunden sind. In der dargestellten Ausführungsform einer 4-Phasen-CCD ist jeder Metallstreifen 4 mit jeder vierten Taktelektrode 3 verbunden. Die Metallstreifen 4 können sehr schmal gemacht werden, wodurch relativ große Räume zwischen den Metallstreifen frei bleiben, durch die das Licht in den Halbleiterkörper eindringen kann. Wie in Fig. 1 dargestellt, können die Gatter 3 mit je einer Anzahl in einem Abstand voneinander liegenden Streifen 4 mit den gewünschten Taktleitungen verbunden werden zum Erhalten des gewünschten niedrigen Wertes der RC-Zeit. Auf der Oberseite der CCD-Matrix können die Metallstreifen 4 über Verbindungen 6 mit vier Taktleitungen 5 verbunden werden, über welche die Taktsignale 1, 2, 3 und 4 zugeführt werden.
  • Fig. 3a zeigt im Schnitt einen Teil einer Halbleiteranordnung, in der die Erfindung verkörpert ist, mit einem Teil einer ladungsgekoppelten Anordnung zum Gebrauch in einem Aufnahmeteil A in dem Bildaufnehmer nach Fig. 2 und einem MOS-Transistor, der mit der ladungsgekoppelten Anordnung integriert ist. Fig. 3b zeigt eine schematische Draufsicht des in Fig. 3a dargestellten Teils.
  • Die Anordnung weist einen Halbleiterkörper 10 aus Silizium auf, mit einer Oberfläche 11, an der oder in deren Nähe die ladungsgekoppelte Anordnung 12 und der MOST 13 liegen. Die ladungsgekoppelte Anordnung umfaßt eine Reihe von Taktelektroden 3a, 3b, 3c usw., die durch dünne, etwa 50 nm dicke polykristalline Siliziumstreifen gebildet werden. Die Gatter 3 bilden die obengenannten leitenden Gebiete und sind durch die dünne delektrische Schicht 14 von der Oberfläche 11 getrennt. In dem vorliegenden Ausführungsbeispiel umfaßt das Gatterdielektrikum nur eine Schicht Siliziumoxid, kann aber auch selbstverständlich aus einem anderen Isoliermaterial oder aus Doppelschichten aus beispielsweise Siliziumoxid und Siliziumnitrid bestehen. Die Gatter 3 sind in einer delektrischen Schicht 15 eingebettet, die völlig aus Siliziumoxid bestehen kann, aber selbstverständlich auch völlig oder teilweise aus anderen Materialien zusammengesetzt sein kann. Die Schicht 15 ist aus 2 Teilen 15a und 15b zusammengesetzt, worauf nachstehend noch eingegenagen wird.
  • Der MOS-Transistor 13 umfaßt eine Source- und eine Drain-Zone 17, 18 und eine Gate-Elektrode 19, die durch das Gatteroxid 14 des unterliegenden Kanalgebietes isoliert ist.
  • Auf der isolierenden Schicht 15 oder wenigstens auf Teil 15a der Isolierschicht ist eine Leiterspur 4 gebildet, die über Kontaktfenster in der Isolierschicht 15 die leitenden gebiete 3b und 3f miteinander verbindet. Der Leiter 4 ist über wenigstens nahezu die ganze Dicke in der Schicht 15 eingebettet, wodurch eine nahezu flache Oberseite erhalten wird. Nach der Erfindung ist in dem zwischenliegenden Gebiet zwischen den leitenden Gebieten 3b und 3f eine Ätzsperrschicht 21 vorhanden, welche die Leiterspur 4 von dem unterliegenden Teil 15a der Isolierschicht 15 trennt. Die Schicht 21 enthält ein von der Isolierschicht 15 abweichendes Material, gegenüber dem die Schicht 15 selektiv ätzbar ist.
  • Das Anbringen der Ätzsperrschicht erfordert keine zusätzlichen Verfahrensschritte, da die Schicht 21 einen Teil eines aus einer gemeinsamen Schicht hergestellten Schichtmuster bildet, das, ausgenommen die Ätzsperrschicht 21, weitere Teile in der Anordnung umfaßt und daher gleichzeitig mit diesen weiteren Teilen gebildet werden kann. In dem vorliegenden Ausführungsbeispiel ist die Ätzsperrschicht 21 aus polykristallinem Si lizium, das zusammen mit der Gate-Elektrode 19 des Transistors 13 zu der zweiten polykristallinen Verdrahtungsschicht gehört. Die Dicke der zweiten Schicht beträgt etwa 0,4 um und ist wegen des Widerstandes viel größer gewählt worden als die Dicke der Gatter 3a, 3b usw. die wegen der Photoempfindlichkeit nur etwa 50 nm beträgt. Der Transistor 13 ist weiterhin mit einem Kontajt 22 versehen, der mit der Zone 18 verbunden ist, und mit einem Kontakt 23, der mit der Gate-Elektrode 19 verbunden ist, wobei die Kontakte 22, 23 durch Stöpsel gebildet werden. In der Zeichung ist der Kontakt 23 über dem Kanalgebiet dargestellt. In Wirklichkeit wird er jedoch vorzugsweise über dem in der Zeichnung nicht dargestellten Feldoxid angebracht werden.
  • Anhand der Fig. 5-7 werden eine Herstellungsschritte der Anordnung nach Fig. 3 und 4 näher beschrieben. In diesen Figuren ist die Anordnung gemäß demselben Schnitt wie in Fig. 3 dargestellt.
  • Fig. 5 zeigt schematisch die Phse, in der die Taktelektroden 3 aus einer etwa 50 nm dicken polykristallinen Siliziumschicht gebildet sind.
  • Die Gate-Elektroden 3 werden danach mit einer Oxidschicht 15a bedeckt. Diese Schicht, die beispielsweise durch an sich bekannte CVD-Techniken und durch örtliches Wegätzen angebracht werden kann, hat eine Dicke von etwa 0,3 um. Danach wird durch Niederschlag eine etwa 0,4 um dicke zweite polykristalline Siliziumschicht 24 angebracht. Mit Hilfe an sich bekannter photolithographischer Schritte wird aus dieser Schicht einerseits die Gate-Elektrode 19 des MOSTs 13 gebildet, andererseits die Ätzsperrschicht 21. Die Breite der Ätzsperrschicht beträgt 1,7-2 um und ist etwas größer gewählt worden als die Breite der in einer späteren Phase anzubringenden Leiterspur 4. An der Stelle der anzubringenden Verbindung zwischen der Leiterspur 4 und der Gate-Elektrode 3b weist die Schicht 21 eine Unterbrechung mit einer Breite von etwa 1,1 um auf bei einer Breite von etwa 2 um der Gate-Elektrode 3b. Das Ganze wird dann mit einer dicken Oxidschicht 15b mit einer Dicke von etwa 1 um abgedeckt. Auf der Oberfläche dieser Oxidschicht wird in Form einer Photolackschicht eine Maske 26 gebildet, die zu dem in einer späteren Phase zu erhaltenen Metallmuster komplementär ist bzw. zu demselben umgekehrt ist. Die Maske 26 weist Öffnungen 27 an der Stelle der Kontakte 22, 23 auf und eine Öffnung 28 an der Stelle der zu bildenden Verbindung 4. Die Breite der Öffnung 28, die möglichst symmetrisch über der Ätzsperrschicht 21 liegt, beträgt etwa 1,1 um, so daß die Ätzsperrschicht etwa 0,3-0,5 um auf beiden Seiten der Öffnung 28 herausragt. In dieser Phase des Prozesses können auch Source- und Drain-Zonen 17, 18 von MOSTen und andere Zonen angebracht werden. Die Anordnung befindet sich dann in der Phase nach Fig. 6. Die Anordnung wird dann einer Ätzbehandlung ausgesetzt, wobei die Oxidschicht 15a, 15b an der Stelle der Öffnungen 27, 28 entfernt wird. Die Ätzbehandlung wird selektiv durchgeführt, in dem Sinne, daß beim Ätzen des Oxids das polykristalline Silizium der Gate-Elektroden 3, 19 und die Ätzsperrschicht 21 nicht oder wenigstens in viel geringerem Maße angegriffen wird. Der Ätzvorgang ist vorzugsweise ein anisotroper Plasmaätzvorgang zur Vermeidung von Unterätzung. Das Ätzen des Oxids wird fortgesetzt bis zu einer Tiefe, wo es ein anderes Material gibt, d. h. beispielsweise bis an das monokristalline Si-Material an der Stelle der Source- oder Drain-Zone 18, bis an das polykristalline Si-Material an der Stelle der Gate-Elektrode 19 des MOSTs und der Ätzsperrschicht 21. An der Stelle der Gate-Elektrode 3b, wo die Ätzsperrschicht 21 die Unterbrechung 25 aufweist, wird das Kontaktfenster 30 gebildet. Das Ätzen der Oxidschicht 15 geht weiter bis an das polykristalline Si-Material der ersten Poly-Schicht. Die Breite des Fensters 30 wird in der Richtung des Schnittes nach Fig. 7 durch die Breite der Unterbrechung 25 in der Ätzsperrschicht 21 bestimmt. Die Breite in der Richtung quer zu der Zeichenebene wird durch die Maske 26 bestimmt. Die Breite des Kontaktfensters 31 an der Stelle des Polt-Streifens 3f wird im Schnitt nach Fig. 7 durch den Abstand zwischen der Ätzsperrschicht 21 auf der linken Seite des Fensters 31 und den Rand der Maske 26 auf der rechten Seite des zu bildenden Fensters 31. Die Breite des Fensters 31 in der Richtung quer zu der Zeichenebene wird wieder durch die Maske 26 bestimmt.
  • Nach dem Ätzen wird die Maske 26 wieder entfernt, wonach eine dicke Metallschicht 31 (Fig. 8) angebracht wird, welche die ganze Oberfläche bedeckt. In dem vorliegenden Ausführungsbeispiel wird für die Schicht 32 Wolfram gewählt. Selbstverständlich können auch andere geeignete Materialien gewählt werden. Bevor die Schicht 32 angebracht wird, kann eine dünne Schicht Ti W 33 angebracht werden, beispielsweise im Zerstäubungsverfahren. Die Schicht 33 sorgt für eine gute Haftung der Metallschicht 32 und bildet außerdem eine gute Diffusionssperre.
  • Nach der Metallauftragung wird die Metallschicht 32/33 einer Ätzbehandlung ausgesetzt und bis an die obere Fläche der dicken Oxidschicht 15 zurückgeätzt. Die Konfiguration nach Fig. 3 ist damit erhalten worden.
  • Durch Verwendung der zweiten polykristallinen Siliziumschicht für die Ätzsperrschicht 21 ist eine zusätzliche Maske zum Maskieren der Oxidschicht 15 in dem Zwischengebiet zwischen dem zu bildenden Kontaktfenster 30, 31 eingespart. In dem hier beschriebenen Ausführungsbeispiel werden nur zwei polykristalline Siliziumschichten verwendet. In Fig. 9 ist im Schnitt ein Ausführungsbeispiel mit drei polykristallinen Schichten dargestellt. In der Zeichnung ist nur ein Teil eines CCD-Kanals dargestellt. Die ladungsgekoppelte Anordnung umfaßt Taktelektroden in zwei Polyschichten, und zwar die Gate- Elektroden 35a, b, c in Poly 1 und die Gate-Elektroden 36a, b, c in Poly 2. Die Dicke der zwei polyschichten liegt zwischen beispielsweise 0,3 und 0,5 um. Diese Dicke ist viel größer als die Dicke der CCD-Elektroden 3 in dem vorhergehenden Beispiel, wodurch der Widerstand viel niedriger sein wird. Dennoch kann es vorteilhaft sein, auch in diesem Fall die Elektroden mit niederohmigen Brückenverbindungen 4 zu verbinden, beispielsweise wenn die Abmessungen des Bildaufnehmers sehr groß sind.
  • Bei der Herstellung der in Fig. 9 dargestellten Anordnung werden zunächst die Elektroden 35a, 35b, 35c aus einer ersten polykristallinen Siliziumschicht gebildet, mit Öffnungen zwischen den Elektroden. Nach dem Bedecken der Gate-Elektroden 35 mit einer Oxidschicht wird eine zweite polykristalline Siliziumschicht aufgetragen, aus der die Gate- Elektroden 36a, 36b, 36c gebildet werden, welche die Öffnungen zwischen den Gate- Elektroden 35 füllen. Die Gate-Elektroden 36 können, wie in Fig. 9 dargestellt, die Gate- Elektroden 35 überlappen. In einer nachfolgenden Phase werden die Gate-Elektroden 35, 36 mit der Oxidschicht 1 Sa bedeckt, wonach eine dritte polykristalline Siliziumschicht aufgetragen wird, aus der die Ätzsperr-schicht 21 gebildet wird. Weil diese dritte Polyschicht sowieso anderswo erforderlich ist, u. a. für den (in Fig. 9 nicht dargestellten) Parallel-Reihe- Übergang zwischen dem Speicherteil B und dem horizontalen Ausleseregister C (Siehe Fig. 1), erfordert die Auftragung der Ätzsperrschicht 21 weder einen zusätzlichen Auftragungsschritt noch eine Maska. Die Gate-Elektrode 19 der MOS-Transistoren (in Fig. 9 nicht dargestellt) kann in Poly 2 gebildet werden, bevor Dotierungsschritte für die Source- und die Drain-Zone durchgeführt werden. Wenn die Ätzsperrschicht 21 gebildet ist, kann die Her stellung der Anordnung auf eine Art und Weise entsprechend der bei dem vorhergehenden Beispiel fortgesetzt werden. Dabei wird zunächst eine dicke Oxidschicht 15 aufgetragen, in der mit Hilfe einer umgekehrten Metallmaske das Muster der zu bildenden Verdrahtung angebracht wird. Das Ätzen erfolgt an der Stelle der Gate-Elektroden 35b und 35d bis an das Polymaterial dieser Gate-Elektroden. In dem Gebiet zwischen diesen Gate-Elektroden wird das Ätzen durch die Ätzsperrschicht 21 beendet. Nach der Ätzbehandlung wird auf die oben beschriebene Art und Weise durch Ablagerung und Zurückätzung das versenkte Metallmuster mit der Brückenverbindung 4 gebildet.

Claims (2)

1. Verfahren zum Herstellen einer Halbleiteranordnung mit einem Halbleiterkörper (10), der auf einer der Oberflächen (11) ein Schaltungselement aufweist, das wenigstens zwei leitende Gebiete (3b, 3f) und ein Source- (18) und Drain-Gebiet (17) eines MOS-Transistors (13) aufweist, wobei dieses Verfahren weiterhin die nachfolgenden Verfahrensschritte umfaßt:
- das Bedecken der genannten zwei leitenden Gebiete mit einem Isoliermaterial, wodurch eine erste Isolierschicht (15a) gebildet wird,
- das Auftragen einer ersten leitenden Schicht (24) über die ganze Anordnung, wobei das genannte erste leitende Material gegenüber dem genannten Isoliermaterial selektiv ätzbar ist,
- das gleichzeitige Bilden einer Ätzsperrschicht (21) und der Gate-Elektrode 19 des genannten MOS-Transistors aus der genannten ersten leitenden Schicht,
- wobei die Ätzsperrschicht in einem Gebiet zwischen den genannten leitenden Gebieten gebildet und derart mit einem Muster versehen wird, daß an einem der Enden ein Teil der genannten Isolierschicht über eines der genannten leitenden Gebiete (3f) liegt und wobei die Ätzsperrschicht an dem anderen Ende eine Unterbrechung (25) aufweist, wodurch ein Teil der genannten ersten Isolierschicht über das andere leitende Gebiet (3b) liegt,
- das Bedecken der ganzen Anordnung mit dem genannten Isoliermaterial, wodurch eine zweite Isolierschicht (15b) gebildet wird,
- das Definieren von Kontaktöffnungen auf der zweiten Isolierschicht durch den Gebrauch einer darauf gebildeten Maske (26), so daß eine Öffnung zum Kontaktieren eines der leitenden Gebiete (3f) durch einen Rand der genannten Maske und das Ende der Ätzsperrschicht definiert wird, wodurch derjenige Teil der ersten Isolierschicht freigegeben wird, der über das genannte leitende Gebiet liegt,
- das Ätzen der zweiten Isolierschicht durch die Maske (26) hindurch bis zur Ätzsperrschicht, zu der Gate-Elektrode und zu der Halbleiterkörperoberfläche, und an Stellen, an denen die erste Isolierschicht frei liegt, wobei geätzt wird, bis Teile der leitenden Gebiete frei liegen, wodurch auf diese Weise Kontaktfenster (30, 31) erhalten werden,
- das Auftragen einer zweiten leitenden Schicht (32) über die ganze Anordnung, wobei diese zweite leitende Schicht die frei liegenden leitenden Gebiete, die Gate-Elektrode und die Source-/Drain-Gebiete kontaktiert,
- das Zurückätzen der zweiten leitenden Schicht zum Bilden einer versenkten Leiterspur.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Ätzbehandlung zum Entfernen der Isolierschicht in dem zwischenliegenden Gebiet und an der Stellen der Kontaktfenster anisotrop durchgeführt wird.
DE69226887T 1991-01-21 1992-01-14 Halbleiteranordnung und Verfahren zum Herstellen einer derartigen Halbleiteranordnung Expired - Fee Related DE69226887T2 (de)

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