DE69127111T2

DE69127111T2 - Verfahren zum Nachladen aufgeschobener Datenauslagerungen in einen Copy-back Daten-Cachespeicher

Info

Publication number: DE69127111T2
Application number: DE69127111T
Authority: DE
Inventors: Robin W Edenfield; William B Ledbetter
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1990-02-26
Filing date: 1991-01-10
Publication date: 1998-02-19
Anticipated expiration: 2011-01-11
Also published as: KR920000040A; JP3067112B2; JPH0659976A; DE69127111D1; EP0444401A2; EP0444401A3; US5197144A; EP0444401B1

Description

BEREICH DER ERFINDUNG

Diese Erfindung bezieht sich auf ein Verfahren zum Nachladen aufgeschobener Datenauslagerungen in einen Copy-back Daten-Cachespeicher.

HINTERGRUND DER ERFINDUNG

Die Aufrechterhaltung der Bandbreite des externen Speicherbusses wird zu einer signifikanten Konzeptionsbetrachtung bei gleichzeitigem Anstieg der Mikroprozessorgeschwindigkeiten. Diese schnelleren Mikroprozessoren richten in zunehmendem Maße Anfragen an das Speichersystem und an Mehrfachprozessoren sowie DMA-Geräte, die den gleichen Systembus benutzen. Die M68000-Reihe der Mikroprozessoren benutzt normalerweise 90-95% der externen Busbandbreite aufgrund der ausgesprochen effizienten, in Reihen geschalteten internen Architektur der Zentrarozessoreinheit (CPU). In einigen Systemen entstand das Problem der unzureichenden Busbandbreite durch Cachespeicher-Pläne, insbesondere Cachespeicher, die umfangreiche Dateneinträge (deutlich größer als der Bus) unterbringen.
Die Cachespeicher-Pläne wurden von Computer-Designern benutzt, um die Zugriffszeiten einer CPU auf den Hauptspeicher zu reduzieren und dadurch die Systemleistung zu steigern. In vielen Computersystemen besteht der Hauptspeicher aus einem großen Bereich mit Speichergeräten, deren Geschwindigkeiten im Vergleich mit Prozessorgeschwindigkeiten langsam sind. Während der Zugriffe auf den Hauptspeicher wird der Prozessor gezwungen, zusätzlichen Wartestatus einzufügen, um die langsameren Speichergeräte unterzubringen. Mit einem Cache kann die Systemleistung während der Speicherzugriffe verbessert werden. Kleiner als der Hauptspeicher und deutlich schneller, bietet der Cache schnelle lokale Speicherung für Daten und Befehlscode, der häufig von dem Prozessor benutzt wird. In Computersystemen mit Cachespeichern werden Speicheroperationen von dem Prozessor zuerst über den Cachespeicher abgewickelt. Auf den langsameren Hauptspeicher wird nur von dem Prozessor zugegriffen, wenn die Speicheroperation mit dem Cachespeicher nicht abgeschlossen werden kann. Im allgemeinen kann der Prozessor mit hoher Wahrscheinlichkeit einen Großteil seiner Speicheroperationen durch den Cachespeicher erfüllen. Demzufolge können in Computersystemen, die einen Cachespeicher benutzen, die effektiven Speicherzugriffszeiten zwischen einem Prozessor und dem relativ langsamen Hauptspeicher reduziert werden.
Die Cachespeicher können dank einer Anzahl unterschiedlicher Einrichtungen wesentlich optimiert werden. Eine wichtige Einrichtung, welche die Leistung des Cachespeichers und die Konzeptionskomplexität beeinflußt, ist das Schreiben durch den Prozessor oder einen alternativen Busmaster. Da zwei Kopien eines bestimmten Datenteus oder Befehlscodes vorhanden sein können, eine im Hauptspeicher und eine Kopie im Cachespeicher, kann es beim Schreiben in den Haupt- oder in den Cachespeicher zu Inkohärenz zwischen den beiden Speichersystemen kommen. Die bestimmten Daten werden beispielsweise in einer zuvor bestimmten Adresse sowohl im Cache- als auch im Hauptspeicher gespeichert. Während ein Prozessor die zuvor bestimmte Adresse schreibt, prüft der Prozessor zuerst die Inhalte des Cachespeichers für die Adresse. Nachdem die Adresse im Cachespeicher gefunden wurde, fährt der Prozessor fort, die neuen Daten unter der zuvor bestimmten Adresse in den Cachespeicher zu schreiben. Daraus ergibt sich, daß die Daten im Cachespeicher geändert werden, jedoch nicht im Hauptspeicher. Deshalb kommt es zwischen Cache- und Hauptspeicher zu Inkohärenz.
Der Inkohärenz zwischen Cache- und Hauptspeicher, die entsteht, während der Prozessor Schreibvorgänge ausführt, kann mit Hilfe zweier Techniken begegnet werden. In einer ersten Technik garantiert ein "Write-through" Cachespeicher Konsistenz zwischen Cache- und Hauptspeicher, indem während der Schreibvorgänge des Prozessors sowohl in den Cache- als auch in den Hauptspeicher geschrieben wird. Die Inhalte von Cache- und Hauptspeicher sind immer identisch, und so sind die beiden Speichersysteme stets kohärent. In einer zweiten Technik, einer "Write-back"- oder "Copy back"-Technik, bearbeitet der Cachespeicher die Schreibvorgänge des Prozessors, indem nur in den Cachespeicher geschrieben wird, und ein "dirty" Bit(s) gesetzt wird, um die Cachespeicher-Einträge zu kennzeichnen, die von dem Prozessor geändert wurden. Ein nachfolgender Versuch des Prozessors auf den Cachespeicher zuzugreifen, resultiert in einer Meldung des Cachespeichers "miss" und kann den Ersatzalgorithmus veranlassen, den veränderten Cachespeicher-Eintrag zum Ersatz auszuwählen, und den gesamten, veränderten Cachespeicher-Eintrag oder veränderte Teile davon in den Hauptspeicher zu drücken "push" (übertragen). Die neuen Daten werden an der Stelle in den Cachespeicher geschrieben, die durch den veränderten Eintrag frei geworden ist. Diese Prozessoren entladen im allgemeinen veränderte Cachespeicher-Einträge durch einen Burst-Write-Transfer der gesamten Cachespeicher-Leitung an den Hauptspeicher. Da die Cachespeicher-Einträge deutlich größer als der Systembus ist, benutzt Burst-Write der gesamten Cachespeicher-Leitung im Hauptspeicher einen erheblichen Teil der Busbandbreite.
Um der steigenden Leistung mit einer minimalen Busbandbreite zu begegnen, werden Mikroprozessoren und Computersysteme ihren Bedarf an Copy-back Daten- Cachespeichern erhöhen. Copy-back Daten-Cachespeicher können veränderte Daten bis zum Abschluß des Ladens des Ersatz-Cachespeicher-Eintrags aufschieben. Dieser Vorgang, die Leitung "push" aufzuschieben während der Abschluß des Leitungsauslesens aus dem Speicher noch in der Schwebe ist, erfordert das Puffern des aufgeschobenen Eintrags. Wenn das Leitungsauslesen, um den Cachespeicher zu laden, aufgrund von externen Busproblemen (z. B. Busfehler oder eine Bus-Cachespeicher-Sperre) versagt, kann die Leistung der Leitung "push" des zu ersetzenden Eintrags das Auftreten einer weiteren Ausnahmebedingung (d.h. einen weiteren Busfehler) auslösen. Des weiteren wird bei dem Vorgehen mit der Leitung "push" der Daten-Cachespeicher unnötigerweise geleert, was bei einem Eintrag, der später noch benötigt wird, nicht sinnvoll ist, und somit einen Verstoß gegen die Systemleistung bedeutet. Demzufolge bedingt die effiziente Nutzung der Copy-back Schreibstrategie einen Mechanismus, um die Nutzung des Halteregisters zu optimieren, wenn die Cachespeicher-Ladung infolge eines anormalen Abschlusses der Busübertragung nach Leitungslesen versagt.

ZUSAMMENFASSUNG DER ERFINDUNG

Demgemäß ist ein Gegenstand der vorliegenden Erfindung, ein verbessertes Verfahren zum Nachladen aufgeschobener Datenauslagerungen in einen Copy-back Daten-Cachespeicher bereitzustellen, um die Cachespeicher-Nutzung zu optimieren.
Es ist ein weiterer Gegenstand der vorliegenden Erfindung, einen verbesserten Datenprozessor bereitzustellen, der einen Copy-back Daten-Cachespeicher hat, der in der Lage ist, Datenauslagerungen mit veränderten Daten, die durch das Laden eines Daten-Cachespeicher-Eintrags verursacht werden, aufzuschieben.
Es ist auch ein weiterer Gegenstand der vorliegenden Erfindung, ein verbessertes Verfahren bereitzustellen, welches das Potential bei mehreren gleichzeitig auftretenden Ausnahmebedingungen, die der Verwaltung eines Copy-back Daten- Cachespeichers anzulasten sind, aufhebt.
Diese und andere Gegenstände der vorliegenden Erfindung werden mit einem Verfahren in einem Datenprozessor mit einer Busschnittstellensteuerung erreicht, die über einen Systembus mit einem externen Speicher verbunden ist, um eine Vielzahl von adressierbaren Dateneinträgen aus dem externen Speicher zurückzuholen, und die Vielzahl von adressierbaren Dateneinträgen in einen Copy back Daten-Cachespeicher zu laden, als Antwort auf eine Anforderung für eine Leitungsübertragung (Lesen), die von einem Cache-Steuergerät generiert wird, und um einen ausgewählten, veränderten adressierbaren Dateneintrag aus einem temporären Halteregister im Cachespeicher an den externen Speicher als Antwort auf eine Anforderung für eine Leitungsübertragung (Schreiben), die von diesem Cache-Steuergerät generiert wurde, zu übertragen. Der Cachespeicher wird mit dem ausgewählten, veränderten adressierbaren Dateneintrag bei Auftreten eines anormalen Abschlusses dieser Leitungsübertragung (Lesen) neu geladen. Die Anforderung für die Leitungsübertragung (Lesen) und eine erste Leseadresse, vorzugsweise gleichzeitig, an die Busschnittstellensteuerung zu einem Zeitpunkt zu übertragen, wenn der veränderte adressierbare Dateneintrag im Cachespeicher, der zum Ersatz ausgewählt wird, von dem Cache-Steuergerät ungültig gemacht wird, und aus dem Cachespeicher in das Halteregister geschrieben wird. Der ausgewählte, veränderte adressierbare Dateneintrag wird aus dem Halteregister erneut in den Cachespeicher zu einem Zeitpunkt geladen, wenn die Busschnittstellensteuerung den anormalen Abschluß der Leitungsübertragung (Lesen) angibt, und der ausgewählte, veränderte adressierbare Dateneintrag vom Cache-Steuergerät im Cachespeicher wieder gültig gemacht wird.
in einem Aspekt liefert die Erfindung ein Verfahren in einem Datenprozessor mit einer Busschnittstellensteuerung, die über einen Systembus mit einem externen Speicher verbunden ist, um eine Vielzahl von adressierbaren Dateneinträgen aus dem externen Speicher zurückzuholen, und die Vielzahl von adressierbaren Dateneinträgen in einen Copy-back Daten-Cachespeicher zu laden, als Antwort auf eine Anforderung für eine Leitungsübertragung (Lesen), die von einem Cache- Steuergerät generiert wird, und um einen veränderten adressierbaren Dateneintrag, der zum Ersatz ausgewählt wurde, aus dem Cachespeicher an den externen Speicher als Antwort auf eine Anforderung für eine Leitungsübertragung (Schreiben), die von diesem Cache-Steuergerät generiert wurde, zu übertragen, wobei dieses Verfahren, den Cachespeicher mit dem veränderten adressierbaren Dateneintrag bei Auftreten eines anormalen Abschlusses dieser Leitungsübertragung (Lesen) neu lädt, durch Schritte gekennzeichnet ist, um diese Anforderung für die Leitungsübertragung (Lesen) und eine erste Leseadresse, vorzugsweise gleichzeitig, an die Busschnittstellensteuerung zu einem Zeitpunkt zu übertragen, wenn der veränderte adressierbare Dateneintrag im Cachespeicher ungültig gemacht wird und aus dem Cachespeicher in das Halteregister geschrieben wird;
einen ersten adressierbaren Dateneintrag, der der ersten Leseadresse entspricht, vom externen Speicher über den Systembus an den Cachespeicher zu übertragen;
den veränderten adressierbaren Dateneintrag aus dem Halteregister erneut in den Cachespeichern zu einem Zeitpunkt zu laden, wenn die Busschnittstellensteuerung den anormalen Abschluß der Leitungsübertragung (Lesen) angibt, und der veränderte adressierbare Dateneintrag vom Cache-Steuergerät im Cachespeicher wieder gültig gemacht wird.
In einem weiteren Aspekt liefert die Erfindung ein Verfahren in einem Datenprozessor mit einer Busschnittstellensteuerung, die über einen Systembus mit einem externen Speicher verbunden ist, um eine Vielzahl von adressierbaren Dateneinträgen aus dem externen Speicher zurückzuholen, und die Vielzahl von adressierbaren Dateneinträgen in einen Copy-back Daten-Cachespeicher zu laden, als Antwort auf eine Anforderung für eine Leitungsübertragung (Lesen), die von einem Cache-Steuergerät generiert wird, und um einen veränderten adressierbaren Dateneintrag, der zum Ersatz ausgewählt wurde, aus dem Cachespeicher an den externen Speicher als Antwort auf eine Anforderung für eine Leitungsübertragung (Schreiben), die von diesem Cache-Steuergerät generiert wurde, zu übertragen, wobei dieses Verfahren, den Cachespeicher mit dem veränderten adressierbaren Dateneintrag bei Auftreten eines anormalen Abschlusses dieser Leitungsübertragung (Lesen) neu lädt, durch Schritte gekennzeichnet ist, um
diese Anforderung für die Leitungsübertragung (Lesen) und eine erste Leseadresse, vorzugsweise gleichzeitig, an die Busschnittstellensteuerung zu einem Zeitpunkt zu übertragen, wenn der veränderte adressierbare Dateneintrag im Cachespeicher ungültig gemacht wird;
einen ersten adressierbaren Dateneintrag, der der ersten Leseadresse entspricht, vom externen Speicher über den Systembus an den Cachespeicher zu übertragen, den veränderten adressierbaren Dateneintrag im Cachespeicher wieder gültig zu machen, wenn die Busschnittstellensteuerung angibt, daß die Leitungsübertragung (Lesen) anormal beendet wurde.

KURZBESCHREIBUNG DER ZEICHNUNGEN

FIG. 1 ist ein Blockdiagramm, das ein IS-Datenverarbeitungssystem zur Implementierung der vorliegenden Erfindung zeigt.
FIG. 2 ist ein Blockdiagramm, das ein bevorzugtes Ausführungsbeispiel des Daten-Cachespeichereintrags-Ersatzplans im Copy-back Daten- Cachespeicher von FIG. 1 gemäß der vorliegenden Erfindung zeigt.

AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG

In FIG. 1 ist ein Blockdiagramm von einem bevorzugten Ausführungsbeispiel eines Datenverarbeitungssystems 10 dargestellt, um die vorliegende Erfindung, einschließlich einer CPU 12, eines Daten-Cache-Steuergeräts 14, eines Daten- Cachespeichers 16, eines internen Busses 18, einer Busschnittstellensteuerung 20, Puffern 22, eines Systembusses 24, eines Hauptspeichers 26, eines DMA-Geräts 28, einer Festplatte 30 und eines Adreßregisters 32 zu implementieren. Das Datenverarbeitungssystem 10 zeigt ein typisches Uni-Prozessor-System, das einen einzelnen Cachespeicher benutzt, der zur Unterstützung der vorliegenden Erfindung benutzt wird. In dem bevorzugten Ausführungsbeispiel ist der interne Bus 18 n-Bytes breit, wobei n-Bytes die Breite der größten, natürlichen Datenart der CPU 12 ist (d. h. 4 Bytes), und der Systembus 24 ist m-Bytes breit ist, wobei m-Bytes die Breite einer einzelnen Leitung des Daten-Cachespeichers 16 (d.h. 16 Bytes) ist. In der dargestellten Form ist die CPU 12 eine erste, interne Funktionseinheit mit einer konventionellen Ausführungseinheit, um einen zuvor bestimmten Satz von Befehlen auszuführen. Das Daten-Cache-Steuergerät 14 ist eine zweite, interne Funktionseinheit, welche die Steuersignale von der Busschnittstellensteuerung 20 und der CPU 12 empfängt, und die Datenübertragungen zwischen dem Daten- Cachespeicher 16, der CPU 12 und der Busschnittstellensteuerung 20 steuert. Der Daten-Cache-Speicher 16 ist eine dritte Funktionseinheit, die mit dem Daten-Cache- Steuergerät 14, den Puffern 22 und dem internen Bus 18 gekoppelt ist.
Das Daten-Cache-Steuergerät 14 unterstützt auch Bus-Snooping, um die Kohärenz zwischen dem Daten-Cachespeicher 16 und dem Hauptspeicher 26 durch Überwachung des Systembusses 24 aufrechtzuerhalten, wenn die CPU 12 nicht der aktuelle Busmaster ist, wie dies in einer gleichzeitig anhängigen Patentanmeldung mit dem Titel "A Data Bus Snoop Controller for Concurrent Read and Invalidate Memory Operation", Serial No. 07/351,898, von Wilam Ledbetter et al. beschrieben wurde und dem Antragsteller zuerkannt wurde. Der Daten-Cachespeicher 16 ist eine dritte Funktionseinheit, die mit dem Daten-Cache-Steuergerät 14, den Puffern 22 und dem internen Bus 18 gekoppelt ist. Der Daten-Cachespeicher 16 enthält die passende Logik, die notwendig ist, um den Cachespeicher auszulesen, in diesen zu schreiben, zu aktualisieren, diesen ungültig zu machen und abzuschließen. In dem bevorzugten Ausführungsbeispiel funktionieren die drei internen Funktionseinheiten gleichzeitig, um für eine maximale Leistung zu sorgen.
In dem bevorzugten Ausführungsbeispiel ist der Daten-Cachespeicher 16 ein 4poliger Assoziativ-Cachespeicher, mit vierundsechzig (64) Sätzen von vier (4) 16- Byte-Cachespeicher-Leitungen, wobei jede Cachespeicher-Leitung vier Langwörter (LW1-LW4) enthält, und jedes Langwort (LW) aus zweiunddreißig aufeinanderfolgenden Bits besteht. Demgemäß hat der Daten-Cachespeicher 16 eine Gesamtspeicherkapazität von 4K8. Zu jeder Cachespeicher-Leitung 32 gehört eine Adresse (TAG) und Statusinformation, wie diese in FIG. 2 dargestellt ist. Die Statusinformation besteht für jede Cachespeicher-Leitung 32 aus der Gültigkeit pro Leitung (erster Statuseingang), und dem Schreibstatus - "verändert" (zweiter Statuseingang) für jedes Langwort (LW) in der Daten-Cachespeicher-Leitung 32. Demgemäß hat die Daten-Cachespeicher-Leitung 32 ein erstes VALID (V) Bit und ein DIRTY (D) Bit, die zu jedem Langwort gehören (LW1 -LW4), wie dies in FIG. 2 dargestellt ist. Es gibt drei mögliche Status für jede Daten-Cachespeicher-Leitung 32, VALID, INVALID und DIRTY. Wenn das VALID Bit gelöscht wird, dann sind in der Cachespeicher-Leitung, die einen INVALID Status angibt, keine Daten gespeichert. Wenn das VALID (V) Bit und kein DIRTY Bit gesetzt ist, ist die Daten- Cachespeicher-Leitung 32 gültig und enthält Daten, die mit den Daten, die im Hauptspeicher 26 in dem entsprechenden Speicherplatz gespeichert sind, konsistent sind. Wenn das VALID Bit gesetzt ist und ein oder mehr DIRTY Bit(s) gesetzt wird bzw. werden, sind die Daten in der Cachespeicher-Leitung gültig, aber im Speicher 26 nicht konsistent. Die Benutzung der Mehrfach-DIRTY-Bits um die Anzahl der Speicherzugriffe einzuschränken, die zum Entladen eines veränderten Cachespeicher-Eintrags erforderlich sind, wird in der gleichzeitig anhängigen US Patentanmedung mit dem Titel "Mixed Size Data Cache Status Fields", Serial No. 07/351,899 von Robin W. Edenfield et al. beschrieben, die dem Antragsteller zuerkannt wurde.
In dem bevorzugten Ausführungsbeispiel unterstützt der Daten-Cachespeicher 16 eine Copy-back Schreibstrategie auf einer Seitenbasis Die Copy-back Schreibstrategie gewährleistet, daß eine geänderte Cachespeicher-Leitung 32 in den Speicher 24 "copied-back" wird, bevor diese von einer neuen Cachespeicher-Leitung überschrieben wird. Demgemäß wird, wenn die Seite als "copy-back" bezeichnet wird und ein Schreib-"Fehler" im Daten-Cachespeicher 16 auftritt, die CPU 12 die abgeglichene Daten-Cachespeicher-Leitung 32 aktualisieren, und das Daten- Cachesteuergerät 14 wird den (die) DIRTY Bit(s) des geänderten Langworts (Langwörter) (LW1-LW4) setzen. Dadurch gibt das Daten-Cachesteuergerät 14 die Inkohärenz zwischen dem geänderten Eintrag in dem Daten-Cachespeicher 16 und dem entsprechenden Eintrag in Speicher 26 an. Bei der Copy-back-Strategie wird die CPU 12 keinen Busschreibzyklus durchführen, um Speicher 24 zu aktualisieren, bis die geänderte Cachespeicher-Leitung 32 zum Ersatz ausgewählt wird. Wenn ein Schreib- "Treffer" im Daten-Cachespeicher 16 auftritt und die geänderte Daten- Cachespeicher-Leitung 32 zum Ersatz ausgewählt wird, schiebt das Daten-Cachesteuergerät 14 über das Halteregister 22b die geänderte (DIRTY) Cachespeicher- Leitung 32 aus dem Speicher 24. in der vorliegenden Erfindung wird die geänderte (DIRTY) Cachespeicher-Leitung 32 aus dem Speicher 24 geschoben. Danach stellt das Daten-Cachesteuergerät 14 die neue Daten-Cachespeicherleitung 32 (aus Speicher 24) wieder her.
Während des Betriebs gibt die CPU 12 eine Schreibanforderung an das Daten- Cachesteuergerät 14 aus und sendet gleichzeitig die Schreibadresse an das Adreßregister 32. In dem bevorzugten Ausführungsbeispiel ist der Daten-Cachespeicher 16 ein physischer Cachespeicher. Aus diesem Grund wird die Schreibadresse durch einen Übersetzungspuffer (TLB) 34 übersetzt, um eine entsprechende physische Adresse zu erzeugen. TLB 34 übersetzt eine zuvor bestimmte Anzahl der oberen Adreßbits der Operandenadresse in eine physische Adresse und überträgt gleichzeitig die physische Adresse an das Daten-Cachesteuergerät 14 und die Busschnittstellensteuerung 20. Der Daten-Cachespeicher 16 empfängt ebenfalls die physische Adresse, die von TLB 34 erzeugt wird und vergleicht die physische Adresse mit einem Satz von Tag-Adressen, die im Daten-Cachespeicher 16 gespeichert sind. Falls der Vergleich zu einer Adreßübereinstimmung führt, erfolgt ein Cache- "Treffer", der den Daten-Cachespeicher 16 veranlaßt ein Hit-Signal an das Daten-Cachesteuergerät 14 auszugeben. Als Reaktion auf das Hit-Signal gibt das Daten-Cachesteuergerät 14 ein Cache-Contra-Signal aus, wodurch der Daten- Cachespeicher 16 veranlaßt wird, die Daten aus dem internen Bus 18 zu laden. Nach Abschluß des Ladevorgangs setzt das Daten-Cachesteuergerät 14 das DIRTY-Bit des (der) entsprechenden Langworts (Langwörter) in die Daten-Cachespeicher-Leitung. Das Daten-Cachesteuergerät 14 markiert (DIRTY) jede Daten- Cachespeicherleitung 16, die auf diese Art und Weise geschrieben wurde. Da die CPU 12 keinen kontemporären Busschreibzyklus durchführen wird, um den Speicher 26 zu aktualisieren, sind die Daten, die in der geänderten Cachespeicher-Leitung 32 gespeichert sind jetzt inkonsistent gegenüber den Daten, die in der entsprechenden Speicherstelle im Speicher 26 gespeichert sind. Somit ist wenigstens ein Teil der Daten-Cachespeicher-Leitung 32 in einem DIRTY-Status. Die geänderte Daten- Cachespeicher-Leitung 32 wird im DIRTY-Status verbleiben, bis der DIRTY-Dateneintrag zum Ersatz ausgewählt wird oder von der CPU 12 ungültig gemacht wird. Während des Kanalbetriebs gibt die CPU 12 eine Lese- oder Schreibanforderung an das Daten-Cachesteuergerät 14 aus und überträgt über die Adreßregister 32 an den TLB 34. Wie zuvor beschrieben wird die Logikadresse in eine entsprechende physische Adresse übersetzt und mit einem ausgewählten Satz von TAG-Adressen im Daten-Cachespeicher 16 verglichen. Falls es bei dem Vergleich nicht zu einer Adreßübereinstimmung kommt, tritt ein Cache- "MISS" auf, was den Daten-Cachespeicher 16 veranlaßt, ein MISS-Signal auszugeben. Als Reaktion auf das MISS- Signal benutzt das Daten-Cachesteuergerät einen Ersatzalgorithmus, um eine Daten-Cachespeicher-Leitung zum Ersatz auszuwählen. Nachdem die Daten- Cachespeicher-Leitung 32 ausgewählt ist, liest das Daten-Cachesteuergerät 14 die Statusinformation, die in der Daten-Cachespeicher-Leitung 32 enthalten ist. Wenn eine DIRTY (geänderte) Daten-Cachespeicher-Leitung 32 (wie von der Statusinformation angegeben) zum Einsatz ausgewählt wird, müssen die DIRTY-Daten in den Speicher 24 zurückkopiert "copied back" werden.
Wenn die Daten-Cachespeicher-Leitung 32, die zum Ersatz ausgewählt wurde, DIRTY ist, schiebt das Daten-Cachesteuergerät 14 die DIRTY-Daten aus der ausgewählten Cachespeicher-Leitung 32 in das Halteregister 22b. Gleichzeitig fordert das Daten-Cachesteuergerät 14 eine externe Busübertragung an, um die Cachespeicher-Leitung (LESEN) auszuführen und dadurch die Datencachespeicher- Leitung 32, die von der CPU 12 angefordert wird, wiederherzustellen. Das Daten- Cachesteuergerät 14 liefert ein CONTROL-Signal, durch das die Daten-Cachespeicher-Leitung 32, die zum Ersatz ausgewählt wurde (einschließlich TAG und Statusinformation), aus dem Daten-Cachespeicher 16 in das Halteregister 22b geschoben (übertragen) wird. Dadurch löscht das Daten-Cachesteuergerät 14 das entsprechende VALID-Bit im Daten-Cachespeicher 16. Daraufhin lädt das Daten- Cachesteuergerät die DIRTY-Daten in das Halteregister 22b und liefert gleichzeitig ein erstes BURST-READ-REQUEST-SIGNAL. Das gleichzeitige Laden des Halteregisters 22b, während des externen Buszyklus für das Lesen der Cachespeicher- Leitung, sorgt dafür, daß das Schieben "push" der DIRTY-Daten die CPU 12 nicht blockiert. Sobald das Halteregister 22b voll ist, generiert das Daten-Cachesteuergerät das BURST-WRITE-REQUEST-Signal in der Busschnittstellensteuerung 20, und fordert somit eine Übertragung (Schieben) der Information an, die im Halteregister 22b gespeichert ist.
Der externe Buszyklus, um den DIRTY-Dateneintrag (geänderte Cachespeicher- Leitung 32) zu schreiben (schieben), wird verzögert, bis das Lesen der Cachespeicher-Leitung abgeschlossen ist. Daraufhin, als Reaktion auf das BURST- READ- REQUEST-Signal, das von dem Daten-Cachesteuergerät 14 ausgegeben wird, überträgt die Busschnittstellensteuerung 20 die Leseadresse an den Systembus 24 und gibt über die Speichersteuerungssignale (CONTROL) einen BURST-READ- Transfer an. Nach Empfang der Leseadresse und den BURST-READ-CONTROL- Signalen überträgt der Speicher 26 die angeforderten Daten an den Systembus 24 in zuvor bestimmte Datenabschnitte, die der Datenbusbreite entsprechen. Die Busschnittstellensteuerung 20 empfängt jeden Datenabschnitt über den Systembus 24 und überträgt die Daten in den Lesepuffer 22a. Nachdem der Puffer 22a voll ist, ist die Busschnittstellensteuerung 20 frei, die von dem Daten-Cachesteuergerät 14 erstellte BURST-WRITE-REQUEST ("push" Anforderung) zu akzeptieren, und das Daten-Cachesteuergerät 14 ist frei, den Ersatzeintrag in den Daten-Cachespeicher zu laden. Das Daten-Cachesteuergerät 14 wartet auf die Busschnittstellensteuerung 20, um das BURST-WRITE-SIGNAL zu akzeptieren. Deshalb bleibt die Daten- Cachespeicher-Leitung 32 (oder ein Teil davon) im Halteregister 22b gespeichert. Ein Satz Status-Signale informiert das Daten-Cachesteuergerät 14 von dem Status eines Bustransfers, der von dem Daten-Cachesteuergerät 14 angefordert wurde.
Wenn ein normaler Abschluß beim Lesen der Burst-Leitung erfolgt, gibt die Busschnittstellensteuerung 20 ein erstes STATUS-Signal aus und informiert das Daten- Cachesteuergerät 14, daß die BURST-READ-Übertragung der angeforderten Daten- Cachespeicher-Leitung 32 abgeschlossen ist (fehlerfrei). Als Antwort auf das erste STATUS-Signal gibt das Daten-Cachesteuergerät 14 ein CONTROL-Signal aus, um die Ersatz-Daten-Cachespeicher-Leitung 32 (ist im Lesepuffer 22a gespeichert) in den Daten-Cachespeicher 16 zu laden. Die Ersatz-Daten-Cachespeicher-Leitung 32, welche die TAG- und Statusinformation enthält, wird in den Daten-Cachespeicher 16 geladen. Das Daten-Cachesteuergerät 14 setzt alle DIRTY-Bits auf ihren entsprechenden Wert. Sobald die Busschnittstellensteuerung 20 die Schiebeaufforderung akzeptiert, werden TAG-Adresse und die angeforderte Anzahl von Dateneinträgen (LW1-LW4) aus der Daten-Cachespeicher-Leitung 32 aus dem Puffer 22b in die Busschnittstellensteuerung 20 geschoben. Es wird ein Minimum an Systembusbandbreite 24 benutzt, da nur die DIRTY-Abschnitte der Daten-Cachespeicher-Leitung 32 in den Speicher 2b zurückkopiert "copied back" werden.
In der vorliegenden Erfindung veranlaßt ein anormaler Abschluß beim Lesen der Burst-Leitung die Busschnittstellensteuerung 20, ein zweites STATUS-Signal auszugeben. Das zweite STATUS-Signal informiert das Daten-Cachesteuergerät 14 über einen Abschluß der BURST-Read-Übertragung, durch die die angeforderte Daten-Cachespeicher-Leitung 32 nicht pufferbar ist (z. B. Busfehler, Leitung wird mit "cache gesperrt" usw. markiert). Das Auftreten eines Busfehlers, das von der Burst- Line-Anforderung zum Lesen verursacht wird, hindert das Daten-Cachesteuergerät 14 daran, den Datencachespeicher 16 mit der neuen Datencachespeicher-Leitung 32 (Ersatzeintrag) zu laden. Es ist deshalb unvernünftig, mit dem Herumschieben "push" der Datencachespeicherleitung 32, die zum Ersatz gewählt wurde, fortzufahren, da dies unnötigerweise einen Eintrag im Daten-Cachespeicher 16 leeren würde, der wieder gebraucht werden könnte. Wenn darüber hinaus erlaubt wird, mit dem Herausschicken "push" der Leitung zum Systembus 24 fortzufahren, kann dies das Auftreten einer weiteren Ungewöhnlichkeit (z. B. ein weiterer Busfehler) zur Folge haben und außerdem den Prozeß zur Verarbeitung von Ausnahmen, der erforderlich ist, um den Busfehler der Anforderung zum Lesen der Burst-Leitung zu korrigieren, komplizieren. Folglich wartet die Busschnittstellensteuerung 20 auf das Daten-Cachesteuergerät 14, um bestimmte Verwatungsfunktionen durchzuführen. Nach Abschluß der Verwaltungsfunktionen gibt das Daten-Cachesteuergerät 14 ein drittes STATUS-Signal aus, und erlaubt so der Busschnittstellensteuerung 20, den Normalbetrieb wieder aufzunehmen.
Nach Empfang des zweiten STATUS-Signals von der Busschnittstellensteuerung 20 wird das Daten-Cachesteuergerät 14 die Inhalte des Halteregisters 22b neu in den Daten-Cachespeicher 16 laden. Mittels der TAG-Adresse, die in dem Halteregister 22b gespeichert ist, und der zusätzlichen Statusinformation überträgt das Daten- Cachesteuergerät 14 die Daten-Cachespeicher-Leitung 32 zurück in ihren Originalplatz im Daten-Cachespeicher 16. Das Daten-Cachesteuergerät 14 bestimmt die richtige Stelle für das Neuladen, indem die TAG-Adresse und die zusätzliche Statusinformation gelesen wird, die auf den Eingang zeigt, der in dem ausgewählten Satz neu geladen wird. Sobald die Daten-Cachespeicher-Leitung 32 neu geladen ist, setzt das Daten-Cachesteuergerät 14 das VALID-Bit (das gelöscht wurde, als die Daten-Cachespeicher-Leitung an das Halteregister 22b übertragen wurde) zurück. Nachdem das Daten-Cachesteuergerät 14 den Daten-Cachespeicher neu geladen hat, bleibt die Daten-Cachespeicher-Leitung 32 im Daten-Cachespeicher 16 gespeichert, bis diese zu einem späteren Zeitpunkt zum Ersatz ausgewählt wird.
Obwohl die vorliegende Erfindung in einem bevorzugten Ausführungsbeispiel beschrieben wurde, ist es für den Fachmann klar, daß die beschriebene Erfindung auf verschiedene Arten geändert werden kann, und viele weitere Ausführungsbeispiele als die, die detailliert angeführt und oben beschrieben wurden, aufgenommen werden können. Eine Reduzierung der Implementierungskosten beim Neuladen wird erreicht, indem das Löschen und Rücksetzen des VALID-Bits an der richtigen Stelle im Daten-Cachespeicher 16 erfolgt. Dadurch wird die Daten-Cachespeicher- Leitung 32 im Daten-Cachespeicher 16 nach dem Neuladen wieder neu erfaßt (wieder validiert). Die Daten-Cachespeicher-Leitung 32 im Daten-Cachespeicher 16 bleibt so unbeeinflußt, ausgenommen bei dem VALID-Bit, das gelöscht wird, wenn das Halteregister geladen wird, und rückgesetzt, wenn der Daten-Cachespeicher 16 neu geladen wird (nach Auftreten des anormalen Abschlusses beim Lesen der Burst-Leitung). Dieses Verfahren beim Neuladen verhindert, daß ein zweiseitig gerichteter Pfad zwischen dem Daten-Cachespeicher 16 und dem Halteregister 22b bereitgestellt wird, und ermöglicht es, den geschobenen Eintrag in einem Taktzyklus neu zu validieren. Für den Fachmann sollte es klar sein, daß das Neuladen des Halteregisters 22b als Ergebnis eines anormalen Abschlusses beim Lesen der Burst-Leitung auftreten kann.

Claims

1. Verfahren in einem Datenprozessor (10) mit einer Busschnittstellensteuerung (20), die über einen Systembus (24) mit einem externen Speicher (26) verbunden ist, um eine Vielzahl von adressierbaren Dateneinträgen aus dem externen Speicher (26) zurückzuholen, und die Vielzahl von adressierbaren Dateneinträgen in einen Copy-back Daten-Cachespeicher (16) zu laden, als Antwort auf eine Anforderung für eine Leitungsübertragung (Lesen), die von einem Cache-Steuergerät (14) generiert wird, und um einen veränderten adressierbaren Dateneintrag, der zum Ersatz ausgewählt wurde, aus einem temporären Halteregister (22b) im Cachespeicher an den externen Speicher (26) als Antwort auf eine Anforderung für eine Leitungsübertragung (Schreiben), die von diesem Cache-Steuergerät (14) generiert wurde, zu übertragen, wobei dieses Verfahren, den Cachespeicher (16) mit dem veränderten adressierbaren Dateneintrag bei Auftreten eines anormalen Abschlusses dieser Leitungsübertragung (Lesen) neu lädt, durch Schritte gekennzeichnet ist, um

diese Anforderung für die Leitungsübertragung (Lesen) und eine erste Leseadresse, vorzugsweise gleichzeitig, an die Busschnittstellensteuerung (20) zu einem Zeitpunkt zu übertragen, wenn der veränderte adressierbare Dateneintrag im Cachespeicher (16) von dem Cache-Steuergerät (14) ungültig gemacht wird, und aus dem Cachespeicher (16) in das Halteregister (22b) geschrieben wird;

einen ersten adressierbaren Dateneintrag, der der ersten Leseadresse entspricht, vom externen Speicher (26) über den Systembus (24) an den Cachespeicher (16) zu übertragen;

den veränderten adressierbaren Dateneintrag aus dem Halteregister (22b) erneut in den Cachespeicher (16) zu einem Zeitpunkt zu laden, wenn die Busschnittstel lensteuerung (20) den anormalen Abschluß der Leitungsübertragung (Lesen) angibt, und der veränderte adressierbare Dateneintrag vom Cache-Steuergerät (14) im Cachespeicher wieder gültig gemacht wird.

2. Ein Verfahren nach Anspruch 1, das außerdem den Schritt enthält, um die Anforderung für diese Leitungsübertragung (Schreiben) an die Busschnittstellensteuerung (20) zu übertragen, nachdem dieser veränderte adressierbare Dateneintrag in das Halteregister (22b) geschrieben wurde und dadurch eine Busübertragung von diesem veränderten adressierbaren Dateneintrag, der in diesem Halteregister (22b) gespeichert ist, angefordert hat.

3. Ein Verfahren nach Anspruch 2, das, wenn die Busschnittstellensteuerung (20) diese Leitungsübertragung (Lesen) anormal beendet, außerdem den Schritt enthält, um ein erstes Statussignal von der Busschnittstellensteuerung (20) an das Cache-Steuergerät (14) zu übertragen, und so das Auftreten des anormalen Abschlusses der Leitungsübertragung (Lesen) anzeigt.

4. Ein Verfahren nach Anspruch 3, wobei der Schritt, die Anforderung für die Leitungsübertragung (Lesen) und die Leseadresse gleichzeitig an die Busschnittstellensteuerung (20) zu übertragen, auftritt, nachdem das Cache- Steuergerät (14) einen Fehler im Cachespeicher (16) erkennt.

5. Ein Verfahren nach Anspruch 4, wobei der Schritt, den veränderten adressierbaren Dateneintrag aus dem Halteregister (22b) neu in den Cachespeicher (16) zu laden, auftritt, nachdem das Cache-Steuergerät (14) das erste Statussignal von der Busschnittstellensteuerung (20) empfängt.

6. Verfahren in einem Datenprozessor (10) mit einer Busschnittstellensteuerung (20), die über einen Systembus (24) mit einem externen Speicher (26) verbunden ist, um eine Vielzahl von adressierbaren Dateneinträgen aus dem externen Speicher (26) zurückzuholen, und die Vielzahl von adressierbaren Dateneinträgen in einen Copy-back Daten-Cachespeicher (16) zu laden, als Antwort auf eine Anforderung für eine Leitungsübertragung (Lesen), die von einem Cache-Steuergerät (14) generiert wird, und um einen veränderten adressierbaren Dateneintrag, der zum Ersatz ausgewählt wurde, aus dem Cachespeicher (16) an den externen Speicher (26) als Antwort auf eine Anforderung für eine Leitungsübertragung (Schreiben), die von diesem Cache- Steuergerät (14) generiert wurde, zu übertragen, wobei dieses Verfahren, den Cachespeicher (16) mit dem veränderten adressierbaren Dateneintrag bei Auftreten eines anormalen Abschlusses dieser Leitungsübertragung (Lesen) neu lädt, durch Schritte gekennzeichnet ist, um

diese Anforderung für die Leitungsübertragung (Lesen) und eine erste Leseadresse, vorzugsweise gleichzeitig, an die Busschnittstellensteuerung (20) zu einem Zeitpunkt zu übertragen, wenn der veränderte adressierbare Dateneintrag im Cachespeicher (16) ungültig gemacht wird;

den veränderten adressierbaren Dateneintrag im Cachespeicher (16) wieder gültig zu machen, wenn die Busschnittstellensteuerung (20) angibt, daß die Leitungsübertragung (Lesen) anormal beendet wurde.

7. Ein Verfahren nach Anspruch 6, das außerdem den Schritt enthält, um die Anforderung für diese Leitungsübertragung (Schreiben) an die Busschnittstellensteuerung (20) zu übertragen, nachdem dieser veränderte adressierbare Dateneintrag im Cachespeicher (16) ungültig gemacht wurde, und dadurch eine Busübertragung dieses veränderten adressierbaren Dateneintrags angefordert wird.

8. Ein Verfahren nach Anspruch 7, das, wenn die Busschnittstellensteuerung (20) diese Leitungsübertragung (Lesen) anormal beendet, außerdem den Schritt enthält, um ein erstes Statussignal von der Busschnittstellensteuerung (20) an das Cache-Steuergerät (14) zu übertragen, und so das Auftreten des anormalen Abschlusses der Leitungsübertragung (Lesen) anzeigt.

9. Ein Verfahren nach Anspruch 8, wobei der Schritt, die Anforderung für die Leitungsübertragung (Lesen) und die Leseadresse gleichzeitig an die Busschnittstellensteuerung (20) zu übertragen, auftritt, nachdem das Cache- Steuergerät (14) einen Fehler im Cachespeicher (16) erkennt.

10. Ein Verfahren nach Anspruch 9, wobei der Schritt, den veränderten adressierbaren Dateneintrag im Cachespeicher wieder gültig zu machen, auftritt, nachdem das Cache-Steuergerät (14) das erste Statussignal von der Busschnittstellensteuerung (20) empfängt.