DE69030235T2 - Verfahren und Multiplexer/Demultiplexer für Übertragung/Empfang von digitalen Fernsehinformationen - Google Patents

Description

HINTERGRUND DER ERFINDUNG
• Die vorliegende Erfindung betrifft ein Verfahren und ein System zur Übertragung und zum Empfang von digitaler Fernsehinformation (Bild und Ton), insbesondere für die Hochauflösungs-Fernsehinformation (HDTV).
• Die Multiplex-/Demultiplex-Systeme ordnen gewöhnlich die Daten bei einer Übertragung mit einer festen Distanz in einem Datenübertragungsblock an und trennen die Daten beim Empfang gemäß dieser vorbestimmten Abfolge. Wenn die Daten mit unterschiedlichen Geschwindigkeiten übertragen werden müssen, werden die Abläufe komplexer, und das klassische System ist nicht anwendbar. So ergibt sich ein Problem aus der Notwendigkeit der Übertragung von Datenfolgen mit unterschiedlichen Geschwindigkeiten. Überdies wurde bis heute zum Erhöhen der Geschwindigkeit von durch ein System zu übertragenden Daten eine höhere Datenhierarchie mit der sich daraus ergebenden Notwendigkeit der Verwendung einer Übertragungseinrichtung mit einer höheren Frequenz verwendet.
• Aus Signal Processing of HDTV, II; Proc. of the 3rd International Workshop on HDTV, Turin, 30.09.1989; Seiten 587-594; M. Barbero u. a.: "A flexible architecture for HDTV codec based on DCT", sind ein Verfahren mit den Merkmalen des ersten Teils von Anspruch 1 und ein System mit den Merkmalen des ersten Teils von Anspruch 7 bekannt.
• Ferner offenbart Globecom '85 - IEEE Global Telecommunications Conference, New Orleans, 2. bis 54 Dez. 1985; V Seiten 1251-1255; L. Chiariglione u. a.: "Multimedia Communication at the basic ISDN access", eine Neusynchronisation von zum gleichen Signal gehörenden Datenpaketen auf der Empfangsseite mittels eines Datenübertragungsblock-Synchronisationssignals. Eine Neusynchronisation von Datenpaketen auf der Empfangsseite ist auch in Globecom '85; 2.12.1985; Vol. 3/3, Seiten 1340-1344; L. Chiariglione u. a.: "A family of frame structures for local video distribution" und IEEE Journal on Selected Areas of Telecommunications, Vol. 7 n.5, Juni 1989; Seiten 739-751; G. Karlsson u. a.: "Packet video and its integration into the network architecture", beschrieben.
ZUSAMMENFASSUNG DER ERFINDUNG
• Die Aufgabe der vorliegenden Erfindung ist es, ein einfaches und wirksames Verfahren zur Hochgeschwindigkeitsübertragung von Signalen mit verschiedenen Geschwindigkeiten und ein zur Realisierung eines derartigen Verfahrens geeignetes System zu schaffen.
• Diese Aufgabe ist durch ein Verfahren nach Anspruch 1 und ein System nach Anspruch 7 gelöst. Bevorzugte Ausführungsbeispiele sind in den abhängigen Ansprüchen offenbart.
• Das erfindungsgemäße System ermöglicht die Verwendung einer bereits festgelegten Hierarchie zum Übertragen einer Information mit doppelter Geschwindigkeit mittels zweier unabhängiger Datenflüsse für die Übertragung einer einzigen Information. So kann in vorteilhafter Weise der gleiche Übertragungseinrichtungs-Typ ohne die Notwendigkeit eines Zugriffs auf andere, höhere Einrichtungen verwendet werden. Erfindungsgemäß werden die Daten mit verschiedenen Geschwindigkeiten nicht mehr unverändert direkt zur Multiplexstufe übertragen, sondern außerhalb des Multiplexers in Paketbildungseinrichtungen von vorbestimmter Struktur gesammelt; immer dann, wenn die genannten Einrichtungen ein Paket gebildet haben, senden sie eine Anforderung an die Multiplexstufe. Die verschiedenen Quellen sind mit verschiedenen Prioritäten versorgt, so daß im Falle gleichzeitiger Übertragungsanforderungen diejenige Anforderung zuerst ausgeführt wird, welche von der Paketquelle kommt, der eine höhere Priorität zugeordnet ist.
KURZBESCHREIBUNG DER ZEICHNUNGEN
• Fig. 1 ist ein Blockschaltbild der Übertragungs-Schaltungsanordung der vorliegenden Erfindung;
• Fig. 2 ist ein Blockschaltbild der Empfangs-Schaltungsanordnung der vorliegenden Erfindung;
• Fig. 3 stellt die Übertragung von Wörtern mit einer Länge von N Bits dar, die auf zwei Pfade mit Wörtern einer Länge von N/2 Bits aufgeteilt sind;
• Fig. 4 stellt den elastischen Speicher dar, welcher die Neusynchronisation auf Bit-Ebene und die Synchronisation auf Takt-Ebene durchführt;
• Fig. 5 stellt den Synchronisationsgenerator dar;
• Fig. 6 stellt die Verzögerungskompensation dar;
• Fig. 7 stellt eine herkömmliche variable Verzögerungsstrecke zum Liefern der Verzögerungskompensation von Fig. 6 dar;
• Fig. 8 stellt eine aus einer Reihe von Multiplexern gebildete Verzögerungsstrecke zum Liefern der Verzögerungskompensation von Fig. 6 dar, wobei den Multiplexern Schieberegister vorgeschaltet sind; und
• Fig. 9 stellt ein Beispiel der Inhalte zweier Pakete dar.
GENAUE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSBEISPIELE
• Die Figuren 1 und 2 stellen die Übertragungs- und Empfangsanordnungen des erfindungsgemäßen Verfahrens dar. Die Daten mit verschiedenen Geschwindigkeiten V1, V2, .4., Vn kommen getrennt an Paketsammel-/Paketbildungseinrichtungen RFP1, RFP2, .4., RFPN an, die in diesem Fall aus Pufferspeichern 1, 2, 3, ..., n gebildet sind, welche mittels der Leitungen L1, ..., Ln und der gemeinsamen Leitung mit dem Multiplexer MUX verbunden sind. Erfindungsgemäß wird, wenn einer der Puffer (zum Beispiel 1) anzeigt, daß eine zur Übertragung geeignete Datenzahl vorhanden ist, wobei diese Datenzahl eine der Paketlänge entsprechende Zahl ist, eine Anforderung RQ&sub1; an den MUX erzeugt, um den MUX darüber zu informieren, daß das Paket verfügbar ist, und um die Erlaubnis zu erhalten, das Paket zu übertragen. Der MUX führt die von RQ1 kommende Anforderung zusammen mit den möglichen anderen gleichzeitigen Anforderungen, die von RQ2 bis RQN kommen, aus, und wenn diese keine höheren Prioritäten als die RQ1 zugewiesene Priorität haben, läßt er die Ausgabe des mit der Geschwindigkeit V1 im Puffer 1 akkumulierten Datenpakets zu. Die höhere Priorität entspricht beim vorliegenden Ausführungsbeispiel den den Ton betreffenden Daten, die von den festen Daten des Bildteils gefolgt sind. Nachdem diese Daten übertragen worden sind, werden die von Prozessoren kommenden Codes mit variabler Länge und als letzte Daten, die Daten mit der geringsten Geschwindigkeit und Wichtigkeit wie Telex- Übertragungen, Hilfsdaten etc. übertragen. Diese Prioritäten lassen sich jederzeit ändern. Jedesmal wenn die Übertragungsanforderung RQ1 erkannt wird, erzeugt ein MUX die entsprechenden Zeitsteuer- und Synchronisiersignale K1 und SIN; der MUX kommuniziert über die Leitungen 11, 12 und li mit den die Pakete bildenden Schaltungen.
• Die Datenübertragung wird ausgeführt, nachdem eine Redundanz-Einfügung für eine spätere Fehlerkorrektur mittels eines FEC (Vorwärts-Fehlerkorrekturcodes) durchgeführt wurde. Beim Empfang (Figur 2) muß die Schaltung den Puffer 1', 2', ..., n' erkennen, für welchen jedes empfangene Paket bestimmt ist.
• Hierfür wird, wie in Figur 9 angezeigt, die Definition des Pakettyps, die im Anfangsteil des gleichen Pakets enthalten ist, verwendet, die erläutert, wie der Datenübertragungsblock und die Pakete unter Zuweisung gut festgelegter Pakettypen zu jedem Bereich gebildet sein müssen. Um das Andern und Programmieren dieser Information gemäß den späteren Anforderungen des Gesamtsystems zuzulassen, erfolgt die Ausgabeentscheidung durch den Demultiplexer DEMUX nicht in feststehender Weise, sondern er liefert die Information nach deren Extraktion aus dem Datenübertragungsblock unter Verwendung des Busses PT an eine externe Schaltung, die die Bestimmung der gleichen Information PAL entscheidet. PAL entscheidet in bezug auf die von Fall zu Fall gelieferte Zuweisungstabelle (die sich, wie angezeigt, für die Priorität RQi leicht ändern läßt) und liefert das Bestimmungssignal des Pakets mittels des Busses OS.
• Abhängig von der durch OS gesendeten Information entscheidet der Demultiplexer DEMUX den Typ von Synchronisier- und Zeitsteuersignalen K'1 und SIN', die er für die Datenausgabe erzeugen muß; diese Signale werden auf den Leitungen 1'1, ..., l'n übertragen, während die Information auf den Leitungen L'1, L'2, ..., L'n übertragen wird.
• Als Datenausgabegeschwindigkeiten und gemäß der zu übertragenden Informationsmenge werden die folgenden Kanalgeschwindigkeiten verwendet:
• 1 Kanal mit 34 Mbit/s
• 2 Kanäle mit 34 Mbit/s
• 1 Kanal mit 140 Mbit/s
• Je höher die Geschwindigkeit, desto besser ist die Signalqualität, die sich im gleichen Übertragungszeitintervall übertragen läßt.
• Bei den ersten beiden Fällen wird jeder Multiplex/Demultiplex-Teil in der nach Kundenwunsch hergestellten Schaltung verarbeitet, und beim letzten Fall werden infolge der hohen Geschwindigkeit der Endstufen die Seriell/Parallel bzw. Parallel/Seriell-Wandlungen sowie die Schnittstellen der Leitungen unter Verwendung von ECL-Logik extern ausgeführt. Die Informationsverteilung basiert auf Datenübertragungsblocks (Figur 9), die aus zwei Datenpaketen mit 238 Wörtern von 16 Bits und ferner einem ersten Kopfwort, das die oben erwähnte Definition des Pakettyps in den ersten 8 Bits enthält, gebildet sind, wobei die Information durch einen Hamming-Code, einen Fehlerkorrektor und weitere 16 Redundanzwörter von 16 Bits für die Fehlerkorrektur geschützt ist.
• Der Datenübertragungsblock beginnt mit einem Synchronisa-tionswort von 24 Bits und weiteren 8 Bits, das aus einem durch ein externes System gelieferten Statuswort gebildet ist.
• Die Fortsetzung des Synchronisationsworts ist aus einer Information von 16 Bits gebildet, welche die Information darstellt, die es ermöglicht, die Bildsynchronität beim Empfang wiederherzustellen. All diese Daten werden in Form von Wörtern von 8 Bits übertragen, selbst wenn sie sich nach den Puffern zu Wörtern mit einer größeren bzw. kleineren Länge gruppieren lassen.
• Im Falle der Verwendung einer Geschwindigkeit von 34 Mbit/s ist der MUX-/DEMUX-Betrieb ähnlich dem bei einem normalen System, außer daß die Datenübertragung paketweise und nicht gemäß einer feststehenden Abfolge erfolgt. Das Demultiplexen erfolgt nach Erkennen des Synchronisationsworts, und im Moment der Synchronisationserfassung werden die Anfangsköpfe der Pakete offenbart, und die den Bereich, der das übertragene Paket empfangen muß, betreffende Information wird extrahiert.
• Im Falle der Verwendung einer Geschwindigkeit von 140 Mbit/s werden die Daten im Mux multiplexiert, die Seriellund die Leitungscode-Wandlung werden jedoch aus dem offensichtlichen Grunde der Arbeitsgeschwindigkeit extern auf die Schaltung in ECL-Logik angewandt; beim Empfang gelangen die bereits durch eine Parallel-Wandlung umgewandelten Daten in den DEMUX direkt in den elastischen Eingangsspeicher und folgen dem oben genannten normalen Ablauf.
• Der interessantere Teil ist der 2*34 Mbit/s betreffende Teil, bei welchem zur Übertragung der gesamten Information zwei unabhängige Kanäle C1, C2 (bzw. C'1, C'2) verwendet werden. Bis heute wurde, um die durch ein System zu übertragende Datengeschwindigkeit zu erhöhen, eine höhere Datenhierarchie mit der sich daraus ergebenden Notwendigkeit der Verwendung einer Übertragungseinrichtung mit einer höheren Frequenz verwendet. Diese Tatsache erfordert, z.B. im Falle von Funkverkehr, die Verwendung immer höherer Kanäle mit der Folge der ansteigenden Frequenz im Mikrowellenbereich.
• Beim vorliegenden Ausführungsbeispiel wird in vorteilhafter Weise eine Geschwindigkeit von 2x34 Mbit/s mit 8-Bit-Wörtern verwendet, jedoch bezieht sich die nachfolgende Erläuterung auf ein allgemeines System.
• Das erfindungsgemäße System ermöglicht die Verwendung einer bereits festgelegten Hierarchie zum Übertragen einer Information mit doppelter Geschwindigkeit unter Verwendung zweier unabhängiger Datenflüsse für die Übertragung einer einzigen Information. Auf diese Weise läßt sich in vorteilhafter Weise der gleiche Typ einer (Doppel-) Übertragungseinrichtung ohne der Notwendigkeit eines Zugriffs auf andere, höhere Einrichtungen verwenden.
• Gemäß einem Merkmal der Erfindung wird die Information auf zwei Datenflüsse aufgeteilt, wobei ein Teil vom anderen Teil getrennt wird und diese Teile beim Empfang wieder zusammengefügt werden, um die ursprüngliche Information zu erhalten. Bei einem Vorgehen in dieser Weise ist es erforderlich, die beiden unabhängigen Datenflüsse zu synchronisieren und die Zeitdifferenzen zwischen den Datenflüssen bezüglich der unterschiedlichen Verzögerungen zu kompensieren, welchen sie infolge der Differenzen bei der Übertragungseinrichtung unterworfen sind.
• Figur 3 stellt das erfindungsgemäße System systematisch dar. Bei einer Übertragung des Wortes von N Bits wird Fu in zwei Wörter von N/2 Bits, F1 und F'1, unterteilt. Infolge der Differenzen bezüglich der Übertragungszeit T0 und der Verzögerungsänderungen kommen die beiden Datenflüsse F1 und F'1 mit Verzögerungen VERZÖGERUNG1 und VERZÖGERUNG2 zusätzlich zu den Geschwindigkeitsänderungen an.
• Beim Empfang müssen diese Anderungen kompensiert werden, um die ursprünglichen Wörter von N Bits zu erhalten.
• Gemäß einem Merkmal der vorliegenden Erfindung wird die aus der Zeitdifferenz beim Erscheinen des Synchronisationsworts erhaltene Information als Anzeige der Differenz zwischen den Übertragungszeiten der beiden Datenflüsse verwendet.
• Bei der Übertragung überträgt ein Kanal C1 die höherwertigeren N/2 Bits des Wortes von N Bits, und der zweite Kanal C2 überträgt die anderen, niederwertigeren N/2 Bits (siehe zum Beispiel Figur 1). Beim Empfang müssen die folgenden Faktoren berücksichtigt werden:
• - jeder Kanal weist aufgrund der Tatsache, daß er unabhängig ist, unterschiedliche Verzögerungen auf, so daß die Zeitdifferenzen zwischen den beiden Informationen, wie oben dargelegt, kompensiert werden müssen;
• - als weitere Leistung kann eine Kennung des jede Information festlegenden Kanals hinzugefügt werden.
• Diese zweite Möglichkeit erfordert die Einführung einer in jedem Kanal unterschiedlichen Synchronisationswort- Kennung, wobei eine Anzeige eines hohen bzw. niedrigen Kanals erzeugt wird. Auf diese Weise werden die Eingangskanaländerungen automatisch kompensiert.
• Zum Kompensieren der Verzögerung wird ein komplexerer Ablauf verwendet, der unter Bezugnahme auf die Figuren 4, 5 und 6 besser verständlich ist. Figur 4 stellt die Eingangsdatenflüsse F1 und F1' dar, die nun in einen elastischen Speicher E mit verschiedenen Takten eingeführt werden. Der Name der elastischen Speichereinrichtung bedeutet, daß es sich um einen Speicher handelt, bei dem die Lese-Schreib-Distanz variabel ist, wobei die Daten mittels eines ersten Takts eingeführt und mittels eines zweiten Takts gelesen werden.
• Das Ziel eines Speichers dieses Typs ist es, die momentane Anderungen des Schreibtakts, aufzunehmen und, beim vorliegenden Ausführungsbeispiel, ferner die Bits zu synchronisieren, da das Schreiben mit einem Takt für jeden Datenfluß arbeitet, während das Lesen mit einem gleichen Master-Takt bei den beiden Speichern arbeitet. Offensichtlich muß ein PLL verwendet werden, um zu erreichen, daß die Schreib- und Lesefrequenzen gleich sind, um ein Füllen und Leeren des elastischen Speichers ME zu vermeiden, der, wie oben dargelegt, die momentane Anderungen aufnehmen muß. Daher liefert der Ausgang des elastischen Speichers zwei synchronisierte Informationen während der Dauer der Bits, die in den beiden Datenflüssen durch denselben Takt gelesen werden, wie in Fig. 4 dargestellt. Daher wird eine Synchronisation auf Takt-Ebene und eine Neusynchronisation auf Bit-Ebene erhalten. Jede Information (Pakete PA11 ... PA21 bzw. PA12. . .PA22) wird an einen Synchronisationsdetektor übertragen, der die richtig synchronisierten Wörter, die so gebildet sind, wie sie ursprünglich waren, infolge der Erfassung des Synchronisationsworts liefert, und so läßt sich das richtige Bit für jedes Wort, das begonnen wird, bestimmen. Daher lassen sich am Eingang des Synchronisationsgenerators RI, wie in Figur 5 dargestellt, zwei (durch die durchgezogene Linie dargestellte) Datenflüsse erhalten, die richtig synchronisiert werden müssen.
• Die Wörter sind bei der Ausgabe richtig synchronisiert, jedoch existiert eine Zeitdifferenz beim Erscheinen der Synchronisationswörter in jedem Datenfluß. Diese Differenz liefert den Mittelwert der Verzögerung zwischen der beiden Datenübertragungsblocks, die kompensiert wird. Erst jetzt wird die Wortsynchronität erzielt.
• Um zu verstehen, wie die Zeitdifferenz kompensiert wird, muß ein Datenfluß als Master-Datenfluß und der andere Datenfluß als Slave-Datenfluß definiert werden. Der Master-Datenfluß ist derjenige Datenfluß, der mit der Schaltungstaktfrequenz verbunden war. Die Differenz zwischen dem Erscheinen der Synchronisationswörter im Neben-Datenfluß kann bezüglich des Master-Datenflusses positiv oder negativ sein, das heißt, sie kann voreilend oder nacheilend sein. Anders ausgedrückt kann die Zeitdifferenz positiv oder negativ sein. Die Zeitdifferenz zwischen dem Erscheinen zweier Synchronisationswörter wird offenbart. Diese Differenz muß kompensiert werden. Um dies zu tun, wird der Master-Datenfluß immer um einen festen Wert T verzögert, so daß das Synchronisationswort immer bei einer um T Wörter nach der Erfassung davon verschobenen Ausgabe erscheint.
• Der Slave-Datenfluß ist bezüglich des anderen Datenflusses in Voreilung oder in Nacheilung verschiebbar. Um dies festzustellen, startet der Synchronisationsdetektor einen Zähler für jeden der Datenflüsse. In dem Moment, in dem das Synchronisationswort in den beiden Kanälen erscheint, ist die Zeitdifferenz zwischen den beiden Kanälen durch die Differenz zwischen zwei Zählern CNT1-CNT2 (CNT1: Zähler des Master-Kanals; CNT2: Zähler des Slave-Kanals) gegeben. Dieser Wert kann je nachdem, ob das Synchronisationswort in einem Master- Kanal oder in einem Slave-Kanal zum ersten Mal erschien, positiv oder negativ sein.
• Dieser Wert wird D genannt, so daß
• CNT1 - CNT2 = D
• gilt.
• Wie oben dargelegt, wurde der Master-Datenfluß um einen festen Wert T verzögert, so daß zum Zeitpunkt t01 das Synchronisationswort im Master-Kanal und zum Zeitpunkt t02 das selbe Synchronisationswort im Slave-Kanal erscheint. Die Differenz zwischen den beiden Zeitpunkten lautet:
• t01 - t02 = D*tp; [1]
• wobei tp die Dauer eines Wortes ist.
• Das Synchronisationswort nach der Verzögerung erscheint zum Zeitpunkt tot1, der durch die folgende Gleichung gegeben ist:
• t0t1 = t01 + T*tp;
• Der Slave-Kanal umfaßt eine Verzögerung TS, welche die Ausgabe zum Zeitpunkt t0t2 liefert, der gegeben ist durch:
• t0t2 = t02 + TS*tp;
• Die gesuchte Lösung ist, daß t0t1 = t0t2 ; daraus:
• t0t1 = t01 + T*tp
• ] t01 + T*tp = t02 * TS*tp;
• t0t2 = t02*TS*tp ]
• TS*tp = t01 - t02 + T*tp;
• Einsetzen von [1]:
• TS*tp = D*tp + T*tp
• TS = D + T
• Daher wird eine variable Verzögerungsstrecke verwendet, bei der angenommen wird, daß der Minimaiwert von TS gleich ist (um das Signal einer negativen Zahl zu verzögern, soll er zu dessen Beschleunigung äquivalent sein), so daß:
• D + T = 0;
• -T < D < T
• daraus:
• 0 < TS < 2T ;
• Beim vorliegenden Ausführungsbeispiel wurde der Wert von T gleich 64 ausgewählt, so daß, da Wörter bearbeitet werden, eine Verzögerung von 64*4 Bits = 256 Bits vorliegt, wobei TS zwischen 0 und 512 Bits variabel ist und im Falle von 2*34 Mbit/s eine Bit-Zeit gleich 1/34 /us und eine Verzögerungskompensation von 256*1/34,368 /us = 7,5 in Voreilung oder Nacheilung liefert.
• Bei einem Vergleich dieses Werts der Gesamtdatenübertragungsblockzeit sollte diese (immer für unsere spezielle Anwendung) eine Länge von
• 2* (238*16+16+16*16) + 2*16+16 = 8208 Bits
• bei einer Datenübertragungsblockzeit für 2*34 Mbit/s gleich
• 8208*1/(2*34,368) Is. = 119,413 /us
• aufweisen.
• Anders ausgedrückt ist die Kompensation:
• 256/8208 = 3,118 %
• Das Ausführungsbeispiel der variablen Verzögerungsstrecke läßt zwei Varianten zu:
• - einen Speicher, bei welchem die Lese-Schreib-Distanz dessen Verzögerung festlegt;
• - eine Schieberegisterleitung, welche die Verzögerungen von 2^N bildet und diese mittels einer Multiplexer-Auswahl anlegt.
• Als bevorzugtes Ausführungsbeispiel wird die zweite Option verwendet, deren Realisierung einfacher ist. Eine Darstellung der Ausführungsbeispiel-Formen der beiden Optionen ist jeweils in den Figuren 7 und 8 zu sehen.
• Am Ausgang der Verzögerungsstrecken ist die Datenübertragungsblocksynchronität erhalten, durch welche, immer unter Berücksichtigung der Tatsache, daß die Verzögerungsdifferenz zwischen den beiden Datenübertragungsblocks kleiner ist als der festgelegte Wert, die beiden Kanäle vollständig synchronisierbar sind. In dem Fall, in dem es nicht möglich ist, die Verzögerung zu kompensieren, wird ein externer Alarm erzeugt.
• Dieser Alarm muß lediglich anzeigen, daß der Absolutwert von D höher ist als der vorgesehene Maximalwert.
• Wie in Figur 6 zu sehen, sind bei der Ausgabe des Systems SC zur Verzögerungskompensation die beiden Datenübertragungsblocks vollständig synchron, und die einzige Tätigkeit, die ausgeführt werden muß, besteht im Verbinden der beiden Wörter von N/2 Bits zu Wörtern von N Bits zur Wiederherstellung der ursprünglichen Information.
• Eine weitere durch die Schaltung ausgeführte Leistung besteht in der Möglichkeit, als "Repeater" zu arbeiten, der die Daten von einem anderen Demultiplexer direkt einführt und mit einer externen Auswahl arbeitet, um die Pakete zu ersetzen, welche im Punkt des Verteilungsnetzwerks benötigt werden, und ferner die Ergänzungsinformation in die Pakete einfügt, die bei der Übertragung, wie oben beschrieben, speziell zur Realisierung dieser Möglichkeit freigelassen wurden.
• Dies wird mittels der Dateneinführung durch einen anderen Bus erhalten und im Falle einer Erkennung eines "ersetzbaren" Pakets durch eines der extern festgelegten Pakete ersetzt.
• Zur besseren Erläuterung:
• - Figur 3 stellt den aus Wörtern mit einer N-Länge gebildeten Datenfluß fu dar, der zum Zeitpunkt T0 auf zwei Flüsse F1 und F1' mit Wörtern einer N/2-Länge aufgeteilt wird. F1 kommt am Demultiplexer DEMUX zum Zeitpunkt TO + Verzögerung 1, F'1 zum Zeitpunkt T0 + Verzögerung 2 an; der DEMUX fügt F1 und F'2 erneut zusammen, wobei er die jeweiligen Verzögerungen 1 und 2 kompensiert und den ursprünglichen Datenfluß F'n von Wörtern mit einer N-Länge wiederherstellt;
• - Figur 4 stellt den elastischen Speicher ME dar, der die Neusynchronisation auf Bit-Ebene zwischen F1 und F2 und die Synchronisation auf Takt-Ebene ausführt;
• - Figur 5 stellt den Tester RI der Synchronisation und daher auf Wort-Ebene dar;
• - Figur 6 stellt das Kompensationssystem mit Neusynchronisation auf Paket-Ebene dar;
• - Figur 7 stellt die mittels eines klassischen Systems gebil dete variable Verzögerungsstrecke (zum Kompensieren der Verzögerung von Figur 6) dar, bei welcher es sich um einen Speicher handelt, der die Daten an einem Eingang EIN empfängt und sie an einem Ausgang AUS mit einer Verzögerung, die gleich der Distanz zwischen Lesen und Schreiben ist, sendet; zu diesem Zweck wird das Schreiben durch den Zähler WC gesteuert, dessen Zählung, addiert mit der Verzögerung TS, das Lesen steuert;
• - Figur 8 stellt die Verzögerungsstrecke dar, die in vorteilhafter Weise aus einer Reihe von MUXs gebildet ist, denen Register vorgeschaltet sind, die Verschiebungen 2^N, 2^(N-1), ..., bzw. 1 liefern. Der erste MUX empfängt das Signal am Eingang EIN, das Signal vom Register mit einer Verschiebung 2^N und das Signal von einem SIGNALSPEICHER, dem das Verzögerungssignal TS zugeführt wird. Jeder der auf den ersten MUX folgenden MUXs empfängt die Signale vom vorhergehenden MUX, vom Abnahme-Schieberegister 21(N-1) etc. und vom SIGNALSPEICHER;
• - Figur 9 stellt das Bildungsschema zweier beispielhafter Pakete (erstes Paket: PAC1; zweites Paket: PAC2) dar.
• Bei einem besonders einfachen und vorteilhaften Ausführungsbeispiel ist der Datenübertragungsblock tatsächlich aus zwei Paketen PAC1 und PAC2 von 255 Wörtern mit je 16 Bits gebildet; der Kopf jedes Pakets verwendet zwei Wörter von 16 Bits, die für die Synchronisationswörter (24 Bits) ALIN1, ALIN2 und ALIN3 sowie für das Statuswort (STATUS) (8 Bits) reserviert sind, und weitere zwei 16-Bit-Wörter für die Bildsynchronität (BILDFREQ.). Jedes Paket ist durch einen Fehlerkorrekturcode (FEC) geschützt. Die ersten 16 Bits jedes Pakets enthalten die Information, welche die Quelle betrifft, von der das gleiche Paket kommt (PAKETTYP). Die Übertragung vom Pufferspeicher Bi zum Multiplexer MUX und vom Demultiplexer DEMUX zum Puffer B'i erfolgt mittels der 8-Bit-Wörter (P1, P2). Es wurde oben dargelegt, daß der Multiplexer mit drei verschiedenen Geschwindigkeiten arbeiten kann: 1 Datenfluß mit 34 Mb/s; 2 Datenflüsse mit 34 Mb/s; 1 Datenfluß mit 140 Mb/s. In den ersten beiden Fällen werden sämtliche Abläufe eines Multiplexers/Demultiplexers in vorteilhafter Weise intern in der nach Kundenwunsch hergestellten Schaltung ausgeführt, während im dritten Fall die Seriell/Parallelwandlung und die Schnittstelle von Leitungen infolge der sehr hohen Geschwindigkeit extern durch ECL-Logik ausgeführt werden. Im Fall 2 werden Datenflüsse mit 34 Mb/s verwendet, wodurch der Vorteil des Arbeitens mit einer Frequenz doppelt so hoch wie 34 Mb/s erhalten wird, wobei bei zwei unabhängigen Datenflüssen wird mit der Übertragungsgeschwindigkeit von 34 Mb/s gearbeitet.
• Zum Erhalten der ursprünglichen Information werden die beiden Datenflüsse beim Empfang in richtiger Weise zusammengefügt, wobei die beiden Eingangsdatenflüsse synchronisiert werden. Die 8-Bit-Wörter bei der Übertragung werden auf zwei 4-Bit-Wörter (die höherwertigeren 4 Bits und die niederwertigeren 4 Bits) aufgeteilt und unabhängig übertragen. Beim Empfang ist es möglich, die höherwertigeren Bits und die niederwertigeren Bits zu erkennen (da es nötig ist, verschiedene Synchronisationswörter zu erkennen), wobei auf diese Weise mögliche Kanalaustauschungen kompensiert werden können. Die beiden empfangenen Datenflüsse werden in zwei elastischen Speichern mit verschiedenen, aus Datenflüssen extrahierten Schreibtakten aufgezeichnet und mit dem gleichen Takt gelesen, welcher der zum Master-Datenfluß gehörende Takt ist (Figur 4). Ferner weist jeder Pfad einen Synchronisationsgenerator RI (Figur 5) auf, und am Ausgang jedes Synchronisationsgenerators wird ein richtig synchronisierter Datenfluß erhalten; da eine Zeitdifferenz zwischen der Position des Synchronisationsworts in einem Datenfluß bezüglich des anderen Datenflusses vorhanden sein kann, wird sie von der variablen Verzögerungsstrecke SC (Figur 6) kompensiert, so daß beim bevorzugten Ausführungsbeispiel von Figur 8 mittels eines MUX Register zwischengeschaltet werden.
• Wie oben dargelegt, kann das System als "Repeater" arbeiten, wobei in diesem Fall die freien Pakete durch die gewünschten Pakete ersetzt werden.

Claims (11)

1. Verfahren zur Übertragung und zum Empfang von Bild-&sub1; Ton- und Datensignalen, wobei die Signale digitale Signale sind, die aus unterschiedlichen Quellen stammen und zueinander unterschiedliche Geschwindigkeiten haben,

wobei bei der Übertragung

jedes der Signale in einem Puffer aus einer Vielzahl von Puffern (1, ..., n) akkumuliert wird, um jeweils Pakete zu bilden, und, wenn ein Paket fertig gestellt ist, der jeweilige Puffer einen Multiplexer (MUX) auffordert, das Päket zu übertragen, wobei der Multiplexer die Aufträge gemäß einer vorbestimmten Prioritätsreihenfolge ausführt, und

wobei beim Empfang

die Pakete durch einen Demultiplexer (DEMUX) auf einen Puffer aus einer Vielzahl von Puffern (1', ... n') und dann zu den dazugehörigen Empfängern verteilt werden, dadurch gekennzeichnet,

daß bei der Übertragung die zu übertragende Information mit Synchronisierwörtern ergänzt und in zwei Datenflüsse aufgeteilt wird, wobei die beiden Datenflüsse auf zwei unabhängigen Kanälen (C'1, C'2) übertragen werden, und

beim Empfang die beiden Datenflüsse empfangen und durch die Schritte des Einschreibens der beiden empfangenen Datenflüsse in zwei elastische Speicher (ME) mit zwei unterschiedlichen Schreibtakten, die von den beiden Datenflüssen extrahiert werden, des Auslesens der beiden Datenflüsse aus den beiden elastischen Speichern (ME) mit demselben Auslesetakt und des Synchronisierens der beiden, aus den elastischen Speichern ausgelesenen Datenflüsse auf der Grundlage der Synchronisierwörter zusammengefügt werden.

2. Verfahren gemäß Anspruch 1, wobei der Unterschied bei den Übertragungszeiten der auf den beiden Kanälen (C'1, C'2) empfangenen Datenflüsse auf der Grundlage des Zeitunterschieds bei der Erfassung der Synchronisierwörter in jedem Datenfluß kompensiert wird.

3. Verfahren gemäß Anspruch 2, wobei die Kompensation durch Festlegen des auf einem Kanal empfangenen Datenflusses als Master-Datenfluß und des auf dem anderen Kanal empfangenen Datenflusses als Slave-Datenfluß, durch Verzögern des Master- Datenflusses um einen festen Wert und Verzögern des Slave-Datenflusses mit einem variablen Wert, so daß die Synchronisierwörter der beiden Datenflüsse zur selben Zeit erscheinen, ausgeführt wird.

4. Verfahren gemäß Anspruch 2 oder 3, wobei, wenn das Kompensieren des Übertragungszeiten-Unterschieds nicht möglich ist, ein Außenalarn erzeugt wird.

5. Verfahren gemäß einem der Ansprüche 1 bis 4, wobei die beiden Datenflüsse mit einer Rate von jeweils 34 Mbit/s übertragen werden.

6. Verfahren gemäß einem der Ansprüche 1 bis 5, wobei einige Pakete durch Pakete eines anderen Demultiplexers ersetzt werden.

7. System zur Übertragung und zum Empfang von Bild-, Tonund Datensignalen, wobei die Signale digitale Signale sind, die aus unterschiedlichen Quellen stammen und zueinander unterschiedliche Geschwindigkeiten haben, das für die Übertragung

eine Einrichtung (V1, V2, ..., Vn) zum Zuführen der Signale an eine Einrichtung (1, ..., n) zum Bilden von Paketen,

eine Einrichtung zum Zuweisen einer vorbestimmten Priorität zu der Einrichtung (1, ..., n) zum Bilden von Paketen,

einen Multiplexer (MUX) zum Multiplexen und Übertragen der Pakete, und

eine Einrichtung (RQ1, ..., Rqn) zum Auffordern des Multiplexers (MUX) ein Paket, wenn das Paket fertiggestellt ist, zu übertragen, wobei der Multiplexer die Befehle gemäß einer vorbestimmten Prioritätsreihenfolge ausführt, aufweist, und das

zum Empfang

einen Demultiplexer (DEHUX) zum Verteilen jedes Pakets auf einen Puffer aus einer Vielzahl von Puffern (1', . .., n') und dann zu den dazugehörigen Empfängern aufweist, gekennzeichnet durch

eine Einrichtung zum Ergänzen der zu übertragenen Information mit Synchronisierwörtern und zum Aufteilen der zu übertragenen Information auf zwei Datenflüsse,

zwei unabhängige Kanäle (C'1, C'2) zum Übertragen der beiden Datenflüsse von dem Multiplexer (MUX) zu dem Demultiplexer (DEMUX), und

eine Einrichtung zum Empfangen und Zusammenfügen der beiden Datenflüsse, wobei die Einrichtung eine elastische Speichereinrichtung (ME) zum Einschreiben der beiden empfangene Datenflüsse mit zwei unterschiedlichen Schreibtakten, die aus den beiden Datenflüssen extrahiert werden, und zum Auslesen der beiden Datenflüsse mit demselben Lesetakt und eine Synchronisationserzeugungs-Einrichtung (RI) zum Synchronisieren der beiden, aus der elastischen Speichereinrichtung ausgelesenen Datenflüsse auf der Grundlage der Synchronisierwörter aufweist.

8. System gemäß Anspruch 7, weiter aufweisend eine Kompensationseinrichtung (SC) zum Kompensieren des Unterschieds bei den Übertragungszeiten der auf den beiden Kanälen (C'1, C'2) empfangenen Datenflüsse auf der Grundlage des Zeitunterschieds bei der Erfassung der Synchronisierwörter in jedem Datenfluß

9. System gemäß Anspruch 8, wobei die Kompensationseinrichtung (SC) eine variable Verzögerungsstrecke für jeden Datenfluß, vorzugsweise aus vielen Speichern und Multiplexern gebildet, und einen Signalspeicher aufweist.

10. System gemäß einem der Ansprüche 7 bis 9, wobei die Einrichtung zum Bilden von Paketen eine Serie von Puffern ist.

11. System gemäß einem der Ansprüche 7 bis 10, wobei der Demultiplexer (DEMUX) an eine Paketentscheidungs- und Bestimmungs-Schaltung (PAL) angegliedert ist.