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Die vorliegende Erfindung bezieht sich auf eine Halbleiter-
Speichervorrichtung, welche dynamische Speicherzellen
enthält, von denen jede einen Transistor und einen
Zellkondensator umfaßt.
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EP-A-0 264 858 offenbart eine dynamische RAM-Zelle, welche
einen Transistor und einen anteiligen
Grabenspeicherkondensator hat. Der Graben (trench) wird in
einem Halbleitersubstrat gebildet, welches mit dielektrischer
Isolation und leitfähigen Polysiliziumschichten gefüllt ist.
Der auf dem Substrat neben dem Graben gebildete Transistor
hat erste und zweite Elektroden, welche eine Kanal- und Gate-
Elektrode und eine Gate-Isolierung über dem Kanal definieren.
Die leitfähigen Schichten erstrecken sich über die
Substratoberfläche zur Definierung einer Dornstruktur, welche
von einem seitenwand-definierten Brückenkontakt kontaktiert
wird, welcher einen vertikalen Abschnitt in Kontakt mit dem
sich erstreckenden Abschnitt der äußersten leitfähigen
Schicht hat, und einen horizontalen Abschnitt in Kontakt mit
der Elektrode.
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US-A-4,734,384 offenbart eine dynamische RAM-Zelle, welche
durch ein Kondensatorelement, welches einen in dem
Halbleitersubstrat gebildeten Graben verwendet, und einen
Transistor gebildet wird. Eine der Elektroden des
Kondensator-Elementes ist mit dem den Transistor bildenden
Teil der Speicherzelle an der Seitenwand des oberen Endes des
Grabens zur Bildung des Kondensator-Elementes verbunden. Die
Elektrode ist in Selbstausrichtung (self-alignment) mit einem
Halbleitergebiet verbunden, welches entweder als Source oder
Drain des Transistors dient.
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In "International Electron Devices Meeting 1987", Technical
Digest, Washington D.C., Seiten 328 - 231, IEEE, NEW YORK,
USA, wird eine dynamische RAM-Zelle beschrieben, welche einen
doppelt geschichteten Kondensator und eine selbst
ausgerichtete Poly-Source/Drain-Transistorzelle hat. Der
Speicherkondensator besteht aus zwei in einem Graben in dem
Halbleitersubstrat geschichteten Kondensatoren. Eine erste
Polysiliziumschicht, welche als ein Speicherknoten fungiert,
wird ebenfalls als ein selbst ausgerichtetes Poly-
Source/Drain des Transistors verwendet. Ein Isoliergebiet
wird durch in Öffnungen zwischen den aktiven Gebieten der
ersten Polysiliziumschicht wiedergefülltes Oxid gebildet.
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In Anbetracht der verschiedenen Strukturen, welche als
dynamische Speicherzellen der Eintransistor-Einkondensator-
Art vorgeschlagen wurden, wird nun ein Beispiel ausführlicher
unter Bezugnahme auf Fig. 5 beschrieben, welche eine SPT-
Zelle zeigt.
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In einer in Fig. 5 gezeigten Anordnung bezeichnet die
Bezugsziffer 51 ein P&spplus;-Typ Halbleitersubstrat, an welches ein
Erdpotential Vss angelegt wird. 52 ist eine P-Typ-
Epitaxieschicht, welche auf dem Substrat 51 gewachsen ist, 53
ist ein N-Typ Wannengebiet, welches in einem Teil eines
Gebietes der Epitaxischicht 53 vorgesehen ist, und mit einem
positiven elektrischen Potential vorgespannt ist, und 54
bezeichnet ein Isoliergebiet. Ein Zellenkondensator ist als
Kondensator des isolierten Gate-Typs (MCS-Kondensator)
vorgesehen, welcher eine dünne Isolierschicht 55 enthält,
welche auf einer inneren Oberfläche eines Grabens gebildet
ist, uns sich von dem Substrat 51 sowohl durch das
Wannengebiet 53 als auch die Epitaxischicht 52 erstreckt, und
eine P&spplus;-Typ Polysiliziumschicht 56 als eine
Ladungsspeicherelektrode, welche in den Graben gefüllt ist.
In diesem Fall fungiert das Substrat 51 als
Kondensatorplattenelektrode.
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Ein Zellentransistor zur Ladungsübertragung ist auf dem
Oberflächenabschnitt des Wannengebietes 53 vorgesehen und
umfaßt P&spplus;-Typ Source- und Draingebiete 57 und 58, welche in
dem Wannengebiet 53 gebildet sind, und eine Gateelektrode 60,
welche durch eine Gate-Isolierschicht 59 über einem zwischen
den Source- und Draine-Gebieten definierten Kanalgebiet
angeordnet ist. Die obere Oberfläche des Drain-Gebietes 58
ist durch eine leitfähige Schicht 61 mit der
Polysiliziumschicht 56 in dem Graben verbunden. Die Gate-
Elektrode 60 besteht beispielsweise aus Siliziden und dient
als ein Teil einer Wortleitung für das Speicherzellen-Array.
60a ist eine Wortleitung für eine angrenzende Zeile, 62 ist
ein Zwischenebenen-Isolator, und 63 ist eine Bitleitung,
welche mit dem Source-Gebiet 57 in Kontakt ist.
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Mit der dynamischen Speicherzelle geht jedoch ein Problem
einher, welches ausführlicher in dem Dokument "Parasitic
Leakage in DRAM Trench Storage Capacitor Vertical Gated
Diodes, W.P. Noble et al. IEDM 1987 Tech Digest, Seiten 340
bis 343" beschrieben ist. Wie in Fig. 6 beschrieben, bedeutet
das, da die Isolationsschicht 55 auf der inneren Oberfläche
des Grabens als eine Gate-Isolierschicht fungiert und die P&spplus;-
Typ Polysiliziumschicht 56 für die Ladungsspeicherungs-
Elektrode als ein Steuergate fungiert, daß ein Leckstrom
durch einen Übergang zwischen dem N-Typ Wannengebiet 53 und
P&spplus;-Typ Substrat 51 fließen kann. In diesem Fall erhält man
eine in Fig. 7 gezeigte Abhängigkeit des mit einer Spannung
zwischen der P&spplus;-Typ Polysiliziumschicht 56 für die
Speicherelektrode und dem P+-Typ Substrat 51 verbundenen
Übergangsleckstroms, wenn die Umgebungstemperatur und die
Dicke der Isolierschicht 55 auf dem Graben als Parameter
verwendet werden. Hieraus wird klar, daß der
Übergangsleckstrom mit einer Abnahme in der Dicke der
Isolierschicht 55 auf der inneren Oberfläche des Grabens
zunimmt.
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Die Isolierschicht 55 auf der inneren Oberfläche des Grabens
hat jedoch eine Tendenz, die Dicke zu vermindern, um feine
Speicherzellen zu schaffen und um eine höhere
Speicherkapazität zu erhalten. Somit wird der
Übergangsleckstrom weiter erhöht, wodurch der
Energieverbrauch der dynamischen Speicherzelle erhöht wird.
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Wie oben beschrieben, geht mit der konventionellen
dynamischen Speicherzelle das Problem einher, daß sogar, wenn
die Dicke der auf der inneren Oberfläche des den Kondensator
bildenden Grabens vorgesehenen Isolierschicht vermindert
werden soll, um so die Speicherkapazität der Speicherzelle zu
erhöhen, der Übergangsleckstrom zwischen dem Wannengebiet und
dem Substrat mit der abnehmenden Dicke der Isolierschicht
zunimmt, wodurch der Energieverbrauch der dynamischen
Speicherzelle erhöht wird.
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Dementsprechend ist es Aufgabe der vorliegenden Erfindung,
einen verbesserten Zellenkondensator in einer dynamischen
Speicherzelle des Eintransistor-Einkondensator-Typs zu
schaffen, in welchem ein Übergangsleckstrom zwischen einem
Wannengebiet und einem Halbleitersubstrat vermindert ist.
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Die Aufgabe der vorliegenden Erfindung wird durch die in den
angehängten Ansprüchen definierte Struktur gelöst.
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Die vorliegende Erfindung, zusammen mit ihren weiteren
Aufgaben und Vorteilen, kann am besten durch Bezugnahme auf
die folgende Beschreibung und begleitenden zeichnungen
verstanden werden, in welchen:
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Fig. 1 eine Querschnittsansicht ist, welche eine
dynamische Speicherzelle gemäß einer Ausführung der
vorliegenden Erfindung zeigt;
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Fig. 2A bis 2D
sind Querschnittsansichten, welche die
Herstellungsschritte der in Fig. 1 gezeigten
Speicherzelle zeigen;
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Fig. 3 zeigt ein Äquivalentschaltbild der in Fig. 1
gezeigten Speicherzelle;
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Fig. 4 ist eine Querschnittsansicht, welche eine
dynamische Speicherzelle gemäß einer weiteren
Ausführung der vorliegenden Erfindung zeigt;
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Fig. 5 ist eine Querschnittsansicht, welche eine
konventionelle dynamische Speicherzelle zeigt;
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Fig. 6 ist eine Querschnittsansicht, teilweise vergrößert,
zur Erklärung eines Übergangsleckstroms zwischen
einer N-Typ-Wanne und einem P-Typ-Substrat in der
in Fig. 5 gezeigten konventionellen Speicherzelle;
und
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Fig. 7 ist eine charakteristische Kurve, welche die
Abhängigkeit des Ubergangsleckstroms der Fig. 6
zeigt, welcher mit einer Spannung zwischen einer
P&spplus;-Typ Polysiliziumschicht für eine
Speicherelektrode und dem P-Typ Substrat
zusammenhängt.
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Die Ausführungen der vorliegenden Erfindung werden im
folgenden unter Bezugnahme auf die begleitenden Zeichnungen
ausführlich beschrieben.
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Die in Fig. 1 gezeigte dynamische Speicherzelle ist der im
Zusammenhang mit Fig. 5 oben beschriebenen konventionellen
dynamischen Speicherzelle ähnlich, außer daß eine gestapelte
(stacked) Kondensatorstruktur als ein
Ladungsspeicherkondensator verwendet wird. Das bedeutet, daß
in der in Fig. 1 gezeigten Struktur, die Bezugsziffer 1 ein
P&spplus;-Typ Halberleitersubstrat ist, welches mit einem
Dotierstoff auf eine hohe Konzentration von 1 x 10¹&sup8; bis 1 x
10²¹ cm&supmin;³ dotiert ist, und an welches eine negative
Vorspannung angelegt ist. 2 ist eine P-Typ Epitaxischicht,
welche auf dem Substrat 1 gewachsen ist. 3 ist ein N-Typ
Wannengebiet, welches in einem Teil eines Gebietes der
Epitaxischicht 2 gebildet ist, an welches eine positive
Vorspannung angelegt wird. 4 ist ein Isoliergebiet.
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Ein Ladungsspeicher-Zellenkondensator umfaßt eine erste
Isolierschicht 9, welche auf einer inneren Oberfläche eines
Grabens vorgesehen ist, welcher sich von der Oberfläche des
Wannengebietes 3 zum P&spplus;-Typ Substrat 1 erstreckt, eine
Ladungsspeicherelektrode 11, welche auf der ersten
Isolierschicht 9 in dem Graben vorgesehen ist, eine zweite
Isolierschicht 12, welche auf der Ladungsspeicherelektrode 11
in dem Graben vorgesehen ist, und eine
Kondensatorplattenelektrode 13, welche auf der zweiten
Isolierschicht 12 auf solch eine Weise vorgesehen ist, daß
ein Teil einer Polysiliziumschicht in den Graben gefüllt ist.
In der Struktur wird die Dicke der ersten Isolierschicht 9
dicker gemacht als jene der zweiten Isolierschicht 12. In
diesem Fall zeigt die Dicke der Isolierschichten die
äquivalente Siliziumdioxiddicke.
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Ein Zellentransistor zur Ladungsübertragung ist in und auf
dem Oberflächenabschnitt des Wannengebiets 3 vorgesehen,
welches Source- und Draingebiete 17 und 18 beinhaltet, welche
in dem Wannengebiet 3 gebildet sind, und eine Gate-Elektrode
16, welche durch eine Gate-Isolierschicht 15 über einem
zwischen den Source- und Drain-Gebieten vorgesehenen
Kanalgebiet angeordnet ist. Das Drain-Gebiet 18 ist
elektrisch verbunden mit der Ladungsspeicherelektrode 11. Die
Gate-Elektrode 16 ist beispielsweise aus einer Silizidschicht
gebildet und dient als ein Teil einer Wortleitung für ein
Speicherzellen-Array. 16a ist eine Wortleitung einer
angrenzenden Zelle, 19 ein Zwischenebenen-Isolator, und 20
ist eine Bitleitung in Kontakt mit dem Source-Gebiet 17.
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Ein Verfahren zur Herstellung der oben beschriebenen
dynamischen Speicherzelle wird unten unter Bezugnahme auf
Fig. 2A bis 2D beschrieben.
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Als erstes, wie in Fig. 2A gezeigt, wird eine P-Typ
Epitaxischicht 2, welche eine Dicke von 1 bis 4 µm hat, auf
einem P&spplus;-Typ Halbleitersubstrat 1 gewachsen, welches mit
einem Dotierstoff auf eine hohe Konzentration von 1 x 10¹&sup8;
bis 1 x 10²¹ cm&supmin;³ dotiert wurde. Dann werden Phosphor (P-
Ionen) in einem für die Speicherzellenbildung vorgesehenen
Gebiet implantiert und das Substrat wird einer termischen
Diffusion unterworfen, zur Schaffung eines N-Typ
Wannengebietes 3. Die Oberflächenkonzentration des
Wannengebietes 3 ist in der Größenordnung von 5 x 10¹&sup6; bis 5
x 10¹&sup7; cm&supmin;³. Eine Oxidschicht wird selektiv in dem
Wannengebiet 3 durch selektive Oxidationstechniken (LOCOS)
gebildet, zur Schaffung eines Feldoxidfilms 4 für ein
Isoliergebiet. In diesem Fall wird vorher eine N&spplus;-Schicht 5
hoher Konzentration unter der Feldoxidschicht 4 gebildet, zur
Verhinderung einer unerwünschten Feldinversion.
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Wie in Fig. 2B gezeigt, wird nachdem eine termische
Oxidschicht 6 durch einen termischen Oxidationsprozeß auf der
Substratoberfläche gebildet wurde, ein Maskenmaterial, wie
ein Siliziumnitridfilm 7 darauf abgeschieden und dann mit
einem Muster versehen. Unter Verwendung der
Siliziumnitridschicht 7 als einer Maske, wird das
Halbleitersubstrat einer anisotropen Ätzung ausgesetzt, um
einen Graben 8 zu schaffen, welcher sich von dem P&spplus;-Typ
Substrat 1 durch das Wannengebiet 3 und die Epitaxischicht 2
erstreckt. Eine erste Oxidschicht 9 wird auf der inneren
Oberfläche des Grabens 8 beispielsweise durch termische
Oxidation gebildet, um eine erste Isolierschicht zu erhalten,
welche eine äquivalente Siliziumdioxiddicke von 10 bis 50 nm
hat. Nach dem Überziehen der Substratoberfläche mit einer
Resistschicht 10, wird sie für eine erwünschte Konfiguration
mit einem Muster versehen. Ein oberer Endabschnitt der
Oxidschicht 9, welcher sich an einem inneren Gebiet des
Grabens 8 befindet, wird selektiv geätzt durch eine Ammonium-
Fluoridlösung, um einen Teil des oberen Abschnitts des
Wannengebiets 3 freizulegen.
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Wie in Fig. 2C gezeigt, wird nachdem die Resistschicht 10 und
die Maske 7 von der Substratoberfläche entfernt wurden, eine
P-Typ dotierte Polysiliziumschicht in den Graben 8 gefüllt.
Die Polysiliziumschicht wird selektiv geätzt außer nur dem
Innengebiet des Grabens 8 zur Schaffung einer
Ladungsspeicherelektrode 11. In diesem Fall ist ein Teil der
Ladungsspeicherelektrode 11 in Kontakt mit dem Wannengebiet
3. Eine zweite Oxidschicht 12 wird auf der Oberfläche der
Ladungsspeicherelektrode 11 beispielsweise durch termische
Oxidation gebildet, um eine zweite Isolierschicht zu
erhalten, welche eine äquivalente Siliziumdioxid-Dicke von 5
bis 10 nm hat. Als Oxidschichten 9 und 12, können anstelle
einer Siliziumoxidschicht, hoch-dielektrische Schichten wie
Si&sub3;N&sub4;, Ta&sub2;O&sub3;, Y&sub2;0&sub3; und dergleichen bzw. Verbundschichten
daraus verwendet werden. Nachdem eine P-Typ dotierte
Polysiliziumschicht auf der Substratoberfläche zur Füllung
des Grabens 8 abgeschieden wurde, wird sie für eine
gewünschte Konfiguration mit einem Muster versehen, wodurch
eine Kondensatorelektrode 13 geschaffen wird. Eine
Isolierschicht 14 wird dann auf der Plattenelektrode 13
gebildet.
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Wie in Fig. 2D gezeigt, wird nach dem selektiven Entfernen
der Isolierschicht 12 und der Oxidschicht 6, welche auf den
für die Zelltransistorbildung beabsichtigten Gebieten
vorgesehen sind, eine Gate-Oxidschicht 15 und eine Gate-
Elektrode 16 auf dem freigelegten Wannengebiet 3 gebildet.
Bor (B) oder Borfluorid (BF&sub2;) Ionen werden in das
Wannengebiet implantiert zur Schaffung von Source- und Drain-
Gebieten 17 und 18. In diesem Fall ist das Drain-Gebiet 18 in
Kontakt mit der Ladungsspeicherelektrode 11.
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Nachdem ein Zwischenebenen-Isolator (19 in Fig. 1) auf der
Substratoberfläche abgeschieden wurde, wird ein Kontaktloch
hineingeschnitten und eine Bit-Leitung (20 in Fig. 1) wird so
vorgesehen, daß sie in Kontakt mit dem Source-Gebiet 17 ist.
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In der dynamischen Speicherzelle mit der oben beschriebenen
Struktur hat der Ladungsspeicherkondensator eine gestapelte
(stacked) Kondensatorstruktur. Die Speicherkapazität C des
Zell-Kondensators beinhaltet in Parallelverbindung die
Kapazität C&sub1; des MOS-Kondensators, welche durch die
Ladungsspeicher-Elektrode 11, welche in dem Graben vorgesehen
ist, die erste Oxidschicht 9 und das P&spplus;-Typ Substrat 1
geschaffen wird und die Kapazität C&sub2; des gestapelten
Kondensators, geschaffen durch die Ladungsspeicherelektrode
11, die zweite Oxidschicht 12 und die
Kondensatorplattenelektrode 13. Das Äquivalent-Schaltbild der
Speicherzelle ist wie in Fig. 3 gezeigt, wobei TR, WL und BL
jeweils den Ladungsübertragungs-Transistor, die Wortleitung
und die Bitleitung darstellen.
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Gemäß der dynamischen Speicherzelle kann, um eine ähnliche
Speicherkapazität wie in der konventionellen Vorrichtung zu
erhalten, die Kapazität C&sub1; des MOS-Kondensators vermindert
werden durch die erhöhte Kapazität der Kapazität C&sub2; des
gestapelten Kondensators. Daher kann die Dicke der ersten
Oxidschicht 9 in dem Graben durch die erhöhte Kapazität
erhöht werden. Das bedeutet, daß, wenn die Größe des Grabens
konstant gehalten wird, in der konventionellen Vorrichtung
keine ausreichende Kapazität erhalten werden kann, außer die
Dicke der Isolierschicht (55 in Fig. 5) ist beispielsweise 10
nm. In der oben beschriebenen Ausführung, kann dagegen, wenn
die Dicke der zweiten Oxidschicht 12 des gestapelten
Kondensators 20 nm ist, eine ähnliche Speicherkapazität wie
jene der konventionellen Vorrichtung erhalten werden, sogar
wenn die Dicke der ersten Oxidschicht 9 des MOS-Kondensators
auf mehr als 20 nm erhöht wird, wodurch der
Übergangsleckstrom zwischen dem Wannengebiet 3 und dem
Substrat 1 vermindert wird. In diesem Fall kann die Dicke der
ersten Oxidschicht 9 des MOS-Kondensators mit der
Verminderung der Dicke der zweiten Oxidschicht 12 des
gestapelten Kondensators erhöht werden, wodurch der
Übergangsleckstrom vermindert wird.
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Gemäß der dynamischen Speicherzelle, da die Dicke der ersten
Oxidschicht 9 des MOS-Kondensators dicker gemacht wird als
jene der konventionellen Vorrichtung, kann die dielektrische
Stärke der ersten Oxidschicht 9 gegenüber elektrischem
Feldstreß verbessert werden.
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Es ist möglich, die Kapazität C&sub2; des gestapelten Kondensators
viel stärker zu erhöhen und die Kapazität C&sub1; des MOS-
Kondensators viel stärker zu vermindern. Um die Kapazität C&sub1;
des MOS-Kondensators weiter zu vermindern, wird nicht nur die
Dicke der ersten Oxidschicht 9 des MOS-Kondensators dick
gemacht, sondern es kann auch ein P-Typ Substrat verwendet
werden, welches eine niedrigere Dotierkonzentration hat als
jene des P&spplus;-Typ Substrats 1 in der Ausführung. Wenn daher
eine P-Typ Substrat, welches eine ähnliche
Dotierkonzentration (1 x 10¹&sup5; bis 1 x 10¹&sup8; cm&supmin;³) wie jene der
P-Typ Epitaxischicht 52 in der konventionellen Vorrichtung
hat, als P-Typ Substrat mit niedriger Dotierkonzentration
verwendet wird, kann es möglich sein, daß die Verwendung der
P-Typ Epitaxischicht in der oben beschriebenen Ausführung
unnötig ist. Gemäß dieser Struktur kann die Zahl der für die
Herstellung der Halbleitervorrichtungen erforderlichen
Schritte reduziert werden, was somit eine hohe Ausbeute bei
geringen Kosten sicherstellt.
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Die vorliegende Erfindung ist nicht auf die obige Ausführung
beschränkt. Es ist möglich P- und N-Typ-Gebiete durch N- und
P-Typ-Gebiete zu ersetzen. Wie beispielsweise in Fig. 4
gezeigt, wird ohne Wachsen einer Epitaxischicht auf einem N-
Typ-Substrat 1', welches eine Dotierkonzentration von 1 x
10¹&sup5; bis 1 x 10¹&sup8; cm&supmin;³ hat, eine P-Typ-Wannenregion 3' direkt
in einem Teil des N-Typ-Substrats 1' bildet. Danach können
ein Zellkondensator und ein Zelltransistor geschaffen werden.
Daher kann die Zahl der Herstellungsprozesse reduziert
werden, wodurch die hohe Ausbeute bei geringen Kosten
sichergestellt wird.
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In der in Fig. 4 gezeigten Ausführung wird eine positive
Vorspannung an das N-Typ-Substrat 1' angelegt und eine
negative Vorspannung wird an das P-Typ-Wannengebiet 3'
angelegt. In Fig. 4 werden zur Bezeichnung von Teilen oder
Elementen, welche jenen der Fig. 1 entsprechen, die gleichen
Bezugsziffern verwendet.
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Bezugszeichen in den Ansprüchen dienen dem besseren
Verständnis und schränken nicht den Schutzumfang ein.