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DE69027644T2 - Verfahren zur Herstellung eines bipolaren Transistors - Google Patents

Verfahren zur Herstellung eines bipolaren Transistors

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Publication number
DE69027644T2
DE69027644T2 DE69027644T DE69027644T DE69027644T2 DE 69027644 T2 DE69027644 T2 DE 69027644T2 DE 69027644 T DE69027644 T DE 69027644T DE 69027644 T DE69027644 T DE 69027644T DE 69027644 T2 DE69027644 T2 DE 69027644T2
Authority
DE
Germany
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zone
layer
impurity
sections
insulating
Prior art date
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DE69027644T
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Inventor
Wilhelmus Jacobus Mari Josquin
Dijk Jan Van
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Philips Electronics NV
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Publication date
Application filed by Philips Electronics NV filed Critical Philips Electronics NV
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Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung, wie zum Beispiel eines bipolaren Transistors.
  • US-A-4 772 566 offenbart ein Verfahren zur Herstellung einer Halbleiteranordnung, welches einen Halbleiterkörper mit einer in Angrenzung an eine Hauptoberfläche angeordneten, ersten Zone eines ersten Leitfähigkeitstypes vorsieht, auf der Hauptoberfläche eine dotierte Schicht vorsieht, aus welcher Fremdatome in den Halbleiterkörper diffundieren, um eine Störstellennebenzone einer zweiten Zone eines entgegengesetzten Leitfähigkeitstypes in der ersten Zone herzustellen, wobei durch die dotierte Schicht und über der ersten Zone eine Öffnung gebildet, ein erster Abschnitt eines Isolationsmaterials auf der Seitenwand der die Öffnung begrenzenden, dotierten Schicht und ein zweiter Abschnitt eines anderen Materials auf dem ersten Teil ausgebildet wird und durch die Öffnung Fremdatome eingebracht werden, um eine eigenleitende Nebenzone der zweiten Zone des entgegengesetzten Leitfähigkeitstypes in der ersten Zone und eine dritte Zone des einen Leitfähigkeitstypes in der eigenleitenden Nebenzone auszubilden.
  • Das in US-A-4 772 566 beschriebene Verfahren bezieht sich auf die Herstellung eines bipolaren Transistors, bei welchem die erste Zone die Kollektorzone des Transistors und bei welchem die zweite und dritte Zone die Basis- bzw. Emitterzone bilden.
  • Es ist anzumerken, daß der hier verwendete Begriff "eigenleitende Nebenzone" sich auf den aktiven Bereich der zweiten Zone bezieht, welcher bei dem in US- A-4 772 566 beschriebenen, bipolaren Transistor die aktive Basiszone darstellt, während sich der Begriff "Störstellennebenzone" auf den Bereich bezieht, welcher mit der "eigenleitenden Nebenzone" verbunden ist, um einen Kontakt zu der zweiten Zone zu ermöglichen.
  • Wie in US-A-4 772 566 beschrieben, ist die dotierte Schicht als eine dotierte, polykristalline Schicht, zum Beispiel eine dotierte, polykristalline Siliciumschicht, vorgesehen. Nach Ausbildung der polykristallinen Schicht zur Herstellung der Öffnung, durch welche die Fremdatome einzubringen sind, um die eigenleitende Basis- und Emitterzone sowie eine Kollektoranschlußöffnung auszubilden, wird auf der polykristallinen Schicht eine dünne, thermische Oxidschicht aufgebracht. Bei maskierter Basis- und Emitteröffnung werden zur Ausbildung einer stark dotierten Kollektoranschlußzone Fremdatome eingebracht. Nach Herstellung der stark dotierten Kollektoranschlußzone wird diese Öffnung maskiert, und sodann werden Fremdatome zur Ausbildung der eigenleitenden Basiszone implantiert. Anschließend wird eine konformale, dielektrische Schicht, zum Beispiel Siliciumdioxid, aufgebracht und mit einer polykristallinen Schicht, bei welcher es sich wiederum um eine polykristalline Siliciumschicht handeln kann, versehen. Es wird sodann die polykristalline Schicht anisotrop geätzt, um den zweiten Abschnitt auszubilden und anschließend die dielektrische Schicht unter Verwendung des polykristallinen, zweiten Abschnittes als Maske geätzt, um den ersten Isolationsabschnitt zu definieren. Danach wird eine polykristalline Siliciumschicht aufgebracht und mit Fremdatomen des einen Leitfähigkeitstypes dotiert, welche anschließend zur Ausbildung der Emitterzone in den darunterliegenden Halbleiterkörper diffundieren.
  • In dem in US-A-4 772 566 beschriebenen Verfahren wird eine, durch den ersten und zweiten Abschnitt gebildete Mehrlagenisolierzwischenlage verwendet, welche eine gute Trennung von Emitterzone und Störstellenbasiszone ermöglicht, um Heißträgereffekte, welche in niedrigen Emitter-Basis-Durchschlagspannungen resultieren könnten, zu vermeiden. Ebenfalls reduziert der Verlust des Dotierstoffes in das polykristalline Silicium die geometrische Abhängigkeit der Transistorparameter. Jedoch ist es notwendig, die Ätzung der Mehrlagenzwischenlage in einem Verfahren durchzuführen, mit welchem es möglich ist, die Ätzung des ersten und zweiten Abschnittes mit hoher Selektivität gegenüber dem Halbleiterkörper vorzunehmen, da andernfalls ein Teil der zur Ausbildung der eigenleitenden Nebenzone eingebrachten Fremdatome während des Ätzverfahrens verlorengeht. Anisotrope Ätzverfahren ermöglichen eine gute Steuerung der Ausbildung des ersten und zweiten Abschnittes, sehen jedoch keine sehr hohe Selektivität vor, wohingegen Naßätzverfahren, obgleich diese eine hohe Selektivität ermöglichen, eine Unterätzung des zweiten Abschnittes zur Folge haben können, so daß keine sehr zufriedenstellende Steuerung der Dimensionen erfolgt.
  • Es ist Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung einer Halbleiteranordnung vorzusehen, bei welchem die Trennung bzw. Verschiebung der eigenleitenden Nebenzone und dritten Bauelementzone in zufriedenstellendem Maße gesteuert wird, um zur Vermeidung von Heißträgereffekten beizutragen und, im Falle eines bipolaren Transistors, die Abhängigkeit einer Stromverstärkung von der Breite der Emitterzone, d.h. herkömmlicherweise der in einer Richtung parallel zu der Hauptoberfläche gemessenen Ausdehnung der Emitterzone, zu reduzieren.
  • Gemäß der vorliegenden Erfindung wird ein Verfahren zur Herstellung einer Halbleiteranordnung mit einer ersten, zweiten und dritten Zone vorgesehen, wonach ein Halbleiterkörper mit der innerhalb einer Hauptoberfläche angeordneten, ersten Zone eines ersten Leitfähigkeitstypes, auf der Hauptoberfläche eine mit Fremdatomen des entgegengesetzten Leitfähigkeitstypes dotierte Schicht vorgesehen und eine Öffnung durch die dotierte Schicht über der ersten Zone gebildet und dadurch bewirkt wird, daß Fremdatome von der dotierten Schicht in den Halbleiterkörper diffundieren und somit eine Störstellennebenzone der zweiten Zone innerhalb der ersten Zone entsteht, wobei die Störstellennebenzone den entgegengesetzten Leitfähigkeitstyp aufweist, durch die Öffnung Fremdatome eingebracht werden, um eine Kopplungszone des entgegengesetzten Leitfähigkeitstypes innerhalb der ersten Zone und im Anschluß an die Störstellennebenzone zu bilden, eine erste Schicht Isolationsmaterial über der Öffnung vorgesehen, das Isolationsmaterial einer Ätzung unterworfen wird, um erste Abschnitte des Isolationsmaterials auf den die Öffnung begrenzenden Seitenwänden der dotierten Schicht auszusparen, so daß die ersten Abschnitte ein erstes Fenster definieren, welches kleiner als die Öffnung ist, Fremdatome eingebracht werden, um durch das erste Fenster eine eigenleitende Nebenzone der zweiten Zone zu bilden, wobei die zweite Zone somit die Störstellennebenzone, die Kopplungszone sowie die eigenleitende Nebenzone aufweist, wobei die Kopplungszone die Störstellennebenzone mit der eigenleitenden Nebenzone verbindet, eine zweite Schicht eines Materials vorgesehen wird, welches sich von dem der ersten Schicht über dem ersten Fenster unterscheidet, die zweite Schicht gegenüber der ersten Abschnitte selektiv geätzt wird, um auf den ersten Isolierabschnitten zweite Abschnitte des anderen Materials auszubilden, welche ein zweites Fenster definieren, das kleiner als das erste Fenster ist, und Fremdatome des ersten Leitfähigkeitstypes durch das zweite, kleinere Fenster eingebracht werden, um die dritte Zone innerhalb der eigenleitenden Nebenzone zu bilden.
  • Somit werden bei Anwendung eines erfindungsgemäßen Verfahrens die Fremdatome zur Herstellung der eigenleitenden Nebenzone, zum Beispiel der eigenleitenden Basiszone eines bipolaren Transistors, über ein, durch den ersten Isolierabschnitt definiertes, erstes Fenster eingebracht, während die Fremdatome zur Herstellung der dritten Zone (welche bei einem bipolaren Transistor die Emitterzone bildet) über ein, durch den zweiten Abschnitt eines anderen Materials definiertes, zweites, kleineres Fenster eingebracht werden, wodurch die dritte Zone von der Störstellennebenzone zur Verhinderung von Heißträgereffekten ausreichend beabstandet ist. Außerdem werden vor Ausbildung des ersten Isolierabschnittes Fremdatome durch die Öffnung zur Herstellung einer Kopplungszone des entgegengesetzten Leitfähigkeitstypes eingebracht, um eine Verbindung zwischen der Störstellen- und eigenleitenden Nebenzone sicherzustellen. Durch diese Kopplungszone entsteht ein ausreichender Abstand zwischen der Störstellen- und der dritten Zone, so daß Kanteneffekte und Kriechströme unterbunden werden, um ein mögliches Durchgreifen zwischen der ersten und dritten Zone zu verhindern oder zumindest zu verzögern. Im allgemeinen werden die Fremdatome zur Ausbildung der Kopplungszone in einer solchen Menge und mit einer solchen Energie implantiert, daß die Kopplungszone flacher und schwächer als die eigenleitende Nebenzone der zweiten Zone dotiert ist, so daß Variationen in der Ausbildung der ersten und zweiten Abschnitte die Breite (d.h. herkömmlicherweise die Tiefe in den Halbleiterkörper, dort wo die eigenleitende Nebenzone die eigenleitende Basiszone eines bipolaren Transistors darstellt) der eigenleitenden Nebenzone der zweiten Zone nicht signifikant beeinflussen.
  • Der erste Isolierabschnitt kann durch anisotrope Ätzung der über der Öffnung vorgesehenen, ersten Isolierschicht und der zweite Abschnitt durch anisotrope, gegenüber dem ersten Isolierabschnitt selektive Ätzung der zweiten Schicht eines Materials, welches sich von dem der ersten Schicht unterscheidet, vorgesehen werden. Den zweiten Abschnitt kann ebenfalls ein Isolierabschnitt darstellen. Der erste Isolierabschnitt kann durch Aufbringen einer Oxid-, zum Beispiel Siliciumoxidschicht, über der dotierten Schicht und anschließender anisotropen Ätzung der Oxidschicht, um den ersten Isolierabschnitt auszusparen, ausgebildet werden, während der zweite Abschnitt durch Aufbringen einer polykristallinen Schicht, zum Beispiel einer polykristallinen Siliciumschicht, über der dotierten Schicht und anschließender anisotropen Ätzung der polykristallinen Schicht, um den zweiten Abschnitt auszusparen, definiert werden kann. Eine weitere Isolierschicht, zum Beispiel eine Siliciumoxidschicht, kann über dem ersten Fenster vor der zweiten Schicht vorgesehen werden, um auf diese Weise die Ätzung des zweiten Abschnittes und eine Beabstandung des zweiten Abschnittes nach dessen Ausbildung von der in der Öffnung freigelgeten Oberfläche des Halbleiterkörpers durch die weitere Isolierschicht zu ermöglichen. Bei einem solchen Verfahren ist die Breite, d.h. die Tiefe in den Halbleiterkörper, der eigenleitenden Nebenzone, im Falle eines bipolaren Transistors der eigenleitenden Basiszone, gegenüber Abweichungen bei der Ätzung des den ersten Isolierabschnitt bildenden Isoliermaterials weniger empfindlich. Zudem ist, besonders im Falle eines bipolaren Transistors, die Stromverstärkung durch die mögliche Steuerung der Trennung der eigenleitenden Basis- und Emitterzone weit weniger abhängig von der Breite, d.h. der Dimension entlang der Hauptoberfläche, der Emitterzone, so daß die Stromverstärkung durch Reduzierung der Bauelementdimensionen nicht signifikant vermindert wird.
  • Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
  • Figur 1 und 2 - Querrisse eines Teiles eines Halbleiterkörpers zur Darstellung von Stufen eines erfindungsgemäßen Verfahrens zur Herstellung eines bipolaren Transistors;
  • Figur 3 bis 7 - vergrößerte Querrisse eines Abschnittes des in den Figuren 1 und 2 dargestellten Halbleiterkörpers zur Darstellung weiterer Schritte eines erfindungsgemäßen Verfahrens zur Herstellung eines bipolaren Transistors; sowie
  • Figur 8 - einen Querriß, welcher einen unter Anwendung eines erfindungsgemäßen Verfahrens hergestellten, bipolaren Transistor darstellt.
  • Es versteht sich von selbst, daß die Figuren lediglich schematisch und nicht maßstabsgetreu dargstellt sind, wobei verschiedene Dimensionen, wie zum Beispiel die Stärke der Schichten, anderen Dimensionen gegenüber zum Zwecke einer deutlicheren Darstellung übertrieben wiedergegeben worden sind.
  • Unter Bezugnahme auf die Zeichnung wird ein Verfahren zur Herstellung einer Halbleiteranordnung mit einer ersten, zweiten und dritten Zone dargestellt, wonach ein Halbleiterkörper 10 mit der innerhalb einer Hauptoberfläche 11 angeordneten, ersten Zone 20 eines ersten Leitfähigkeitstypes, auf der Hauptoberfläche 11 eine mit Fremdatomen des entgegengesetzten Leitfähigkeitstypes dotierte Schicht 30 vorgesehen und eine Öffnung 31 durch die dotierte Schicht 30 über der ersten Zone 20 gebildet und dadurch bewirkt wird, daß Fremdatome von der dotierten Schicht 30 in den Halbleiterkörper 10 diffundieren und somit eine Störstellennebenzone 41 der zweiten Zone 40 innerhalb der ersten Zone 20 entsteht, wobei die Störstellennebenzone 41 den entgegengesetzten Leitfähigkeitstyp aufweist, durch die Öffnung 31 Fremdatome eingebracht werden, um eine Kopplungszone 43 des entgegengesetzten Leitfähigkeitstypes innerhalb der ersten Zone 20 und im Anschluß an die Störstellennebenzone 41 zu bilden, eine erste Schicht 5 Isolationsmaterial über der Öffnung 31 vorgesehen, das Isolationsmaterial einer Ätzung unterworfen wird, um erste Abschnitte 50 des Isolationsmaterials auf den die Öffnung 31 begrenzenden Seitenwänden 32 der dotierten Schicht auszusparen, so daß die ersten Abschnitte 50 ein erstes Fenster 80 definieren, welches kleiner als die Öffnung 31 ist, Fremdatome eingebracht werden, um durch das erste Fenster 80 eine eigenleitende Nebenzone 42 der zweiten Zone 40 zu bilden, wobei die zweite Zone 40 somit die Störstellennebenzone 41, die Kopplungszone 43 sowie die eigenleitende Nebenzone 42 aufweist, wobei die Kopplungszone 43 die Störstellennebenzone 41 mit der eigenleitenden Nebenzone 42 verbindet, eine zweite Schicht 6 eines Materials vorgesehen wird, welches sich von dem der ersten Schicht 5 über dem ersten Fenster 80 unterscheidet, die zweite Schicht 6 gegenüber dem ersten Abschnitt 50 selektiv geätzt wird, um auf den ersten Isolierabschnitten 50 zweite Abschnitte 60 des anderen Materials auszubilden, welche ein zweites Fenster 90 definieren, das kleiner als das erste Fenster 80 ist, und Fremdatome des ersten Leitfähigkeitstypes durch das zweite, kleinere Fenster 90 eingebracht werden, um die dritte Zone 70 innerhalb der eigenleitenden Nebenzone 42 zu bilden.
  • Nach dem in der Zeichnung gezeigten, spezifischen Ausführungsbeispiel wird ein Verfahren gemäß der Erfindung zur Herstellung eines bipolaren Transistors dargestellt, welcher sich zur Integration in einem BICMOS-Verfahren, d.h. einem Verfahren, in welchem komplementäre N- und P-Kanal-Feldeffekttransistoren mit isolierter Steuerelektrode zusammen mit bipolaren Transistoren in dem gleichen Halbleiterkörper gebildet werden, eignet oder in einem reinen Bipolarverfahren verwendet werden kann.
  • In dem unten beschriebenen Ausführungsbeispiel weist der Halbleiterkörper 10 ein monokristallines Siliciumsubstrat 1 des entgegengesetzten Leitfähigkeitstypes, in diesem Falles eines P-Leitfähigkeitstypes, mit einem spezifischen Widerstand von typischerweise 10 Ohm-cm auf, in welches Fremdatome des einen Leitfähigkeitstypes (in diesem Ausführungsbeispiel eines N-Leitfähigkeitstypes) unter Verwendung einer entsprechenden Maske eingebracht werden, um in einem Bauelementbereich 2 eine stark dotierte Zone 21 herzustellen, welche später einen Teil der Kollektorzone 20 des bipolaren Transistors bildet. Eine aus Silicium des P-Leitfähigkeitstypes bestehende Schicht 3 (in den Figuren durch gestrichelte Linien dargestellt) mit einem spezifischen Widerstand von typischerweise 8 bis 12 Ohm-cm wird auf das Substrat 1 epitaktisch aufgewachst und die stark dotierte Zone 21 dadurch vergraben.
  • Sodann wird unter Anwendung konventioneller, photolithographischer und Ätztechniken eine Maskierungsschicht (nicht dargestellt) definiert, und Fremdatome werden eingebracht, in diesem Falle werden Phosphorionen implantiert, um eine Zone 22 des N-Leitfähigkeitstypes direkt über und in Kontakt mit der vergrabenen Zone 21 vorzusehen. Die Zone 22 bildet die Hauptnebenzone der Kollektorzone 20.
  • Sodann wird der Bauelementbereich 2 definiert oder von anderen Bauelementbereichen (nicht dargestellt) des Halbleiterkörpers 10 getrennt, indem Feldoxidzonen 4, zum Beispiel unter Durchführung einer konventionellen, lokalen Oxidation von Silicium mit Hilfe einer Silicium Oxid-Silicium Nitrid Antioxidationsmaske (nicht dargestellt), gebildet werden.
  • In diesem Stadium können gegebenenfalls verschiedene Schwellwertanpassungsimplantationen durchgeführt werden. Ebenso können, obgleich nicht dargestellt, gut leitende Kanalstopperzonen durch Ionenimplantation unterhalb der Feldoxidzonen 4 gebildet werden. Wie in Figur 1 gezeigt, dienen neben der Ausbildung des Bauelementbereiches 2 die Feldoxidzonen 4a, 4b zur Ausbildung eines Kollektoranschlußbereiches 23, welcher zweimal mit Fremdatomen des einen Leitfähigkeitstypes dotiert wird, einmal während der Ausbildung der Hauptnebenzone 22 der Kollektorzone 20 und ein weiteres Mal durch eine entsprechende Maske zur Ausbildung einer stark dotierten Kontaktzone, um einen ohmschen Kontakt mit der Kollektorzone 20 zu ermöglichen.
  • Sodann werden eine dotierbare Schicht 300, in der Regel eine Halbleiterschicht, und eine, in diesem Ausführungsbeispiel polykristalline Siliciumschicht unter Durchführung einer konventionellen Niederdruckschichtabscheidung (LPCVD) aufgebracht. Anschließend werden Ionen eines P-Leitfähigkeitstypes, in diesem Ausführungsbeispiel Borionen, in das polykristalline Silicium über dem Bauelementberich 2 implantiert.
  • Danach wird eine Isolierschicht 35, zum Beispiel eine Schicht aus Siliciumdioxid, über dem Bauelementbereich 2 aufgebracht.
  • Sodann wird eine konventionelle Maske (nicht dargestellt) über der Isolierschicht 35 definiert, und die Isolierschicht 35 und die dotierte, polykristalline Siliciumschicht werden unter Anwendung konventioneller Techniken strukturiert, um die dotierte Schicht 30 zu definieren und die Öffnung 31 auszubilden, wodurch die in Figur 2 dargestellte Struktur entsteht.
  • Anschließend werden Ionen des P-Leitfähigkeitstypes, in diesem Ausführungsbeispiel Borionen, zur Herstellung der Kopplungszone 43 der zweiten Zone 40 unter Verwendung einer geringen Menge und Energie implantiert. Die Kopplungszone 43 ist eine flache Zone, und es werden typischerweise Bor- (B+) Ionen mit einer Energie von etwa 10keV (Kiloelektronvolt) und einer Menge im Bereich von etwa 10¹² bis etwa 10¹³ Ionen cm&supmin;² verwendet. Der Zweck dieser flachen Kopplungszone 43 wird nachstehend erläutert.
  • Nach Strukturierung der Isolierschicht 35 und der dotierten Schicht 30 wird eine dünne, thermische Oxidschicht 33 auf die freigelegten Siliciumoberflächenzonen aufgebracht. Sodann wird, wie in Figur 3 dargestellt, eine Isolierschicht 5, in diesem Ausführungsbeispiel eine Schicht aus Tetra-Ethyl-Ortho-Silicat (TEOS) über der Struktur vorgesehen. Durch diese Stufe in dem Verfahren kann eine bestimmte Diffusion von Borionen außerhalb der dotierten Schicht 30 in den Halbleiterkörper 1 stattfinden und eine Vorzone 41a gebildet werden, welche schließlich die Störstellenzone 41 der zweiten Zone 40 vorsieht. Sodann wird die Isolierschicht 5 unter Anwendung herkömmlicher Plasmaätztechniken (z.B. ein CF&sub4;- oder CHF&sub3;+0&sub2;-Plasma) anisotrop geätzt, um, wie in Figur 4 dargestellt, den ersten Isolierabschnitt bzw. die Zwischenlage 50 auf der die Öffnung 31 begrenzenden Seitenwand 32 der dotierten Schicht 30 zu belassen. Beträgt die gewünschte Breite der dritten Bauelement- oder Emitterzone 70 etwa 0,4 µm (Mikrometer) und die Öffnung 31 etwa 1,0 µm, wird die Stärke der Isolierschicht 50 so gewählt, daß der erste Isolierabschnitt bzw. die Zwischenlage 50 an der breitesten Stelle, d.h. in Angrenzung an den freigelegten Oberflächenbereich 11a, etwa 0,2 µm breit (bzw. dick) ist.
  • Während der anisotropen Ätzung zur Ausbildung des ersten Isolierabschnittes 50 geht ein geringer Teil des freigelegten Oberflächenbereiches 11a des Halbleiterkörpers 1 verloren bzw. wird abgetragen, und es gehen einige oder möglicherweise sogar alle der in den freigelegten Oberflächenbereich 11a implantierten Borionen zur Ausbildung der flachen Nebenzone 43 verloren bzw. werden entfernt. Eine geringe Menge der Borionen kann jedoch verbleiben.
  • Nach Ausbildung des ersten Isolierabschnittes 50, wie in Figur 4 dargestellt, wird eine dünne, weitere Isolierschicht 36, zum Beispiel eine thermische Oxidschicht, mit einer Stärke von etwa 25 nm (Nanometer) über der Oberfläche vorgesehen, und es werden in diesem Ausführungsbeispiel Fremdatome des P-Leitfähigkeitstypes eingebracht, um, wie in Figur 5 dargestellt, eine Vorzone 42a vorzusehen, um schließlich die eigenleitende Nebenzone 42 auszubilden, welche in diesem Ausführungsbeispiel die eigenleitende Basiszone des bipolaren Transistors bildet. Es wird eine konventionelle Maskierungsschicht (nicht dargestellt) verwendet, um die Kollektoranschlußzone 23 aus dieser Implantation zu maskieren. In dem beschriebenen Ausführungsbeispiel werden durch Implantieren von Bor- (B+) Ionen mit einer Energie von etwa 35keV und in einer Menge im Bereich von etwa 2 bis 5x10¹³ Ionen cm&supmin;² Fremdatome des P-Leitfähigkeitstypes eingebracht. Als Alternative können die Fremdatome des P-Leitfähigkeitstypes vor Ausbildung der weiteren Isolierschicht 36 eingebracht werden. In diesem Falle kann es sich bei der weiteren Isolierschicht 36 um eine abgeschiedene Schicht, zum Beispiel eine TEOS-Schicht, handeln.
  • Anschließend wird eine Schicht 6 aus undotiertem (d.h. nicht vorsätzlich dotiertem), polykristallinem Material, in diesem Ausführungsbeispiel eine Schicht aus undotiertem, polykristallinem Silicium in einer Stärke von etwa 0,15 µm unter Anwendung konventioneller Niederdruckschichtabscheidungstechniken über der dünnen, weiteren Isolierschicht 36 aufgebracht.
  • Die polykristalline Siliciumschicht 6 wird sodann unter Anwendung eines anisotropen Verfahrens, zum Beispiel eines Chlorplasmaätzverfahrens, einer Ätzung unterzogen, bei welcher das polykristalline Silicium gegenüber dem Isoliermaterial, wie in diesem Ausführungsbeispiel zum Beispiel einem thermischen Oxid oder TEOS, mit hoher Selektivität geätzt wird. Diese anisotrope Ätzung der undotierten, polykristallinen Siliciumschicht 6 resultiert in einer dünnen, zum Beispiel 0,1 µm bei den oben angegebenen Emitterdimensionen, undotierten, polykristallinen Siliciumzwischenlage, welche, wie in Figur 6 dargestellt, den zweiten Abschnitt 60 auf dem ersten Abschnitt 50 bildet.
  • Die dünne, weitere Isolierschicht 36 maskiert die Halbleiteroberflächenzone 11a aus dem zur Ätzung der polykristallinen Siliciumschicht 6 verwendeten Ätzmittel, wodurch eine Ätzung der polykristallinen Siliciumschicht 6 mit hoher Selektivität ermöglicht, eine Erosion der Siliciumoberflächenzone 11a durch das Ätzmittel dagegen vermieden wird. Das heißt, daß die Breite, d.h. herkömmlicherweise die Tiefe in den Halbleiterkörper, der eigenleitenden Basiszone 42 den zur Ausbildung des ersten und zweiten Abschnittes 50 und 60 angewandten Ätzverfahren gegenüber weniger empfindlich ist. Ebenso sieht der verbleibende Abschnitt der Isolierschicht 36 eine Grenzschicht unterhalb des zweiten, polykristallinen Siliciumabschnittes 60 vor, um eine Diffusion der Fremdatome des P-Leitfähigkeitstypes aus dem Halbleiterkörper in den zweiten, polykristallinen Siliciumabschnitt 60 zu verhindern.
  • Der undotierte, zweite, polykristalline Siliciumisolierabschnitt 60 definiert somit das zweite, kleinere Fenster 90, durch welches Fremdatome des N-Leitfähigkeitstypes zur Ausbildung der dritten Bauelementzone, in diesem Falle der Emitterzone 70, eingebracht werden können.
  • Die den Oberflächenbereich 11a bedeckende, dünne, weitere Isolierschicht 36 wird sodann abgetragen, wobei lediglich der Abschnitt 36a unterhalb des zweiten, polykristallinen Siliciumisolierabschnittes 60 belassen wird. Die dünne, weitere Isolierschicht 36 kann gegenüber der Siliciumoberflächenzone 11a mit hoher Selektivität, zum Beispiel unter Anwendung eines Plasmaätzverfahrens, wie zum Beispiel das zur Ausbildung des ersten Abschnittes 50 angewandte, geätzt werden, so daß eine Erosion der Oberflächenzone 11a und somit ein Verlust der zur Ausbildung der eigenleitenden Nebenzone 42 eingebrachten Fremdatome vermieden oder zumindest reduziert wird.
  • Sodann wird eine dotierbare Schicht 7, in diesem Ausführungsbeispiel eine weitere Schicht aus polykristallinem Silicium mit einer Stärke von etwa 150nm, in dem zweiten, kleineren Fenster 90 durch konventionelle LPCVD-Techniken aufgebracht und mit Fremdatomen des N-Leitfähigkeitstypes, in diesem Ausführungsbeispiel durch Implantation von Arsenionen (As&spplus;), in einer Menge von etwa 7,5x10¹&sup5; Ionen cm&supmin;² bei einer Energie von etwa 75 keV dotiert. Nach Strukturierung der dotierten, polykristallinen Siliciumschicht 7 unter Anwendung konventioneller, photolithographischer und Ätztechniken, wobei die Schicht 7 nur soweit belassen wird, daß, wie in Figur 7 dargestellt, diese die gewünschte Fläche bedeckt, wird der Halbleiterkörper etwa 60 Minuten in einer Stickstoffatmosphäre erhitzt, zum Beispiel auf etwa 925 ºC (Grad Celsius), um zu bewirken, daß Fremdatome des N-Leitfähigkeitstypes aus der dotierten Schicht 7 in den Halbleiterkörper 1 diffundieren, um die dritte Zone, das heißt, in diesem Ausführungsbeispiel die Emitterzone 70, auszubilden. Diese Wärmebehandlung treibt ebenfalls die zuvor eingebrachten Fremdatome ein, um die Störstellen- und eigenleitende Nebenzone 41 und 42 der zweiten, d.h. in diesem Ausführungsbeispiel der Basiszone 40 zu bilden. Alternativ könnten anstelle der Ausbildung der Emitterzone 70 durch Diffusion der Fremdatome aus einer dotierten Schicht die Fremdatome zur Ausbildung der Emitterzone 70 einfach implantiert werden.
  • Der verbleibende Abschnitt der dünnen, weiteren Isolierschicht 36a unterhalb des zweiten, polykristallinen Siliciumabschnittes 60 dient dazu, Fremdatome in der dotierten Schicht 7 (oder zur Ausbildung der Emitterzone 70 implantierte Fremdatome) daran zu hindern, durch den zweiten Abschnitt 60 in den Halbleiterkörper 1 zu gelangen oder ein solches Vorgehen zu blockieren..
  • Die flache Kopplungszone 43 ist flacher und schwächer dotiert als die eigenleitende Nebenzone 42 und ist durch die zur Ausbildung der Emitterzone 70 eingebrachten Fremdatome des N-Leitfähigkeitstypes überdotiert. Jedoch dient die Kopplungszone 43 außerhalb des Bereiches der Emitterzone 70 dazu, sicherzustellen, daß zwischen der Störstellen- und der eigenleitenden Nebenzone 41 und 42 eine gute, geringe Widerstandskopplung stattfindet. Die Kopplungszone 43 ermöglicht eine ausreichende Beabstandung der Störstellennebenzone 41 von der Emitterzone 70, um Kriechströne und die Möglichkeit parasitärer Bipolareinwirkung zu reduzierren, während die Möglichkeit einer Durchgreifspannung zwischen Emitter- und Kollektorzone 70 und 20 vermieden oder zumindest blockiert wird.
  • Nach Ausbildung der Emitterzone 70, wie in Figur 7 dargestellt, wird eine weitere Maskierungsschicht (nicht dargestellt) vorgesehen, um die Öffnung der Kontaktlöcher zum Aufbringen einer ersten Metallisierungsfläche, zum Beispiel einer Schicht aus einer Titan-Wolfram-Legierung, gefolgt von einer Schicht aus Silicium enthaltendem Aluminium, und Strukturierung derselben durch konventionelle Techniken zur Ausbildung von Kollektor-, Basis- und Emitterkontaktelektroden C, B und E, wie in Figur 8 dargestellt, herzustellen. Zur Verbesserung des ohmschen Kontaktes mit den Elektroden kann eine Silicidschicht, zum Beispiel Kobalt- oder Titansilicid, auf konventionelle, selbstjustierende Weise auf den freigelegten Siliciumoberflächen vor Aufbringen der Metallschicht vorgesehen werden.
  • In dem oben beschriebenen Verfahren werden die Fremdatome zur Ausbildung der eigenleitenden Basiszone 42 durch das durch den ersten Isolierabschnitt 50 definierte, erste Fenster 80 eingebracht, während die Fremdatome zur Herstellung der Emitterzone durch das zweite, kleinere Fenster 90, welches durch den zweiten Abschnitt 60 definiert wird, der durch ein, gegenüber dem ersten Isolierabschnitt 50 selektives Ätzverfahren entsteht, eingebracht werden. Auf diese Weise ist die Emitterzone 70 von der Störstellenbasiszone 41 ausreichend beabstandet, so daß Heißträgereffekte vermieden werden. Ebenso kann, da der zweite Abschnitt 60 von dem ersten Isolierabschnitt 50 unabhängiger definiert wird, die Breite (d.h. herkömmlicherweise die Tiefe in den Halbleiterkörper im Falle der eigenleitenden Basiszone eines bipolaren Transistors) der eigenleitenden Nebenzone 42 genauer gesteuert werden und ist einer Überätzung des den ersten Isolierabschnitt 50 bildenden Oxids gegenüber weniger anfällig. Darüberhinaus ist die Stromverstärkung (hfe), besonders im Falle eines bipolaren Transistors, infolge der hierdurch möglichen Steuerung der Trennung zwischen der eigenleitenden Basis- und der Emitterzone weit weniger abhängig von der Breite (d.h. herkömmlicherweise der Dimension parallel zu der Hauptoberfläche 11) der Emitterzone, so daß die Stromverstärkung durch Reduzierung der Bauelementdimensionen nicht signifikant beeinträchtigt wird. Die Erfinder haben insbesondere festgestellt, daß, unter Anwendung des oben beschriebenen Verfahrens, ein bipolarer Transistor mit einer gemessenen Emitterbreite von etwa 0,4µm eine Stromverstärkung aufweist, welche gegenüber der eines unter Anwendung des gleichen Verfahrens hergestellten, bipolaren Transistors mit einer Emitterbreite von etwa 10µm nicht signifikant beeinträchtigt wird.
  • Obgleich in dem oben beschriebenen Verfahren der erste und zweite Abschnitt 50 und 60 aus Siliciumoxid (TEOS) beziehungseise undotiertem, polykristallinem Silicium (welches im vorliegenden Kontext als isolierend angesehen wird) gebildet werden, könnten andere Materialien verwendet werden, vorausgesetzt, daß das zur Ausbildung des zweiten Abschnittes 60 verwendete Material gegenüber dem Material des ersten Isolierabschnittes 50 selektiv geätzt werden kann. Somit kann es sich zum Beispiel bei dem ersten Abschnitt 50 um einen Siliciumoxidabschnitt handeln, während der zweite Abschnitt 60 von einem Siliciumnitridabschnitt gebildet wird. Im Falle zur Ausbildung des zweiten Abschnittes 60 ein Material zur Verfügung steht, welches gegenüber dem ersten Abschnitt 50 und dem Halbleiterkörper mit hoher Selektivität auf einfache Weise geätzt werden kann, könnte, wenn gewünscht, auf die weitere Isolierschicht 36 verzichtet werden. Ist die weitere Isolierschicht 36 wie in dem oben beschriebenen Ausführungsbeispiel unterhalb des zweiten Abschnittes 60 vorhanden, kann der zweite Abschnitt 60 aus einem Halbleiter- oder sogar einem leitfähigen Material, zum Beispiel einem dotierten, polykristallinen Silicium, gebildet werden. Ebenso können für die dotierte Schicht 31 und Schicht 7 andere dotierbare Materialien als polykristallines Silicium, wie zum Beispiel amorphes Silicium, verwendet werden.
  • Ferner kann für bipolare Transistoren, welche um die Emitterzone 70 nicht symmetrisch verlaufen, das heißt, zum Beispiel dort, wo der Basiskontakt B lediglich auf einer Seite der Emitterzone vorgesehen ist, sowie für laterale, bipolare Transistoren zusätzlich zu dem in Figur 8 dargestellten, vertikalen, bipolaren Transistor ein die Erfindung verkörperndes Verfahren angewandt werden. Auch kann ein die Erfindung verkörperndes Verfahren für andere Halbleiteranordnungen angewandt werden. Selbstverständlich könnten die oben angegebenen Leitfähigkeitstypen durch entgegengesetzte Leitfähigkeitstypen ersetzt und ein die Erfindung verkörperndes Verfahren dann angewandt werden, wenn der Halbleiterkörper 1 aus einem anderen Material als Silicium, zum Beispiel einem III-V-Material wie Galliumarsenid, besteht.
  • Es wurde oben erwähnt, daß die Zeichnung Ausführungsbeispiele der Erfindung darstellt. Um Mißverständnisse zu vermeiden, wird weiterhin erklärt, daß die in den nachfolgenden Patentansprüchen technischen Merkmalen zugeordneten Bezugsziffern, welche sich auf Merkmale in der Zeichnung beziehen und zwischen Klammern gesetzt sind, gemäß Regel 29(7) EPÜ zum alleinigen Zwecke der Vereinfachung des Patentanspruches unter Bezugnahme auf ein Ausführungsbeispiel eingefügt worden sind.

Claims (8)

1. Verfahren zur Herstellung einer Halbleiteranordnung mit einer ersten, zweiten und dritten Zone, wonach ein Halbleiterkörper (10) mit der innerhalb einer Hauptoberfläche (11) angeordneten, ersten Zone (20) eines ersten Leitfähigkeitstypes, auf der Hauptoberfläche (11) eine mit Fremdatomen des entgegengesetzten Leitfähigkeitstypes dotierte Schicht (30) vorgesehen und eine Öffnung (31) durch die dotierte Schicht (30) über der ersten Zone (20) gebildet und dadurch bewirkt wird, daß Fremdatome von der dotierten Schicht (30) in den Halbleiterkörper (10) diffundieren und somit eine Störstellennebenzone (41) der zweiten Zone (40) innerhalb der ersten Zone (20) entsteht, wobei die Störstellennebenzone (41) den entgegengesetzten Leitfähigkeitstyp aufweist, durch die Öffnung (31) Fremdatome eingebracht werden, um eine Kopplungszone (43) des entgegengesetzten Leitfähigkeitstypes innerhalb der ersten Zone (20) und im Anschluß an die Störstellennebenzone (41) zu bilden, eine erste Schicht (5) Isolationsmaterial über der Öffnung (30) vorgesehen, das Isolationsmaterial einer Ätzung unterworfen wird, um erste Abschnitte (50) des Isolationsmaterials auf den die Öffnung (31) begrenzenden Seitenwänden (32) der dotierten Schicht (30) auszusparen, so daß die ersten Abschnitte (50) ein erstes Fenster (80) definieren, welches kleiner als die Öffnung (31) ist, Fremdatome eingebracht werden, um durch das erste Fenster (80) eine eigenleitende Nebenzone (42) der zweiten Zone (40) zu bilden, wobei die zweite Zone (40) somit die Störstellennebenzone (41), die Kopplungszone (43) sowie die eigenleitende Nebenzone (42) aufweist, wobei die Kopplungszone (43) die Störstellennebenzone (41) mit der eigenleitenden Nebenzone (42) verbindet, eine zweite Schicht (6) eines Materials vorgesehen wird, welches sich von dem der ersten Schicht (5) über dem ersten Fenster (80) unterscheidet, die zweite Schicht (6) gegenüber dem ersten Abschnitt (50) selektiv geätzt wird, um auf den ersten Isolierabschnitten (50) zweite Abschnitte (60) des anderen Materials auszubilden, welche ein zweites Fenster (90) definieren, das kleiner als das erste Fenster (80) ist, und Fremdatome des ersten Leitfähigkeitstypes durch das zweite, kleinere Fenster (90) eingebracht werden, um die dritte Zone (70) innerhalb der eigenleitenden Nebenzone (42) zu bilden.
2. Verfahren nach Anspruch 1, wonach ferner die Fremdatome zur Ausbildung der Kopplungszone (43) in einer solchen Menge und mit einer solchen Energie implantiert werden, daß die Kopplungszone (43) flacher und schwächer als die eigenleitende Nebenzone (42) der zweiten Zone (40) dotiert ist.
3. Verfahren nach Anspruch 1 oder 2, wonach ferner die ersten Isolierabschnitte (50) durch anisotrope Ätzung der über der Öffnung vorgesehenen, ersten Isolierschicht (5) und die zweiten Abschnitte (60) durch anisotrope, gegenüber den ersten Isolierabschnitten (50) selektive Ätzung der zweiten Schicht (6) definiert werden.
4. Verfahren nach Anspruch 3, wonach ferner eine weitere Isolierschicht (36) über dem ersten Fenster (80) vor der zweiten Schicht (6) vorgesehen wird und die zweite Schicht (6) einer anisotropen, gegenüber der weiteren Isolierschicht (36) selektiven Ätzung unterworfen wird.
5. Verfahren nach Anspruch 1, 2, 3 oder 4, wonach ferner die zweiten Abschnitte (60) als Isoliermaterialabschnitte vorgesehen sind.
6. Verfahren nach einem der vorangegangenen Ansprüche, wonach ferner die ersten und zweiten Abschnitt (50 und 60) als Abschnitte aus Siliciumoxid beziehungsweise polykristallinem Silicium vorgesehen sind.
7. Verfahren nach einem der vorangegangenen Ansprüche, wonach ferner die Fremdatome zur Ausbildung der dritten Zone (70) eingebracht werden, indem eine mit Fremdatomen des ersten Leitfähigkeitstypes dotierte Schicht (7) in dem zweiten Fenster (90) vorgesehen wird.
8. Verfahren nach einem der vorangegangenen Ansprüche, wonach ferner die erste, zweite und dritte Zone (20, 40 und 70) als Kollektor-, Basis- beziehungswiese Emitterzone eines bipolaren Transistors definiert sind.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5227317A (en) * 1989-04-21 1993-07-13 Hitachi, Ltd. Method of manufacturing semiconductor integrated circuit bipolar transistor device
JPH05226352A (ja) * 1992-02-17 1993-09-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO1994016461A1 (en) * 1993-01-04 1994-07-21 Vlsi Technology, Inc. Cmos locos isolation for self-aligned npn bjt in a bicmos process
JP2606648B2 (ja) * 1993-03-19 1997-05-07 日本電気株式会社 バイポーラトランジスタ及びその製造方法
US5444003A (en) * 1993-06-23 1995-08-22 Vlsi Technology, Inc. Method and structure for creating a self-aligned bicmos-compatible bipolar transistor with a laterally graded emitter structure
US5866462A (en) * 1995-09-29 1999-02-02 Analog Devices, Incorporated Double-spacer technique for forming a bipolar transistor with a very narrow emitter
KR100245813B1 (ko) * 1997-05-28 2000-03-02 윤종용 자기정합형 더블 폴리실리콘 바이폴라 트랜지스터및 그의 제조방법
FR2776828B1 (fr) * 1998-03-31 2003-01-03 Sgs Thomson Microelectronics Region de base-emetteur d'un transistor bipolaire submicronique
KR100486265B1 (ko) * 2002-09-19 2005-05-03 삼성전자주식회사 바이폴라 트랜지스터 및 그 제조 방법
DE602005023125D1 (de) 2005-04-27 2010-10-07 St Microelectronics Srl Vertikaler MOSFET Transistor als Auswahltransistor für nichtflüchtige Speichereinrichtung betrieben
TWI383502B (zh) * 2007-10-02 2013-01-21 Chunghwa Picture Tubes Ltd 畫素結構及其製造方法
CN101409262B (zh) * 2007-10-10 2010-06-09 中华映管股份有限公司 像素结构的制造方法
US8765607B2 (en) * 2011-06-01 2014-07-01 Freescale Semiconductor, Inc. Active tiling placement for improved latch-up immunity
US10032868B2 (en) * 2016-09-09 2018-07-24 Texas Instruments Incorporated High performance super-beta NPN (SBNPN)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2508704B1 (fr) * 1981-06-26 1985-06-07 Thomson Csf Procede de fabrication de transistors bipolaires integres de tres petites dimensions
US4483726A (en) * 1981-06-30 1984-11-20 International Business Machines Corporation Double self-aligned fabrication process for making a bipolar transistor structure having a small polysilicon-to-extrinsic base contact area
DE3330895A1 (de) * 1983-08-26 1985-03-14 Siemens AG, 1000 Berlin und 8000 München Verfahren zum herstellen von bipolartransistorstrukturen mit selbstjustierten emitter- und basisbereichen fuer hoechstfrequenzschaltungen
JPS6081862A (ja) * 1983-10-12 1985-05-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
NL8402856A (nl) * 1984-09-18 1986-04-16 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
US4610730A (en) * 1984-12-20 1986-09-09 Trw Inc. Fabrication process for bipolar devices
JPH0658912B2 (ja) * 1985-05-07 1994-08-03 日本電信電話株式会社 バイポーラトランジスタの製造方法
EP0246682A1 (de) * 1986-04-23 1987-11-25 Koninklijke Philips Electronics N.V. Verfahren zur Herstellung einer Halbleiteranordnung mit einer Elektrode aus polykristallinem Silizium
JPS63111667A (ja) * 1986-10-29 1988-05-16 Mitsubishi Electric Corp 半導体装置の製造方法
JP2565159B2 (ja) * 1987-03-28 1996-12-18 ソニー株式会社 半導体装置及びその製造方法
US4772566A (en) * 1987-07-01 1988-09-20 Motorola Inc. Single tub transistor means and method
JPH0616513B2 (ja) * 1987-07-02 1994-03-02 日本電気株式会社 Npn型バイポーラトランジスタの製造方法
JPS6459955A (en) * 1987-08-31 1989-03-07 Nec Corp Manufacture of semiconductor device

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Publication number Publication date
EP0421507A3 (en) 1991-11-06
JPH0727915B2 (ja) 1995-03-29
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EP0421507B1 (de) 1996-07-03
DE69027644D1 (de) 1996-08-08
EP0421507A2 (de) 1991-04-10
GB8921262D0 (en) 1989-11-08
US5023192A (en) 1991-06-11
JPH03112136A (ja) 1991-05-13
GB2236901A (en) 1991-04-17

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