DE69026899T2

DE69026899T2 - Integriertes Halbleiterschaltungsgerät mit Prüfschaltung

Info

Publication number: DE69026899T2
Application number: DE69026899T
Authority: DE
Inventors: Junichi Shikatani
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-10-13
Filing date: 1990-10-10
Publication date: 1996-09-12
Anticipated expiration: 2010-10-11
Also published as: EP0422912B1; JPH03127853A; DE69026899D1; US5369646A; JP2612618B2; KR940004207B1; EP0422912A3; EP0422912A2; KR910008424A

Description

Die vorliegende Erfindung bezieht sich im allgemeinen auf eine integrierte Halbleiterschaltungsvorrichtung mit einer Testschaltung, und im besonderen auf eine logische LSI-Vorrichtung wie z. B. eine Gatter-Array-Vörrichtung oder eine Standardzellen-Array-Vorrichtung mit einer Testschaltung
Es ist eine integrierte Halbleiterschaltungsvorrichtung bekannt, die eine Vielzahl von logischen Zellen hat, die über Zwischenverbindungsleitungen gekoppelt sind, um dadurch gewünschte logische Schaltungen vorzusehen. Solch eine integrierte Halbleiterschaltungsvorrichtung wird als logische LSI-Vorrichtung bezeichnet. Beispiele der logischen LSI-Vorrichtung sind eine Gatter-Array-Vorrichtung und eine Standardz ellen-Array-Vorrichtung.
Der jüngste Fortschritt bei der Herstellung von logischen LSIs sieht eine drastisch erhöhte Anzahl von logischen Zellen vor, die in einem Chip angeordnet sind. Zur Zeit sind logische LSIs verfügbar, die Zig- bis Hunderttausende logische Zellen haben. Da eine erhöhte Anzahl logischer Zellen verwendet wird, muß zum Testen von logischen LSIs eine erhöhte Anzahl von Testmustern vorgesehen werden. Es wird eine lange Zeit benötigt, um solche Testmuster zu erzeugen, und es ist sehr schwierig zu bestimmen, ob gewünschte logische Anordnungen korrekt realisiert sind oder nicht. Unter diesen Gesichtspunkten besteht ein großer Bedarf an der Entwicklung von integrierten Halbleiterschaltungsvorrichtungen, die eingebaute Testschaltungen haben, die in ihnen gebildete logische Anordnungen leicht verifizieren können.
Die japanische offengelegte Patentanmeldung Nr. 61- 42934 schlägt eine integrierte Halbleiterschaltungsvorrichtung mit einer eingebauten Testschaltung vor. Unter Bezugnahme auf FIG. 1 sind die Grundzüge der vorgeschlagenen Vorrichtung gezeigt. Eine Vielzahl logischer Zellen 2 ist auf einem Halbleiterchip 1 gebildet. Eine eingebaute Testschaltung besteht aus Reihenselektionsleitungen 3, Spaltenleseleitungen 4, Schaltelementen 5, einem Reihenselektionsringzähler 6, einem Spaltenselektionsringzähler 7, einem Datenselektor 8, einem Reihenselektionstakteingangsanschluß 9, einem Spaltenselektionstakteingangsanschluß 10 und einem Überwachungsausgangsanschluß 11. Die logischen Zellen 2 sind auf der Basis eines Entwurfs oder einer Spezifikation des Nutzers miteinander verbunden, um gewünschte logische schaltungen vorzusehen. Der Einfachheit halber sind solche Zwischenverbindungen in FIG. 1 nicht gezeigt.
Ausgangsanschlüsse der logischen Zellen 2 sind mit den Spaltenleseleitungen 4 über die Schaltelemente 5 verbunden. Der Reihenselektionsringzähler 6 selektiert eine der Reihenselektionsleitungen 3, und der Spaltenselektionsringzähler 7 selektiert eine der Spaltenselektionsleitungen 4, so daß die logischen Zellen 2 eine nach der anderen selektiert werden. Der logische Zustand des Ausgangsanschlusses einer selektierten logischen Zelle 2 wird über den Datenselektor 8 an den Überwachungsausgangsanschluß 11 ausgegeben. Auf diese Weise werden Informationen über die Zustände der Ausgangsanschlüsse der logischen Zellen 2 am Überwachungsausgangsanschluß 11 erhalten und zum Bestimmen dessen verwendet, ob gewünschte logische Schaltungen korrekt arbeiten oder nicht.
Das obengenannte Testverfahren wird als Matrixprüfverfahren oder einfach als MP-Verfahren bezeichnet. Gemäß dem MP-Verfahren ist es möglich, den logischen Zustand für jede logische Zelle 2 auszulesen. Im Vergleich zu einem herkömmlichen Abtastwegverfahren, bei dem Flipflops verwendet werden, ist es somit möglich, logische schaltungen ohne weiteres zu konstruieren. Zusätzlich ist die Zuverlässigkeit des MP-Verfahrens hoch.
Jedoch hat das HP-Verfahren die folgenden Nachteile. Wie zuvor beschrieben worden ist, basieren logische Schaltungen auf dem Entwurf oder der Spezifikation des Nutzers. Somit ist es erforderlich, für die Nutzer jeweilige Testmuster separat vorzusehen. Dies ist mühsam. Zweitens kann, um eine logische Zelle in einen gewünschten logischen Zustand zu versetzen, ein Testmuster eine oder mehrere logische Zellen durchlaufen. Somit ist es sehr schwierig, einige der logischen Zellen 2 in gewünschte Zustände zu versetzen. Drittens ist es unmöglich, Testdaten direkt in jede logische Zelle 2 zu schreiben. Mit anderen Worten, es ist unmöglich, den Eingangsanschluß von jeder logischen Zelle 2 in einen gewünschten logischen Zustand zu versetzen.
Es ist eine allgemeine Aufgabe der vorliegenden Erfindung, eine verbesserte integrierte Halbleiterschaltungsvorrichtung vorzusehen, die eine Testschaltung hat, bei der die obengenannten Nachteile eliminiert sind.
Eine spezifischere Aufgabe der vorliegenden Erfindung ist es, eine integrierte, Halbleiterschaltungsvorrichtung vorzusehen, die eine Testschaltung hat, bei der Daten leicht und direkt in jede logische Zelle geschrieben werden können, so daß es möglich wird, logische Anordnungen- leicht zu verifizieren und einen Fehler zu detektieren und analysieren.
Gemäß der Erfindung ist somit eine integrierte Halbleiterschaltungsvorrichtung vorgesehen, mit: einem Array logischer Zellen, das eine Vielzahl von logischen Zellen hat, die in einer Matrix mit einer Vielzahl von Reihen und Spalten angeordnet sind, welche logischen Zellen jeweilig Eingangsanschlüsse und Ausgangsanschlüsse haben; und Zwischenverbindungsleitungen, die die genannten logischen Zellen über die genannten Eingangs- und Ausgangsanschlüsse der logischen Zellen gegenseitig verbinden, so daß anwendungsspezifische logische Schaltungen gebildet werden, dadurch gekennzeichnet, daß die genannte integrierte Halbleiterschaltungsvorrichtung umfaßt: Schaltmittel, die jeweilig für jede logische Zelle vorgesehen sind, zum selektiven Verbinden der Ausgangsanschlüsse der genannten logischen Zellen mit den genannten Zwischenverbindungsleitungen, oder zum selektiven Versetzen eines Ausgangsanschlusses, der einer gegebenen logischen Zelle entspricht, entweder in einen schwimmenden Zustand oder in einen nichtschwimmenden Zustand; und ein Mittel mit zweiten Schaltmitteln, die fnr jede logische Zelle vorgesehen sind und die genannte Zwischenverbindungsleitung am Ausgang der genannten logischen Zelle mit einer Spaltenlese-/-schreibleitung verbinden, die für jede Spalte von logischen Zellen vorgesehen ist, und eine Reihensteuerleitung zum Zuführen eines Reihenselektionssignals zu allen zweiten Schaltmitteln in der selektierten Reihe, zum direkten Zuführen von Testdaten, die zum Testen der genannten integrierten Halbleiterschaltungsvorrichtung verwendet werden, zu den Eingangsanschlüssen, in einem Zustand, bei dem die genannte Vielzahl von Schaltmitteln die Ausgangsanschlüsse der genannten logischen Zellen von den genannten Zwischenverbindungsleitungen selektiv trennt.
Die obengenannten Ziele der vorliegenden Erfindung können durch eine integrierte Halbleiterschaltungsvorrichtung erreicht werden, wie sie in den Ansprüchen beschrieben ist.
Zum besseren Verstehen der Erfindung und um zu zeigen, wie dieselbe verwirklicht werden kann, wird nun, rein beispielhaft, Bezug auf die beiliegenden Zeichnungen genommen, in denen:
FIG. 1 ein Blockdiagramm ist, das eine herkömmliche integrierte Halbleiterschaltungsvorrichtung mit einer eingebauten Testschaltung zeigt;
FIG. 2 ein Blockdiagramm ist, das eine erste bevorzugte Ausführungsform der vorliegenden Erfindung zeigt;
FIG. 3 ein Schaltungsdiagramm ist, das einen Reihenselektionszähler und einen Reihenselektionsdekodierer von FIG. 2 zeigt;
FIG. 4 ein Schaltungsdiagramm eines Schieberegisters und einer Steuerleitungsselektionsschaltung von FIG. 2 ist;
FIG. 5 ein Schaltungsdiagramm ist, das eine Alternative des Schieberegisters von FIG. 4 zeigt;
FIG. 6 ein Schaltungsdiagramm ist, das die Operation der ersten Ausführungsform der vorliegenden Erfindung von FIG. 2 zeigt;
FIG. 7 ein Schaltungsdiagramm einer Addierschaltung ist, die aus logischen Zellen gebildet ist;
FIG. 8 ein Schaltungsdiagramm einer Konfiguration ist, die durch Anwenden der ersten Ausführungsform der vorliegenden Erfindung von FIG. 2 auf die Addierschaltung von FIG. 7 erhalten wird;
FIG. 9 ein Schaltungsdiagramm ist, das eine Konfiguration zeigt, bei der eine logische Zelle einen eingebauten Transistor hat;
FIG. 10A ein Schaltungsdiagramm ist, das ein Mittel zum selektiven Versetzen eines Ausgangsanschlusses von jeder logischen Schaltung in einen schwimmenden Zustand oder einen nichtschwimmenden Zustand zeigt;
FIG. 10B ein Schaltungsdiagramm von einer Alternative der Schaltung von FIG. 10A ist;
FIG. 11 ein Schaltungsdiagramm einer zweiten Ausführungsform der vorliegenden Erfindung ist;
FIG. 12 ein Diagramm ist, das die Operation der zweiten Ausführungsform der vorliegenden Erfindung von FIG. 11 zeigt;
FIG. 13 ein Schaltungsdiagramm einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung ist;
FIG. 14 und 15 Diagramme sind, die jeweils die Operation der dritten Ausführungsform der vorliegenden Erfindung von FIG. 13 zeigen;
FIG. 16 eine Draufsicht ist, die eine Gatter- Array-Vorrichtung zeigt, auf die die vorliegende Erfindung angewendet werden kann;
FIG. 17 ein Schaltungsdiagramm einer Basiszelle von FIG. 16 ist; und
FIG. 18 eine Draufsicht auf ein Muster der Basiszelle von FIG. 17 ist.
Nun erfolgt eine Beschreibung einer ersten Ausführungsform der vorliegenden Erfindung.
Unter Bezugnahme auf FIG. 2 ist eine integrierte Halbleiterschaltungsvorrichtung mit einer eingebauten Testschaltung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung gezeigt. Die in FIG. 2 gezeigte Vorrichtung hat einen integrierten Halbleiterschaltungschip 12, logische Zellen 13 und Eingabe/Ausgabe-(I/O)-Puffer 14, die für logische Schaltungen vorgesehen sind, die durch gegenseitiges Verbinden der logischen Zellen 13 durch Zwischenverbindungsleitungen 15 gebildet werden. Es sei erwähnt, daß die Zwischenverbindungsleitungen 15, die zum Bilden von gewünschten logischen Schaltungen verwendet werden, durch gestrichelte Linien gezeigt sind, um sie visuell von Verbindungsleitungen für eine Testschaltung zu unterscheiden, die später eingehend beschrieben wird. Die Zwischenverbindungsleitungen 15 werden auch zum Verbinden von einigen der logischen Zellen 13 und der I/O-Puffer 14 verwendet.
Ferner hat die in FIG. 2 gezeigte Vorrichtung einen Eingabepuffer 16 zum Eingeben eines Testsignals, eine Steuerschaltung 17 zum Test, einen Reihenselektionszähler 18, einen Reihenselektionsdekodierer 19, Reihenselektionsleitungen 20, n-Kanal-Feldeffekttransistoren (nachfolgend einfach bezeichnet als nMOS-Transistoren) 21, Spaltenlese-/-schreibleitungen 22, ein Schieberegister 23, einen Ausgabepuffer 24 zum Ausgeben von Daten, nMOS-Transistoren 25, Steuerleitungen 26 und eine Steuerleitungsselektionsschaltung 27.
Jede der logischen Zellen 13 hat einen oder zwei Eingangsanschlüsse, die mit den entsprechenden I/O-Puffern 14 oder mit einem oder zwei Ausgangsanschlüssen der logischen Zelle oder Zellen 13 gekoppelt sind. Ein Ausgangsanschluß von jeder logischen Zelle 13 ist mit der entsprechenden Zwischenverbindungsleitung 15 oder dem I/O-Puffer 14 über den entsprechenden nMOS-Transistor 25 verbunden. Das Gate von jedem nMOS-Transistor 25 ist mit der entsprechenden Steuerleitung 26 verbunden. Ein erster Anschluß (Source oder Drain) von jedem nMOS-Transistor 21 ist mit der Source des entsprechenden nMOS-Transistors 25 verbunden, und ein zweiter Anschluß (Drain oder Source) von jedem MOS-Transistor 21 ist mit der entsprechenden Spaltenlese-/-schreibleitung 22 verbunden.
Kurz gesagt, die Operation der in FIG. 2 gezeigten Vorrichtung ist folgendermaßen. Wenn der betrachtete nMOS- Transistor 25 durch Setzen der entsprechenden Steuerleitung 26 auf einen hohen Pegel EIN-geschaltet wird, wird der Ausgangsanschluß der entsprechenden logischen Zelle 13 mit der entsprechenden Zwischenverbindungsleitung 15 oder dem I/O-Puffer 14 verbunden. In diesem Zustand werden, wenn der entsprechende nMOS-Transistor 21 durch Setzen der entsprechenden Reihenselektionsleitung 20 auf einen hohen Pegel EIN-geschaltet wird, Daten, die in der betrachteten logischen Zelle gespeichert sind, aus ihr ausgelesen und über die nMOS-Transistoren 25 und 21 an die entsprechende Spaltenlese-/-schreibleitung 22 ausgegeben. Das heißt, der Status des Ausgangsanschlusses der betrachteten logischen Zelle 13 wird an die Spaltenlese-/-schreibleitung 22 ausgegeben. Die Daten werden dann durch das Schieberegister 23 verschoben und hierauf an den Ausgabepuffer 24 gesendet.
Wenn der nMOS-Transistor 25 auf AUS gestellt ist und der entsprechende nMOS-Transistor 21 auf EIN gestellt ist, wird die entsprechende Spaltenlese-/-schreibleitung 22 über den nMOS-Transistor 21 mit der entsprechenden Zwischenverbindungsleitung 15 verbunden. Somit werden Testdaten über die Eingabepuffer 16, die Steuerschaltung 17 und das Schieberegister 23 an die Spaltenlese-/-schreibleitung 22 ausgegeben und dann über den nMOS-Transistor 21 an die entsprechende Zwischenverbindungsleitung 15 ausgegeben. Hierauf werden die Testdaten dem entsprechenden Eingangsanschluß der logischen Zelle 13 eingegeben, die mit der obigen Zwischenverbindungsleitung 15 verbunden ist. Somit ist es möglich, den Eingangsanschluß (die Eingangsanschlüsse) von jeder logischen Zelle 13 jeweilig in einen gewünschten logischen Zustand zu versetzen. Danach werden die nMOS-Transistoren 25 und 21, die der logischen Zelle 13 zugeordnet sind, der die Testdaten über die entsprechende Zwischenverbindungsleitung 15 zugeführt wurden, EIN-geschaltet, und der logische Zustand des Ausgangsanschlusses von ihr wird über diese nMOS-Transistoren 25 und 21 an die entsprechende Spaltenlese-/-schreibleitung 22 ausgegeben.
Die Steuerschaltung 17 zur Verwendung bei dem Test empfängt Testsignale, die ein Referenztaktsignal, ein Modusselektionssignal, das entweder einen normalen Modus oder einen Testmodus spezifiziert, und ein Eingangsdatensignal umfassen, über die Eingabepuffer 16 und erzeugt verschiedene Signale. Genauer gesagt, die Steuerschaltung 17 erzeugt ein Taktsignal, ein Löschsignal, ein Ladesignal, ein Ladedatensignal und ein Freigabesignal, die alle dem Reihenselektionszähler 18 zugeführt werden. Ferner erzeugt die Steuerschaltung 17 ein Taktsignal und läßt das Eingangsdatensignal hindurch, welche beiden Signale dem Schieberegister 23 zugeführt werden. Des weiteren erzeugt die Steuerschaltung 17 ein Taktsignal und ein Steuerleitungsselektionsdatensignal, die beide der Steuerleitungsselektionsschaltung 27 zugeführt werden.
Der Reihenselektionszähler 18 und der Reihenselektionsdekodierer 19 bilden eine Reihenselektionsschaltung, die eine Konfiguration hat, wie sie in FIG. 3 gezeigt ist. Der Reihenselektionszähler 18 zählt das Taktsignal, das von der Steuerschaltung 17 zugeführt wird, nachdem er durch das Löschsignal gelöscht ist, das auch von ihr zugeführt wurde, und gibt sequentiell eine Adresse aus, die aus den Adressenbits A0, A1, A2, ... besteht. Dem Reihenselektionszähler 18 wird auch das Ladesignal von der Steuerschaltung 17 zugeführt, und er wird in einen Initialisierungsfreigabezustand versetzt. Dann wird das Ladedatensignal, das aus Ladedaten D0, D1, D2, ... besteht, dem Reihenselektionszähler 18 eingegeben. Der Spaltendekodierer 19 besteht aus einem Array von NAND-Gattern 28 und einem Array von Invertern 29. Die NAND-Gatter 28 und die Inverter 29 dekodieren das Adressensignal, das aus A0, A1, A2, ... besteht, und selektieren eine der Reihenselektionsleitungen. Das Freigabesignal wird den NAND-Gattern 28 des Reihenselektionsdekodierers 19 zugeführt. Wenn das Freigabesignal im normalen Modus inaktiv ist, wird keine der Reihenselektionsleitungen 20 selektiert.
Unter Bezugnahme auf FIG. 4 ist die Konfiguration des Schieberegisters 23 und die Konfiguration der Steuerleitungsselektionsschaltung 27 gezeigt. Das in FIG. 4 gezeigte Schieberegister 23 besteht aus Selektoren 30, D-Typ-Flipflops 31 und Tri-State-(Dreizustands-)-Puffern 32. Das Schieberegister 23 funktioniert, um Eingangsdaten, die zum Einstellen der logischen Zustände der logischen Zellen 13 verwendet werden, an die Spaltenlese-/-schreibleitungen 26 auszugeben und um Daten, die die logischen Zustände der Ausgangsanschlüsse der logischen Zellen 13 repräsentieren, von den Spaltenlese-/-schreibleitungen 26 zu empfangen und dieselben an den Ausgabepuffer 24 auszugeben.
Unter der Steuerung der Steuerleitungsselektionsschaltung 27 funktioniert jeder der Selektoren 30, um entweder die Ausgabe von jeder der entsprechenden logischen Zeilen 13 zu selektieren, die über die entsprechende Spaltenlese-/-schreibleitung 26 erhalten wird, oder die Eingangsdaten, die über die Steuerschaltung 17 zugeführt werden, und um die selektierten Daten an einen Eingangsanschluß D des entsprechenden Flipflops 31 auszugeben. Jeder der Tri-State- Puffer 32 ist EIN, wenn unter der Steuerung der Steuerleitungsselektionsschaltung 27 Daten in die selektierte logische Zelle 13 geschrieben werden, und AUS, wenn Daten aus ihr gelesen werden.
Die Steuerleitungsselektionsschaltung 27 steuert das Schieberegister 23 auf der Basis des Steuerleitungsselektionssignals, das von der Steuerschaltung 17 zugeführt wird, und führt die EIN/AUS-Steuerung der nMOS-Transistoren 25 über die Steuerleitungen 26 aus. Die Steuerleitungsselektionsschaltung 27, die in FIG. 4 gezeigt ist, ist aus einem Schieberegister gebildet, das aus kaskadierten D-Typ-Flipflops 33 besteht. Ein Ausgangsanschluß Q von jedem der Flipflops 33 ist mit einem Steueranschluß des entsprechenden Selektors 30, einem Steueranschluß des entsprechenden Tri- State-Puffers 32 und der Steuerleitung 26 verbunden.
Wie in FIG. 5 gezeigt, kann das Schieberegister 23 durch ein Schieberegister 35 ersetzt werden, das mit einer Datenkomprimierungsschaltung 34 kombiniert ist. In FIG. 5 sind jene Teile, die dieselben wie die in FIG. 4 sind, mit denselben Bezugszahlen bezeichnet. Die Datenkomprimierungsschaltung 34 besteht aus exklusiven ODER-Gattern 36 und D-Typ-Flipflops 37.
Es erfolgt nun die Beschreibung der Operation der integrierten Halbleiterschaltungsvorrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung. Es ist möglich, den Test in einem ersten Testmodus oder einem zweiten Testmodus auszuführen. Der erste Testmodus ist derselbe wie der, der durch das herkömmliche Verfahren ausgeführt wird. Beim zweiten Testmodus werden gewünschte Daten in eine gewünschte logische Zelle geschrieben.
Zuerst wird der erste Testmodus erläutert. Beim ersten Testmodus werden alle nMOS-Transistoren 25 in dem EIN- Zustand gehalten. In diesem Zustand ist die periphere Schaltung von jeder logischen Zelle 13 der in FIG. 1 gezeigten Konfiguration äquivalent. Dann wird ein Testmuster über die I/O-Puffer 14 eingegeben, und die Reihenselektionsleitungen 20 werden sequentiell selektiert, so daß die nMOS- Transistoren 21 für jede Reihe sequentiell EIN-geschaltet werden. Dadurch werden die logischen Zustände der Ausgangsanschlüsse der logischen Zellen 13 für jede Reihe über das Schieberegister 23 und den Ausgabepuffer 24 ausgelesen.
Als nächstes wird unter Bezugnahme auf FIG. 6, 7 und 8 der zweite Testmodus beschrieben. Unter Bezugnahme auf FIG. 6 ist ein Teil der in FIG. 2 gezeigten Konfiguration dargestellt. Nun wird angenommen, daß gewünschte Daten (ein gewünschtes logisches Signal) einer logischen Zelle zuzuführen sind, die auf einer Stufe angeordnet ist, die einer logischen Zelle 13a folgt. Eine Steuerleitung 26a wird auf den niedrigen Pegel (L) gesetzt, nachdem die Ausgaben aller logischen Zellen 13a, 13b, ... geklärt sind, so daß ein nMOS-Transistor 25a AUS-geschaltet wird. Als nächstes wird ein Ausgangsanschluß 13aout der logischen Zelle 13a von einer Zwischenverbindungs leitung 15a elektrisch getrennt. Dann wird eine Reihenselektionsleitung 20a auf einen hohen Pegel (H) gesetzt, so daß ein nMOS-Transistor 21a EINgeschaltet wird, und eine Spaltenlese-/-schreibleitung 22a wird von einem Ausgabezustand auf einen Eingabezustand verändert. Danach werden die gewünschten Daten (das gewünschte logische Signal) über die Zwischenverbindungsleitung 15a der logischen Zelle zugeführt, die der logischen Zelle 13a folgt. Dann wird die Reihenselektionsleitung 20a von dem selektierten Zustand befreit, so daß der nMOS- Transistor 21a AUS-geschaltet wird. Dadurch verliert die Zwischenverbindungsleitung 15a einen Strompfad. Auf Grund des Vorhandenseins einer parasitären Kapazität C15a, die mit der Zwischenverbindungsleitung 15a gekoppelt ist, werden die obengenannten gewünschten Daten für eine gewisse Zeit (die ausreicht, um die betrachtete logische Zelle zu testen) darin gehalten. Auf diese Weise wird der Eingangsanschluß der betrachteten logischen Zelle in einen gewünschten logischen Zustand versetzt.
Auf dieselbe Weise ist es möglich, dem Eingangsanschluß einer betrachteten logischen Zelle gewünschte Daten über die logische Zelle der vorhergehenden Stufe zuzuführen und denselben in einen gewünschten logischen Zustand zu versetzen. Dann werden Daten der logischen Zelle über den Ausgangsanschluß von ihr ausgelesen, und auf der Basis der ausgelesenen Daten wird bestimmt, ob die betrachtete logische Zelle korrekt arbeitet.
FIG. 7 ist ein Schaltungsdiagramm einer Addierschaltung, die aus einigen der logischen Zellen 13 gebildet ist, die in FIG. 2 gezeigt sind. FIG. 8 ist ein Blockdiagramm einer Konfiguration, die durch Anwenden der obengenannten ersten Ausführungsform der vorliegenden Erfindung auf die in FIG. 7 gezeigte Addierschaltung erhalten wird. Die in FIG. 7 gezeigte Addierschaltung besteht aus NAND-Gattern 13&sub1; bis 13&sub9;. Zwei Eingangssignale A und B werden dem NAND-Gatter 13&sub1; eingegeben, und ein Übertragssignal C von einer logischen Zelle der vorhergehenden Stufe wird auf die NAND-Gatter 13&sub5; und 13&sub7; angewendet. Ein Additionsresultat 5 wird über das NAND-Gatter 13&sub8; ausgegeben, und ein Übertragssignal Ca, das an die nächste Stufe adressiert ist, wird über das NAND- Gatter 13&sub9; ausgegeben.
Falls gewünschte Daten jeweilig zwei Eingangsanschlüssen der logischen Zelle 134 zugeführt werden, werden die nMOS-Transistoren 25, die mit den logischen Zellen 13&sub2; und 13&sub3; verbunden sind, AUS-geschaltet, und die gewünschten Daten werden den Eingangsanschlüssen der logischen Zelle 13&sub4; über die nMOS-Transistoren 21 zugeführt, die den logischen Zellen 13&sub2; bzw. 13&sub3; zugeordnet sind.
Es ist möglich anzunehmen, daß jede logische Zelle 13, die in FIG. 2 gezeigt ist, den nMOS-Transistor 25 hat, wie in FIG. 9 gezeigt. Mit anderen Worten, der Ausgangsanschluß von jeder logischen Zelle 13 wird durch den Sourceanschluß des nMOS-Transistors 25 gebildet. Um die in FIG. 9 gezeigte Konfiguration klar von der in FIG. 2 gezeigten zu unterscheiden, besteht jede logische Zelle 13 in FIG. 9 aus einem logischen Schaltungsteil 13X und dem nMOS-Transistor 25. Es kann gesagt werden, daß der nMOS-Transistor 25 in der Anordnung in FIG. 9 als Mittel zum selektiven Versetzen eines Ausgangsanschlusses 13out der logischen Zelle 13 entweder in einen schwimmenden Zustand oder in einen nichtschwimmenden Zustand funktioniert.
Anstelle des in FIG. 9 gezeigten nMOS-Transistors 25 ist es möglich, wie in FIG. 10A gezeigt, einen analogen Schalter 38 zu verwenden, der aus einem Paar von einem pMOS- Transistor und einem nMOS-Transistor besteht und zwischen dem Ausgangsanschluß des logischen Schaltungsteils 13X und dem Ausgangsanschluß 13out der logischen Zelle 13 angeordnet ist. Der analoge Schalter 38 funktioniert, um den Ausgangsanschluß 13out selektiv entweder in den schwimmenden Zustand oder den nichtschwimmenden Zustand zu versetzen. Das mit C bezeichnete Steuersignal durch die Steuerleitung 26 und seine invertierte Version werden auf den analogen Schalter 38 angewendet. Die invertierte Version des Steuersignals wird durch Invertieren des Steuersignals C durch einen Inverter erhalten (der Einfachheit halber nicht gezeigt).
Wie in FIG. 10B gezeigt, ist es auch möglich, einen pMOS-Transistor 39 und einen nMOS-Transistor 40 für den nMOS-Transistor 25 (FIG. 9) einzusetzen, wenn der logische Schaltungsteil 13X eine NAND-Schaltung ist. Die NAND-Schaltung ist über die pMOS- und nMOS-Transistoren 39 und 40 mit einer positiven Energiezuführungsleitung Vcc bzw. einer negativen Energiezuführungsleitung (Erde in der in FIG. 10B gezeigten Konfiguration) verbunden.
Es erfolgt nun eine Beschreibung einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung.
Unter Bezugnahme auf FIG. 11 ist eine integrierte Halbleiterschaltungsvorrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung gezeigt. In FIG. 11 sind jene Teile, die dieselben wie die in den vorherigen Figuren gezeigten sind, mit denselben Bezugszahlen versehen.
Der Ausgangsanschluß von jeder logischen Zelle 13 ist über einen nMOS-Transistor 45 mit der entsprechenden Zwischenverbindungsleitung 15 verbunden, die zum Bilden einer gewünschten logischen Anordnung verwendet wird. Der Ausgangsanschluß von jeder logischen Zelle 13 ist über einen nMOS-Transistor 44 auch mit einer Spaltenleseleitung 42 gekoppelt. Das Gate von jedem nMOS-Transistor 44 ist mit der entsprechenden Reihenselektionsleitung 20 verbunden. Steuerleitungen 41 verlaufen längs jeweiliger Anordnungen von logischen Zellen 13 in der Reihenrichtung, und Steuerleitungen 43 verlaufen längs jeweiliger Anordnungen von logischen Zellen 13 in der Spaltenrichtung.
Eine Logikeinstellschaltung, die aus einem nMOS-Transistor 46, einem UND-Gatter 47 und einem Inverter 48 besteht, ist für jede logische Zelle 13 vorgesehen. Das UND-Gatter 47 hat zwei Eingangsanschlüsse, die mit den Steuerleitungen 41 bzw. 43 verbunden sind, und einen Ausgangsanschluß, der mit dem Drain und dem Gate des nMOS-Transistors 46 sowie mit einem Anodenanschluß des Inverters 48 verbunden ist. Ein Katodenanschluß des Inverters 48 ist mit dem Gate des nMOS- Transistors 45 verbunden. Die Spaltenleseleitungen 42 und die Steuerleitungen 43 erstrecken sich von einer Schaltung 27A, die in FIG. 12 gezeigt ist und aus dem Schieberegister 23 und der Steuerleitungsselektionsschaltung 27 von FIG. 2 besteht. Die Reihenselektionsleitungen 20 und die Steuerleitungen 41 erstrecken sich von einer Schaltung 19A, die in FIG. 12 gezeigt ist und aus dem Reihenselektionsdekodierer 19 und einer Steuerleitungsselektionsschaltung besteht, die genauso wie die Steuerleitungsselektionsschaltung 27 konfiguriert ist.
Gemäß der in FIG. 11 und 12 gezeigten Konfiguration werden die nMOS-Transistoren 45 und 46 AUS- bzw. EIN-geschaltet, wenn beide Steuerleitungen 41 und 43 auf den hohen Pegel gesetzt werden, so daß ein Knoten (a), wo die Source des nMOS-Transistors 46 mit der Zwischenverbindungsleitung verbunden ist, auf den hohen Pegel gesetzt wird. Somit ist es möglich, dem Eingangsanschluß der logischen Zelle 13 der nächsten Stufe den hohen Pegel zuzuführen.
FIG. 12 zeigt auch die Beziehung zwischen den logischen Zuständen der Steuerleitungen 41 und 43 und den logischen Zuständen der Knoten (a). Ein Zeichen "H" oder "R", das rechts oben von jedem Schnittpunkt angeordnet ist, bezeichnet den logischen Zustand des entsprechenden Knotens (a). Das Zeichen "H" bezeichnet den hohen Pegel, und das Zeichen "R" bezeichnet einen Zustand, bei dem keine Daten in die entsprechende logische Zelle 13 geschrieben werden. Ein schwarzer Punkt am Schnittpunkt gibt an, wo der Knoten an diesem Schnittpunkt auf dem hohen Pegel (H) ist. Mit der obengenannten Konfiguration wird es möglich, den Eingangsanschluß von jeder logischen Zelle 13 auf die obengenannte Weise, die sich von der oben erläuterten ersten Ausführungsform der vorliegenden Erfindung unterscheidet, in einen gewünschten logischen Zustand zu versetzen. Mit anderen Worten, gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung ist es möglich, Daten für den Test auf den Eingangsanschluß der logischen Zelle 13 anzuwenden, ohne dieselben durch die Spaltenleseleitung 42 und den nMOS- Transistor 44 zu führen.
Alternativ ist es möglich, den Eingangsanschluß der logischen Zelle 13 auf den niedrigen Pegel zu setzen. In diesem Fall wird zum Beispiel der in FIG. 11 gezeigte nMOS- Transistor 46 durch einen pMOS-Transistor ersetzt, und das UND-Gatter 47 wird durch ein NAND-Gatter ersetzt. Das Gate des pMOS-Transistors ist direkt mit dem Gate des nMOS- Transistors 45 verbunden, ohne den Inverter 48 zu durchlaufen. Das heißt, der Inverter 48 wird weggelassen.
Es erfolgt nun eine Beschreibung einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung. Unter Bezugnahme auf FIG. 13 ist eine integrierte Halbleiterschaltungsvorrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung gezeigt. In FIG. 13 sind jene Teile, die dieselben wie die in FIG. 11 sind, mit denselben Bezugszahlen versehen. Gemäß der dritten Ausführungsform der vorliegenden Erfindung ist es möglich, den Eingangsanschluß von jeder logischen Zelle 13 entweder auf den hohen Pegel oder den niedrigen Pegel zu setzen.
Steuerleitungen 49 verlaufen längs der jeweiligen Anordnungen von Speicherzellen 13 in der Spaltenrichtung. Die Anodenanschlüsse der Inverter 48 sind mit den entsprechenden Steuerleitungen 49 und den Gates der entsprechenden nMOS-Transistoren 45 verbunden. Die Katodenanschlüsse der Inverter 48 sind mit den Gates der entsprechenden nMOS- Transistoren 46 verbunden.
FIG. 14 zeigt die Beziehung zwischen den logischen Zuständen der Steuerleitungen 41 und 43 und den logischen Zuständen der Knoten (a) in einem Fall, bei dem die Steuerleitungen 49 auf dem niedrigen Pegel gehalten werden. Wenn beide Steuerleitungen 41 und 43 auf den hohen Pegel gesetzt sind, wird der entsprechende Knoten (a) auf den hohen Pegel gesetzt. Wenn andererseits eine oder keine der Steuerleitungen 41 und 43 auf den niedrigen Pegel gesetzt wird, wird der entsprechende Knoten (a) auf den niedrigen Pegel gesetzt.
FIG. 15 zeigt die Beziehung zwischen den logischen Zuständen der Steuerleitungen 41, 43 und 49 und den logischen Zuständen der Knoten (a). Die Steuerleitungen 49 erstrecken sich von einer Schaltung 27B, die auf dieselbe Weise wie die Schaltung 27A konfiguriert ist. Wenn die Steuerleitungen 49 auf dem hohen Pegel sind, werden die nMOS-Transistoren 45, die mit ihnen gekoppelt sind, EIN- geschaltet, und die nMOS-Transistoren 46, die mit ihnen über die Inverter 48 gekoppelt sind, werden AUS-geschaltet. Somit erscheinen die in den logischen Zellen 13 gespeicherten Ausgangsdaten an den Knoten (a), die durch die Zeichen "R" bezeichnet sind.
Die vorliegende Erfindung ist für Gatter-Array-Vorrichtungen geeignet. Jedoch enthält die vorliegende Erfindung Standardzellen-Array-Vorrichtungen. FIG. 16 zeigt eine Gatter-Array-Vorrichtung mit Zwischenverbindungskanälen (siehe japanische offengelegte Patentanmeldung Nr. 54- 93375). Die in FIG. 16 gezeigte Vorrichtung besteht aus einem Gatter-Array-Chip 50, Basiszellen 51, Spalten 52 von Basiszellen 51, I/O-Zellen 53 und Kontaktstellen 54.
FIG. 17 ist ein Schaltungsdiagramm von jeder Basiszelle 51. Wie gezeigt, besteht die Basiszelle 51 aus zwei pMOS- Transistoren 55 und 56 und zwei nMOS-Transistoren 57 und 58. FIG. 18 ist eine Draufsicht auf jede Basiszelle 51. Der pMOS-Transistor 55 ist aus p&spplus;-Typ-Diffusionszonen 59 und 60 und einer Gateelektrode 65 gebildet, und der pMOS-Transistor 56 ist aus p&spplus;-Typ-Diffusionszonen 60 und 61 und einer Gateelektrode 66 gebildet. Der nMOS-Transistor 57 ist aus n&spplus;- Typ-Diffusionszonen 62 und 63 und der Gateelektrode 65 gebildet, und der nMOS-Transistor 58 ist aus n&spplus;-Typ-Diffusionszonen 63 und 64 und der Gateelektrode 66 gebildet.
Es ist auch möglich, die vorliegende Erfindung auf eine Gatter-Array-Vorrichtung des kanallosen Typs anzuwenden, wie in der japanischen offengelegten Patentanmeldung Nr. 63- 306639 offenbart.
Die vorliegende Erfindung ist nicht auf die speziell offenbarten Ausführungsformen begrenzt, und Veränderungen und Abwandlungen können vorgenommen werden, ohne den Umfang der vorliegenden Erfindung zu verlassen.

Claims

1. Eine integrierte Halbleiterschaltungsvorrichtung mit:

einem Array logischer Zellen, das eine Vielzahl von logischen Zellen (13) hat, die in einer Matrix mit einer Vielzahl von Reihen und Spalten angeordnet sind, welche logischen Zellen jeweilig Eingangsanschlüsse und Ausgangsanschlüsse haben; und

Zwischenverbindungsleitungen (15), die die genannten logischen Zellen über die genannten Eingangs- und Ausgangsanschlüsse der logischen Zellen gegenseitig verbinden, so daß anwendungsspezifische logische Schaltungen gebildet werden,

dadurch gekennzeichnet, daß die genannte integrierte Halbleiterschaltungsvorrichtung umfaßt:

Schaltmittel (25; 38; 39; 40; 45), die jeweilig für jede logische Zelle vorgesehen sind, zum selektiven Verbinden der Ausgangsanschlüsse der genannten logischen Zellen mit den genannten Zwischenverbindungsleitungen, oder zum selektiven Versetzen eines Ausgangsanschlusses, der einer gegebenen logischen Zelle entspricht, entweder in einen schwimmenden Zustand oder in einen nichtschwimmenden Zustand; und

ein Mittel (21, 27; 27A, 27B) mit zweiten Schaltmitteln, die für jede logische Zelle vorgesehen sind und die genannte Zwischenverbindungsleitung am Ausgang der genannten logischen Zelle mit einer Spaltenlese-/-schreibleitung verbinden, die für jede Spalte von logischen Zellen vorgesehen ist, und eine Reihensteuerleitung zum Zuführen eines Reihenselektionssignals zu allen zweiten Schaltmitteln in der selektierten Reihe, zum direkten Zuführen von Testdaten, die zum Testen der genannten integrierten Halbleiterschaltungsvorrichtung verwendet werden, zu den Eingangsanschlüssen der genannten logischen Zellen, in einem Zustand, bei dem die genannte Vielzahl von Schaltmitteln die Ausgangsanschlüsse der genannten logischen Zellen von den genannten Zwischenverbindungs leitungen selektiv trennt.

2. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß:

die genannte Vielzahl von Schaltmitteln jeweilig Transistoren (25, 45) umfaßt, die jeweils zwischen einer entsprechenden der logischen Zellen und einer entsprechenden der Zwischenverbindungsleitungen vorgesehen sind, welche Transistoren jeweilig EIN/AUS-Steueranschlüsse haben; und

die genannte integrierte Halbleiterschaltungsvorrichtung ein Selektionsmittel (27; 27A, 27B) umfaßt, zum Selektieren der genannten logischen Zellen für jede Spalte und zum Anwenden eines Selektionssignals auf die EIN/AUS- Steueranschlüsse der genannten Transistoren, die einer selektierten der Spalten zugeordnet sind, so daß die genannten Transistoren, die der genannten selektierten der genannten Spalten zugeordnet sind, AUS-geschaltet werden, wenn die genannten logischen Zellen, die der genannten selektierten der Spalten zugeordnet sind, von entsprechenden Zwischenverbindungsleitungen zu trennen sind und die genannten Testdaten jeweilig den Eingangsanschlüssen der genannten logischen Zellen zuzuführen sind, die über die genannten entsprechenden Zwischenverbindungsleitungen mit den genannten Transistoren verbunden sind, die der genannten selektierten der Spalten zugeordnet sind.

3. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, daß:

die genannten zweiten Schaltmittel Transistoren (21; 44) umfassen, die jeweilig für die genannten logischen Zellen vorgesehen sind, welche Transistoren jeweilig EIN/AUS-Steueranschlüsse haben und welche gewünschten Daten die genannten Transistoren durchlaufen und über die genannten Transistoren auf die genannten Zwischenverbindungsleitungen angewendet werden; und

die genannte integrierte Halbleiterschaltungsvorrichtung ein Selektionsmittel (19, 19A) umfaßt, zum Selektieren der genannten logischen Zellen für jede Reihe und zum Anwenden eines Reihenselektionssignals auf die EIN/AUS- Anschlüsse der genannten Transistoren, die einer selektierten der Reihen zugeordnet sind, so daß die genannten Testdaten jeweilig über die genannten Transistoren, die der genannten selektierten der Reihen zugeordnet sind, auf entsprechende Zwischenverbindungsleitungen angewendet werden und dann auf die Eingangsanschlüsse der genannten logischen Zellen angewendet werden, die mit den genannten entsprechenden Zwischenverbindungsleitungen verbunden sind, die der genannten selektierten der Reihen zugeordnet sind.

24. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß sie ferner Spaltensteuerleitungen (26, 42) umfaßt, die jeweilig für die genannten Spalten vorgesehen sind,

bei der die genannten Steuerleitungen die EIN/AUS- Steueranschlüsse der genannten Transistoren (25, 45) und das genannte Selektionsmittel koppeln und jeweilig das genannte Spaltenselektionssignal übertragen.

5. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß sie ferner Reihensteuerleitungen (20) umfaßt, die jeweilig für die genannten Reihen vorgesehen sind, bei der die genannten Steuerleitungen die EIN/AUS-Steueranschlüsse der genannten Transistoren (21, 44) und das genannte Selektionsmittel koppeln und jeweilig das genannte Reihenselektionssignal übertragen.

6. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß sie ferner Spaltenlese-/-schreibleitungen (22) umfaßt, die jeweilig für die genannten Spalten vorgesehen sind,

bei der die genannten Spaltenlese-/-schreibleitungen über die genannten Transistoren (21) mit den Ausgangsanschlüssen der genannten Zwischenverbindungsleitungen (15) gekoppelt sind.

7. Eine integrierte Halbleiterschaltungsvorrichtung nach irgendeinem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß sie ferner ein Schieberegistermittel (23) umfaßt, zum Ausgeben der genannten Testdaten, die von einer externen Vorrichtung empfangen wurden, an das genannte Mittel und zum Ausgeben von Daten, die über die genannte Vielzahl von Schaltmitteln aus den genannten logischen Zellen ausgelesen wurden, an die genannte externe Vorrichtung.

8. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß:

die genannte Vielzahl von Schaltmitteln jeweilig analoge Schalter (38) umfaßt, die jeweils zwischen einer entsprechenden der logischen Zellen und einer entsprechenden der Zwischenverbindungsleitungen vorgesehen sind, welche analogen Schalter jeweilig EIN/AUS-Steueranschlüsse haben; und

die genannte integrierte Halbleiterschaltungsvorrichtung ein Selektionsmittel (27) umfaßt, zum Selektieren der genannten logischen Zellen für jede Spalte und zum Anwenden eines Selektionssignals auf die EIN/AUS-Steueranschlüsse der genannten analogen Schalter, die einer selektierten der Spalten zugeordnet sind, so daß die genannten analogen Schalter, die der genannten selektierten der Spalten zugeordnet sind, AUS-geschaltet werden, wenn die genannten logischen Zellen, die der genannten selektierten der Spalten zugeordnet sind, von entsprechenden Zwischenverbindungsleitungen zu trennen sind und die genannten Testdaten jeweilig den Eingangsanschlüssen der genannten logischen Zellen zuzuführen sind, die über die genannten entsprechenden Zwischenverbindungsleitungen mit den genannten analogen Schaltern verbunden sind, die der genannten selektierten der Spalten zugeordnet sind.

9. Eine integrierte Halbleiterschaltungsvorrichtung nach irgendeinem vorhergehenden Anspruch, dadurch gekennzeichnet, daß:

jedes von der genannten Vielzahl von Schaltmitteln ein Mittel (39) umfaßt, zum Trennen einer entsprechenden der genannten logischen Zellen von einem Paar von Energiequellen (Vcc, Erde).

10. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß jedes von der genannten Vielzahl von Schaltmitteln ein Datensetzmittel (46, 47, 48) umfaßt, zum Setzen des Eingangsanschlusses einer entsprechenden der genannten logischen Zellen über eine entsprechende der genannten Zwischenverbindungsleitungen auf einen gewünschten logischen Pegel, der den genannten Testdaten entspricht, in einem Zustand, wenn die genannte entsprechende der Zwischenverbindungsleitungen von dem Ausgangsanschluß einer entsprechenden der genannten logischen Zellen durch ein entsprechendes von der genannten Vielzahl von Schaltmitteln getrennt ist.

11. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß sie ferner umfaßt:

erste Steuerleitungen (43), die jeweilig für die genannten Spalten vorgesehen sind;

zweite Steuerleitungen (41), die jeweilig für die genannten Reihen vorgesehen sind; und

Selektionsmittel (19A, 27A), zum Spezifizieren des genannten Datensetzmittels durch Selektieren einer entsprechenden der genannten ersten Steuerleitungen und einer entsprechenden der genannten zweiten Steuerleitungen und zum Bewirken, daß das genannte Datensetzmittel den Eingangsanschluß der genannten entsprechenden der logischen Zellen auf den genannten gewünschten logischen Pegel setzt.

12. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß das genannte Datensetzmittel umfaßt:

ein UND-Gatter (47) mit einem ersten Eingangsanschluß, der mit der entsprechenden der ersten Steuerleitungen gekoppelt ist, einem zweiten Eingangsanschluß, der mit der entsprechenden der zweiten Steuerleitungen (41) gekoppelt ist, und einem Ausgangsanschluß;

einen Feldeffekttransistor (46), der zwischen dem Ausgangsanschluß des genannten UND-Gatters undder genannten entsprechenden der Zwischenverbindungs leitungen gekoppelt ist und ein Gate hat, das mit dem Ausgangsanschluß des genannten UND-Gatters verbunden ist; und

einen Inverter (48), der einen Anodenanschluß hat, der mit dem Gate des genannten Feldeffekttransistors verbunden ist, und einen Katodenanschluß, der mit einem entsprechenden von der genannten Vielzahl von Schaltmitteln (45) verbunden ist.

13. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß jedes von der genannten Vielzahl von Schaltmitteln einen Feldeffekttransistor (45) umfaßt, der zwischen einer entsprechenden der genannten logischen Zellen und der genannten entsprechenden der Zwischenverbindungsleitungen angeordnet ist, und ein Gate hat, das mit dem Katodenanschluß des genannten Inverters verbunden ist.

14. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 13, dadurch gekennzeichnet, daß sie ferner umfaßt:

Spaltenleseleitungen (42), die jeweilig für die genannten Spalten vorgesehen sind;

eine Vielzahl von Feldeffekttransistoren (44), die jeweils zwischen einer entsprechenden der genannten logischen Zellen und einer entsprechenden der genannten Spaltenleseleitungen vorgesehen sind, bei der aus der entsprechenden der logischen Zellen Daten ausgelesen werden und an die genannte entsprechende der Spaltenleseleitungen ausgegeben werden, von welchen Feldeffekttransistoren jeder ein Gate hat;

Reihenselektionsleitungen (20), die jeweilig für die genannten Reihen vorgesehen sind, von welchen Reihenselektionsleitungen jede mit dem Gate eines entsprechenden der genannten Feldeffekttransistoren verbunden ist; und

ein Reihenselektionsmittel (19A) zum Selektieren von logischen Zellen, die einer der genannten Reihen der genannten logischen Zellen zugeordnet sind.

15. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß sie ferner umfaßt:

zweite Steuerleitungen (41), die jeweilig für die genannten Reihen vorgesehen sind;

dritte Steuerleitungen (49), die jeweilig für die genannten Spalten vorgesehen sind; und

Selektionsmittel (27A, 27B, 19A) zum Spezifizieren der genannten Datensetzmittel durch Selektieren einer entsprechenden der genannten ersten Steuerleitungen, einer entsprechenden der genannten zweiten Steuerleitungen und einer entsprechenden der genannten dritten Steuerleitungen und zum Bewirken, daß das genannte Datensetzmittel den Eingangsanschluß der genannten entsprechenden der logischen Zellen auf den genannten gewünschten logischen Pegel setzt.

16. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß das genannte Datensetzmittel umfaßt:

ein UND-Gatter (47) mit einem ersten Eingangsanschluß, der mit der genannten entsprechenden der ersten Steuerleitungen (43) gekoppelt ist, einem zweiten Eingangsanschluß, der mit der genannten entsprechenden der zweiten Steuerleitungen (41) gekoppelt ist, und einem Ausgangsanschluß;

einen Feldeffekttransistor (46), der zwischen dem Ausgangsanschluß des genannten UND-Gatters und der genannten entsprechenden der Zwischenverbindungsleitungen gekoppelt ist und ein Gate hat; und

einen Inverter (48) mit einem Katodenanschluß, der mit dem Gate des genannten Feldeffekttransistors verbunden ist, und einem Anodenanschluß, der mit einem entsprechenden von der genannten Vielzahl von Schaltmitteln und einer entsprechenden der genannten dritten Steuerleitungen verbunden ist.

17. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß jedes von der genannten Vielzahl von Schaltmitteln einen Feldeffekttransistor (45) umfaßt, der zwischen einer entsprechenden der genannten logischen Zellen und der genannten entsprechenden der Zwischenverbindungsleitungen angeordnet ist, und ein Gate hat, das mit dem Anodenanschluß des genannten Invertes und der genannten entsprechenden der dritten Steuerleitungen verbunden ist.

18. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 17, dadurch gekennzeichnet, daß sie ferner umfaßt:

eine Vielzahl von Feldeffekttransistoren (44), die jeweils zwischen einer entsprechenden der genannten logischen Zellen und einer entsprechenden der genannten Spaltenleseleitungen vorgesehen sind, bei der aus der genannten entsprechenden der logischen Zellen Daten ausgelesen werden und an die genannte entsprechende der Spaltenleseleitungen ausgegeben werden, von welchen Feldeffekttransistoren jeder ein Gate hat;

19. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß jeder der genannten Transistoren ein Feldeffekttransistor (25, 45) ist, der einen Gateanschluß hat, und der genannte EIN/AUS- Steueranschluß dem genannten Gateanschluß entspricht.

20. Eine integrierte Halbleiterschaltungsvorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß jeder der genannten Transistoren ein Feldeffekttransistor (21) ist, der einen Gateanschluß hat, und der genannte EIN/AUS-Steueranschluß dem genannten Gateanschluß entspricht.

21. Eine integrierte Halbleiterschaltungsvorrichtung nach irgendeinem der Ansprüche 1 bis 20, die ferner eine Vielzahl von Eingabe/Ausgabe-Puffern (14) umfaßt, die mit den Eingangsanschlüssen und Ausgangsanschlüssen von entsprechenden logischen Zellen von der genannten Vielzahl von logischen Zellen verbunden sind.