DE69802577T2

DE69802577T2 - Lastpol stabilizierter Spannungsregler

Info

Publication number: DE69802577T2
Application number: DE69802577T
Authority: DE
Inventors: William E. Edwards
Original assignee: STMicroelectronics lnc USA
Current assignee: STMicroelectronics lnc USA
Priority date: 1997-02-28
Filing date: 1998-02-23
Publication date: 2002-08-01
Anticipated expiration: 2018-02-24
Also published as: DE69802577D1; US5850139A; US5945818A; EP0862102A1; EP0862102B1; JPH10283043A

Description

Die vorliegende Erfindung betrifft elektronische Schaltungen, die als Spannungsregler verwendet werden und insbesondere Schaltungen und Verfahren zum Stabilisieren eines Spannungsreglers.
Das Problem, dem sich diese Erfindung widmet, tritt in Spannungsreglerschaltungen auf. Spannungsregler sind inhärent Mittel- bis Hochverstärkungsschaltungen, typischerweise größer als 50 db, mit niedriger Bandbreite. Mit dieser hohen Verstärkung und geringen Bandbreite wird eine Stabilität häufig dadurch erzielt, dass ein dominierender Pol mit einem Lade- bzw. Lastkondensator eingestellt wird. Jedoch ist die Erzielung von Stabilität über einen großen Bereich von Ladeströmen mit einem Ladekondensator mit geringem Wert (= 0.1 uF) schwierig, weil die Ladepole, die durch den Ladekondensator und den Ladewiderstand gebildet sind, um mehr als drei Frequenzdekaden variieren können und so groß sein können wie mehrere zehn kHz, was erfordert, dass die Schaltung eine sehr breite Bandbreite von größer als 3 MHz hat. Diese Schaltungen mit großer Bandbreite sind jedoch inkompatibel mit dem Leistungs-IC-Herstellungsverfahren, das zur Herstellung von Spannungsreglern verwendet wird.
Eine Lösung nach dem Stand der Technik bezüglich des Stabilisierungsproblems ist in Fig. 1 dargestellt. Der Spannungsregler 2 in Fig. 1 wandelt eine ungeregelte Spannung VCC, in diesem Beispiel 12 Volt, in eine geregelte Spannung VREG, in diesem Beispiel 5 Volt. Ein Verstärker 6, ein Widerstand 22 und ein Kondensator 12 sind als ein Integrationsverstärker angeordnet, um den dominanten Pol des Systems zu ersetzen bzw. einzustellen. Ein Widerstand 10 ist hinzugefügt, um eine Null zur Verfügung zu stellen, um den Pol der Last bzw. der Ladung zu beseitigen (Last- bzw. Ladepol). Der Integrationsverstärker treibt einen Durchgangstransistor 8, der Strom für die Ladung bzw. Last zur Verfügung stellt. Ein Rückkopplungsnetzwerk enthält Widerstände 14 und 16 von einer Spannungsteilerschaltung, die verwendet wird, um die Ausgangsspannung zu skalieren, so dass die Ausgangsspannung zu dem invertierenden Eingang eines Fehlerverstärkers 4 zurückgekoppelt werden kann. Der Widerstand 18 und der Kondensator 20 sind nicht Teil des Spannungsreglers 2, sondern sind eher die schematische Darstellung der typischen Last bzw. Ladung auf der Spannungsregelsehaltung.
Bei diesem Beispiel nach dem Stand der Technik kann die Null, die mit dem Spannungsregler 2 verknüpft ist, berechnet werden als:
zero = 1/2ΠRC
wobei R = Widerstand des Widerstandes 10 und
C = Kapazität des Kondensators 12 ist; und
der Pol, der mit den Pull-Down-Widerständen bzw. Basisableitwiderständen und der Last bzw. der Ladung verbunden ist, kann berechnet werden als:
pole = 1/2ΠRLCL
wobei RL = Widerstand der Last = R14 und R16 parallel zu R18.
CL = Kapazität von C20, die typischerweise um 0,1 uF beträgt.
Wie aus der obigen Gleichung erkannt werden kann, ist der mit der Schaltung nach dem Stand der Technik verbundene Pol von der Last (RL) abhängig und kann von 16 Hz bis 32 kHz für ein R14 + R16 = 100 Kilo-Ohm und R18 in einem Bereich von 50 Ohm bis 1 Mega-Ohm variieren. Wie es von den Fachleuten im Stand der Technik erkannt wird, ist die breite Variation der Polfrequenz schwierig zu stabilisieren und kann zu unkontrollierten Oszillationen des Spannungsreglers führen.
Eine Lösung nach dem Stand der Technik in Bezug auf dieses Problem ist es, die Pull- Down-Widerstände bzw. Basisableitwiderstände R14 + R16 von 500 Kilo-Ohm zu ungefähr 500 Ohm zu ändern, was die Polfrequenz zu einem Bereich von 3,2 kHz bis 32 kHz ändert, was eine Frequenz ist, die über eine Dekade anstatt über drei Dekaden streut. Jedoch steigt die durch den Pull-Down-Widerstand bzw. Basisableitwiderstände R18 verbrauchte Leistung, wie unten gezeigt:
Leistung = (12ν - 5ν)(Iload + Ipulldown) = (7ν)(100 mA) + (7ν)(10 mA)
Folglich fügt der Widerstand mit 500 Ohm 70 Milli-Watt Leistungsverbrauch bzw. -verschwendung in dem Chip hinzu, was näherungsweise eine 10%-tige Steigerung des Leistungsverbrauches für die hinzugefügte Stabilität ist.
Deshalb ist es wünschenswert, einen Spannungsregler mit einer Stabilisation des Lastpoles zur Verfügung zu stellen, ohne den Leistungsverbrauch wesentlich zu erhöhen. Die vorliegende Erfindung stellt dieses und andere Vorteile zur Verfügung, wie es durch die folgende Beschreibung und die begleitenden Figuren dargestellt ist.
Die EP-A-0 766 164, die Stand der Technik zu dieser Anmeldung nur für Zwecke der Neuheit gemäß Artikel 54 und 56 des Europäischen Patentübereinkommens ist, offenbart einen Spannungsregler mit Stabilisierung des Lastpoles, der einen Fehlerverstärker, einen Integrator, der einen geschalteten Kondensator enthält, einen Durchgangstransistor und eine Rückkopplungsschaltung enthält. Der geschaltete Kondensator wird durch einen spannungsgesteuerten Oszillator gesteuert.
Die US-A-4 349 775 offenbart einen temperaturkompensierten Spannungsregler für eine photo-voltaisches Batterieladesystem. Der Spannungsregler weist einen Operationsverstärker auf, der eine lineare temperaturabhängige Stromquelle enthält, die an einen ihrer Eingangsanschlüsse angekoppelt ist.
Gemäß der vorliegenden Erfindung wird ein Spannungsregler zur Verfügung gestellt, der eine zugehörige bzw. eine zugeordnete Null in seiner Frequenzreaktion hat, der aufweist: einen Fehlerverstärker, der einen ersten Eingang zum Empfangen einer Bezugsspannung, einen zweiten Eingang und einen Ausgang hat; eine Verstärkerstufe, die einen Ausgang und einen Eingang hat, der an den Ausgang des Fehlerverstärkers angeschlossen ist; einen Kompensationskondensator, der an die Verstärkerstufe angeschlossen ist; eine Ausgangsstufe, die einen Eingang hat, der an den Ausgang der Verstärkerstufe angeschlossen ist; und einen Ausgang hat; und einen Rückkopplungspfad, der zwischen dem zweiten Eingang des Fehlerverstärkers und dem Ausgang der Ausgangsstufe angeschlossen ist, dadurch gekennzeichnet, dass der Spannungsregler ferner aufweist: einen Transistor, der in Serie bzw. in Reihe zwischen dem Eingang und dem Ausgang der Verstärkerstufe angeschlossen ist und einen Steuereingang hat; eine Fühl- bzw. Leseschaltung, die einen Eingang, der an den Ausgang der Verstärkerstufe angeschlossen ist, und einen Ausgang hat, der an den Steuereingang des Transistors angeschlossen ist, wobei die Lese- bzw. Fühlschaltung die Spannung an dem Ausgang der Verstärkerstufe fühlt und die Spannung an dem Steuereingang des Transistors im Verhältnis zu der gefühlten bzw. gemessenen Spannung verändert, wobei der Transistor eine Einrichtung mit variabler Impedanz ist, der zusammen mit dem Kompensationskondensator betreibbar ist, um die Frequenz der zugehörigen bzw. zugeordneten Null der Reaktion des Spannungsreglers zu verändern, wenn sich der Ausgangsstrom des Spannungsreglers verändert.
Gemäß der vorliegenden Erfindung wird auch ein Verfahren zur Verfügung gestellt, um eine Regelungsspannung von einem Spannungsregler zu stabilisieren, der einen zugehörigen bzw. zugeordneten Ladepol bzw. Lastpol in seiner Frequenzreaktion hat, wobei der Spannungsregler eine Verstärkerstufe enthält, die einen Ausgang und einen Eingang und einen Kompensationskondensator enthält, dadurch gekennzeichnet, dass das Verfahren die Schritte aufweist: eine Spannung wird an dem Ausgang der Verstärkerstufe gefühlt bzw. gelesen; ein Signal wird erzeugt, das im Verhältnis zu der gefühlten bzw. gelesenen Spannung verändert wird; und ein Steuereingang eines Transistors, der in Serie bzw. in Reihe zwischen dem Eingang und dem Ausgang der Verstärkerstufe angeschlossen ist, wird angesteuert, wobei der Transistor eine Einrichtung mit veränderlicher Impedanz ist, wobei das erzeugte Signal die Impedanz des Transistors verändert, wodurch sich die Frequenz der zugehörigen bzw. zugeordneten Null der Reaktion des Spannungsreglers als eine Funktion des Laststromes von dem Spannungsregler verändert, um den Lastpol bzw. Ladepol des Spannungsreglers aufzuheben.
Wenn der durch die Last gezogene Ausgangsstrom gemäß der Lastbedingung bzw. dem Lastzustand fluktuiert, wodurch der Lastpol variiert wird, variiert der FET-Transistor die Null des Spannungsreglers, um den variierenden Lastpol zu beseitigen. Folglich hat der Spannungsregler gemäß der vorliegenden Erfindung eine hohe Stabilität ohne eine signifikante Steigerung des Leistungsverbrauches bzw. der Leistungsverschwendung.
Einige Ausführungsformen der Erfindung werden nun im Wege von Beispielen und unter Bezugnahme auf die begleitenden Darstellungen beschrieben, in denen:
Fig. 1 eine schematische Darstellung eines Spannungsreglers gemäß dem Stand der Technik ist.
Fig. 2 eine schematische Darstellung eines Spannungsreglers gemäß der vorliegenden Erfindung ist.
Fig. 3 eine detaillierte schematische Darstellung eines bezüglich des Ladepols bzw. Lastpols stabilisierten Spannungsreglers nach Fig. 2 gemäß der vorliegenden Erfindung ist.
Ein Spannungsregler 3 mit stabilisiertem Lastpol gemäß den Prinzipien der vorliegenden Erfindung ist in Fig. 2 dargestellt. Der Spannungsregler 3 mit stabilisiertem Lastpol ist ähnlich zu dem Regler 2 nach Fig. 1, ausgenommen dass der Widerstand 10 mit einer Einrichtung mit variabler Impedanz ersetzt ist, die einen Eingang 9 hat, der an den Ausgang des Gewinnverstärkers 6 angeschlossen. In Betrieb variiert die Lastpolfrequenz auch, wenn der Ausgangsstrom, der durch die Last gezogen wird, gemäß den Lastbedingungen fluktuiert. Jedoch variiert die Einrichtung 7 mit variabler Impedanz die Null des Spannungsreglers in einer entsprechenden Weise, um den variierenden Lastpol zu beseitigen. Wenn z. B. der durch die Last gezogene Strom ansteigt, steigt die Polfrequenz auch an und der Regler 3 wird instabil. Der erhöhte Laststrom veranlasst den Verstärker 6, die Ausgangsspannung zu verringern, und dadurch wird es mehr Strom erlaubt, durch den Durchgangstransistor 8 hindurch zu gehen. In Folge verringert die Einrichtung 7 mit variabler Impedanz, die die verringerte Spannung durch den Eingang 9 empfängt, ihren Widerstand. Der verringerte Widerstand der Einrichtung 7 mit variabler Impedanz erhöht die Null des Reglers 7, um die gesteigerte Lastpolfrequenz zu beseitigen, wie es in weiteren Einzelheiten unter Bezugnahme auf Fig. 3 erklärt wird.
Es ist jedoch wichtig, zur Kenntnis zu nehmen, dass während der Kompensationskondensator und die Einrichtung 7 mit variabler Impedanz als zwischen dem Eingang und dem Ausgang des Verstärkers 6 angeschlossen gezeigt sind, der Kondensator und die Einrichtung mit variabler Impedanz irgendwo in dem Spannungsregler angeschlossen sein können, so lang dies eine Frequenzkompensation zur Verfügung stellt (z. B. gegenüber dem Erdpotential kompensiert oder Polaufteilung). Während z. B. der Eingang 9 der Einrichtung 7 mit variabler Impedanz als indirekt an den Ausgang des Reglers 3 angeschlossen gezeigt ist, kann der Eingang 7 auch direkt an den Ausgang des Reglers angeschlossen sein. Während auch der Regler 3, wie in Fig. 2 gezeigt, sowohl den Fehlerverstärker 4 als auch die Verstärkerstufe 6 enthält, werden es Fachleute im Stand der Technik erkennen, dass der Regler nur mit dem Fehlerverstärker 4 ohne die Verstärkerstufe 6 konstruiert werden kann. Zum Beispiel kann der Ausgang des Fehlerverstärkers 4 direkt an den Eingang der Ausgangsstufe 8 angeschlossen und der Widerstand und der Kompensationskondensator 12 können zwischen dem Ausgang des Fehlerverstärkers 4 und dem einfügenden Eingang des Fehlerverstärkers 4 angeschlossen sein.
In Fig. 3 ist ein Spannungsregler 30 gemäß der vorliegenden Erfindung dargestellt. Ein Ausgang 32 des Spannungsreglers 30 stellt einen Ausgangsstrom für eine Last 34 zur Verfügung, die durch einen Widerstand 36 und einen Kondensator 38 dargestellt ist, die parallel miteinander angeschlossen sind. Ein Rückkopplungsnetzwerk 40, das zwischen dem Ausgang und dem Erdpotential angeschlossen, ist als ein Spannungsteiler gezeigt, der in Reihe angeschlossene Widerstände 42 und 44 und eine geteilte Spannung ausgibt. In der gezeigten Ausführungsform beträgt das Widerstandsverhältnis zwischen den Widerständen 42 und 44 4 : 1. Folglich beträgt in einem gleichmäßigen Lastzustand die geteilte Ausgangsspannung näherungsweise 1 Volt, wobei eine regelnde Spannung VREG von 5 Volt angenommen ist.
Der Ausgang des Rückkopplungsnetzwerkes 40 ist an einen invertierenden Eingang 48 eines Fehlerverstärkers 46 über einen Rückkopplungspfad 50 angeschlossen. Ein nicht invertierender Eingang 52 des Fehlerverstärkers 46 ist an eine Bezugsspannung VREF, in diesem Beispiel mit 1,25 Volt, angeschlossen. Die nicht invertierenden und invertierenden Eingänge 52, 48 sind jeweils an die Basis eines Paares von differenziell angeschlossenen pnp- Transistoren 54, 56 angeschlossen. Die Emitter der pnp-Transistoren 54, 56 sind an eine Stromquelle 58 angeschlossen und die Kollektoren sind an eine Stromspiegelschaltung, angeschlossen, die ein Paar von npn-Transistoren 60, 62 enthält. Demgemäß wird der durch den npn-Transistor 60 fließende Strom zu dem npn-Transistor 62 gespiegelt. Der Ausgang 64 des Fehlerverstärkers 46 ist an einen Eingang 66 einer Verstärkerstufe 67 angeschlossen.
Die Verstärkerstufe 67 enthält eine Kaskade angeschlossener pnp-Transistoren 68, 72 und einen Widerstand 70, der zwischen der Basis des npn-Transistors 72 und Erdpotential angeschlossen ist. Die Verstärkerstufe 67 ist ein negativer Gewinnverstärker, wo die höhere Eingangsspannung zu einer niedrigeren Ausgangsspannung an einem Ausgang 74 führt. Der Ausgang 74 der Verstärkerstufe 67 ist an einen Eingang einer Ausgangsstufe 76 angeschlossen. In der dort gezeigten Ausführungsform wird die Ausgangsstufe 76 als ein Durchgangselement, wie etwa ein PMOS-Transistor 78, realisiert, der eine Source, die an eine Zufuhrspannung VCC angeschlossen ist, und ein Gate hat, das an dem Ausgang 74 der Verstärkerstufe 67 angeschlossen ist. Die Drain des PMOS-Transistors 78 ist an das Rückkopplungsnetzwerk 40 und den Ausgang 32 des Spannungsreglers 30 angeschlossen.
Ein Betrieb des Spannungsreglers 30 wird nun mit einem Beispiel beschrieben, bei dem die Last 34 beginnt, mehr Strom von dem Ausgang 32 zu ziehen. Der gesteigerte Strom, der durch die Last 34 gezogen wird, erniedrigt den Strom, der durch das Rückkopplungsnetzwerk 40 fließt und seine Ausgangsspannung fällt ab. Die abgefallene Ausgangsspannung von dem Rückkopplungsnetzwerk 40 wird zu dem invertierenden Eingang 48 des Fehlerverstärkers 46 durch den Rückkopplungspfad 50 rückgekoppelt. In Reaktion darauf schaltet sich der pnp-Transistor 56 stärker ein und leitet mehr Strom. Der zusätzliche Strom, der durch den Transistor 56 zur Verfügung gestellt wird, fließt durch den Ausgang 64. Weil der Konstantstrom, der durch den Transistor 60 fließt, zu dem Transistor 62 gespiegelt wird, empfängt der npn-Transistor 68 der Verstärkerstufe 67 den zusätzlichen Strom durch seinen Eingang 66. Folglich zieht der Transistor 68 mehr Strom und der Spannungsabfall über den Widerstand 70 steigt an. Die angestiegene Spannung an der Basis des Transistors 72 zieht die Spannung an dem Ausgang 74 der Verstärkerstufe 67 herunter. Folglich ist die Verstärkerstufe 67 ein negativer Gewinnverstärker bzw. Zuwachsverstärker, wobei die Steigerung der Eingangsspannung zu einem Abfall der Ausgangsspannung führt. Der Durchgangstransistor 78 empfängt die niedrigere Spannung von dem Ausgang 74 der Verstärkerstufe an ihrem Gate und ermöglicht es mehr Strom hindurch zu geben, wodurch die Spannung an dem Ausgang 32 erhöht wird. Die Spannung an dem Ausgang 32 steigt an, bis sie die regelnde Spannung VREG erreicht. Um Stabilität in dem Spannungsregler 30 zu erzielen sind eine Einrichtung mit variabler Impedanz, wie etwa ein PMOS-FET-Transistor Reff und ein Kompensationskompensator Ccomp in Serie zwischen dem Ausgang 74 und dem Eingang 66 der Verstärkerstufe 67 angeschlossen. Der Kompensationskompensator Ccomp zusammen mit dem PMOS-Transistor Reff, der als ein variabler Widerstand konfiguriert ist, variieren die Null des Spannungsreglers, um den variierenden Pol der Last, wie es unten beschrieben werden wird, zu steuern bzw. zu führen.
Eine Fühl- bzw. Messschaltung 80 enthält einen PMOS-Transistor 82, der mit seinem Gate an den Ausgang 74 der Verstärkerstufe 67 angeschlossen ist, und seine Source ist an die Spannungszufuhr VCC angeschlossen. Die Drain des PMOS-Transistors 82 ist an einen Stromspiegel angeschlossen, der zwei npn-Transistoren 84, 86 aufweist, die mit ihren Emittern an Erdpotential angeschlossen sind. Der Kollektor des Transistors 86 empfängt Strom von einer Stromquelle 88 und ist an dem Gate-Eingang des FET-Transistors Reff angeschlossen. Die Fühlschaltung 80 fühlt die Spannung an dem Ausgang 74 der Verstärkerstufe 67 und variiert die Gate-Source-Spannung des FET-Transistors Reff und dadurch wird der Widerstand über die Source und die Drain FET-Transistors Reif geändert. Insbesondere fühlt der PMOS-Transistor 82 die Spannung, die an sein Gate angelegt wird und variiert den Strom, der den Transistoren 84, 86 zur Verfügung gestellt wird. Das Größenverhältnis der Transistoren 78 und 82, wie gezeigt, ist näherungsweise 101, so dass der Transistor 82 sehr wenig Leistung verbraucht bzw. verschwendet. Der Transistor 84 spiegelt den Strom, der durch ihn fließt, zu dem npn-Transistor 86 und die Spannung an dem Gate des FET- Transistors Reff ist invers proportional zu dem Laststrom, der durch die Last 34 gezogen wird.
In dem oben gegebenen Beispiel, wo der durch die Last 34 gezogene Strom ansteigt, nimmt der Lastwiderstand, repräsentiert durch den Widerstand 36, ab. Da die Polfrequenz umgekehrt proportional zu dem Lastwiderstand ist, steigt die Lastpolfrequenz an und im Ergebnis wird der Spannungsregler instabil. Um den Regler zu stabilisieren steigert die Verstärkerstufe 67 zusammen mit der Fühlschaltung 80 die Gate-Source-Spannung VGS des FET- Transistors Reff. Der FET-Transistor Reff ist als ein variabler Widerstand konfiguriert, dessen Widerstand umgekehrt proportional zu der Gate-Source-Spannung WGS minus der Schwellenwertspannung VT ist. Folglich nimmt der Widerstand über die Drain und die Source des FET-Transistors Reif ab. Der verringerte Widerstand des FET-Transistors Reff erhöht die Null des Spannungsreglers 30, um die erhöhte Polfrequenz der Last 34 zu führen bzw. zu steuern, wenn mehr Strom durch die Last 34 angefordert wird. Umgekehrt, wenn der Strom, der durch die Last 34 gezogen wird, abnimmt, fällt die Lastpolfrequenz ab und die Null des Spannungsreglers 30 fällt ab, um die abfallende Polfrequenz der Last 34 zu beseitigen. Folglich hat der Spannungsregler gemäß der vorliegenden Erfindung eine hohe Stabilität ohne eine signifikante Erhöhung des Leistungsverbrauchs bzw. der Leistungsverschwendung.
Während das Wort "angeschlossen" über die Beschreibung hinweg zu Klarheitszwecken verwendet worden ist, ist es beabsichtigt, die gleiche Bedeutung zu haben wie "gekoppelt". Dementsprechend sollte "angeschlossen" so interpretiert werden, dass er entweder einen direkten Anschluss oder einen indirekten Anschluss bedeutet. Zum Beispiel ist der Gate- Eingang des FET-Transistors Reff an den Ausgang 32 über die Fühlschaltung 80 und den PMOS-Transistor 78 angekoppelt oder indirekt angeschlossen.

Claims

1. Spannungsregler, der eine zugehörige bzw. zugeordnete Null in seiner Frequenzreaktion hat, der aufweist:

einen Fehlerverstärker (4; 46), der einen ersten Eingang zum Empfangen einer Bezugsspannung (Vref), einen zweiten Eingang und einen Ausgang hat;

eine Verstärkungsstufe (6; 67), die einen Ausgang und einen Eingang hat, der an den Ausgang des Fehlerverstärkers angeschlossen ist;

einen Kompensationskondensator (12, Ccomp), der an die Verstärkerstufe angeschlossen ist;

eine Ausgangsstufe (8; 76), die einen Eingang hat, der an den Ausgang der Verstärkerstufe angeschlossen ist;

und einen Ausgang hat; und

einen Rückkopplungspfad (3; 50), der zwischen dem zweiten Eingang des Fehlerversrärkers und dem Ausgang der Ausgangsstufe angeschlossen ist, dadurch gekennzeichnet, dass der Spannungsregler ferner aufweist:

einen Transistor (7; Reff), der in Serie bzw. in Reihe zwischen dem Eingang und dem Ausgang der Verstärkerstufe (6; 7) angeschlossen ist und einen Steuereingang hat;

eine Fühl- bzw. Leseschaltung (80), die einen Eingang, der an den Ausgang der Verstärkerstufe (6; 67) angeschlossen ist, und einen Ausgang hat, der an den Steuereingang des Transistors (7; Reff) angeschlossen ist, wobei die Lese- bzw. Fühlschaltung die Spannung an dem Ausgang der Verstärkerstufe (6; 67) fühlt und die Spannung an dem Steuereingang des Transistors im Verhältnis zu der gefühlten bzw. gemessenen Spannung verändert, wobei der Transistor eine Einrichtung mit variabler Impedanz ist, der zusammen mit dem Kompensationskondensator betreibbar ist, um die Frequenz der zugehörigen bzw. zugeordneten Null der Reaktion des Spannungsreglers zu verändern, wenn sich der Ausgangsstrom des Spannungsreglers verändert.

2. Spannungsregler nach Anspruch 1, wobei die Leseschaltung (80) aufweist:

einen Fühl- bzw. Lesetransistor (82), der an den Ausgang der Verstärkerstufe (6; 67) angeschlossen ist, und einen Stromspiegel (84, 86), der an den Lese- bzw. Fühltransistor (82) und den Eingang der Einrichtung (7; Reff) mit variabler Impedanz angeschlossen ist.

3. Spannungsregler nach Anspruch 1 oder 2, wobei die Einrichtung (7; Reff) mit variabler Impedanz und der Kompensationskondensator (12; Ccomp) in Serie bzw. in Reihe angeschlossen sind.

4. Spannungsregler nach einem der voranstehenden Ansprüche, der ferner ein Rückkopplungsnetzwerk (40) aufweist, das zwischen der Ausgangsstufe und dem Rückkopplungspfad angeschlossen ist.

5. Spannungsregler nach Anspruch 4, wobei das Rückkopplungsnetzwerk (40) einen Spannungsteiler (42, 44) enthält.

6. Spannungsregler nach einem der voranstehenden Ansprüche, wobei der Fehlerverstärker (4; 46) ein Fehlersignal erzeugt, dass eine Differenz zwischen der Bezugsspannung (Vref) und dem Ausgang der Ausgangsstufe anzeigt.

7. Spannungsregler nach Anspruch 2 bis 6, wobei der Lese- bzw. Fühltransistor (82) den Strom liest bzw. fühlt, der von dem Spannungsregler gezogen wird.

8. Spannungsregler nach einem der voranstehenden Ansprüche, wobei der Transistor (7; Reff), der Kompensationskondensator (12, Ccomp) und die Verstärkerstufe (6; 67) zusammen einen Integrationsverstärker bilden.

9. Spannungsregler nach einem der voranstehenden Ansprüche, wobei der Transistor ein FET ist.

10. Verfahren zum Stabilisieren einer Regelspannung von einem Spannungsregler, der einen zugehörigen bzw. zugeordneten Ladepol bzw. Lastpol in seiner Frequenzreaktion hat, wobei der Spannungsregler eine Verstärkerstufe enthält, die einen Ausgang und einen Eingang und einen Kompensationskondensator enthält; dadurch gekennzeichnet, dass das Verfahren die Schritte aufweist:

eine Spannung wird an dem Ausgang der Verstärkerstufe gefühlt bzw. gelesen;

ein Signal wird erzeugt, das im Verhältnis zu der gefühlten bzw. gelesenen Spannung verändert wird; und

ein Steuereingang eines Transistors, der in Serie bzw. Reihe zwischen dem Eingang und dem Ausgang der Verstärkerstufe angeschlossen ist, wird angesteuert, wobei der Transistor eine Einrichtung mit veränderlicher Impedanz ist, wobei das erzeugte Signal die Impedanz des Transistors verändert, wodurch sich die Frequenz der zugehörigen bzw. zugeordneten Null der Reaktion des Spannungsreglers als eine Funktion des Laststromes von dem Spannungsregler verändert, um den Lastpol bzw. Ladepol des Spannungsreglers aufzuheben.

11. Verfahren nach Anspruch 10, wobei der Transistor ein FET ist.