DE69614468T2

DE69614468T2 - Verfahren und Schaltung zum Detektieren eines Datensynchronisationssignals

Info

Publication number: DE69614468T2
Application number: DE69614468T
Authority: DE
Inventors: Ki-Bum Kim; Hyun-Soo Shin
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-08-30
Filing date: 1996-07-23
Publication date: 2002-04-18
Anticipated expiration: 2016-07-24
Also published as: KR970014304A; KR0147661B1; CN1147171A; EP0760581A2; DE69614468D1; EP0760581A3; JPH09200567A; JP3419630B2; US5959682A; CN1081417C; EP0760581B1

Description

Die vorliegende Erfindung bezieht sich auf eine Datensegment-Synchronisations- Erfassungs- bzw. Feststellungsschaltung und auf ein Verfahren dafür, und insbesondere auf eine Schaltung zum Erfassen bzw. Feststellen eines Datensegment- Synchronisationssignals unter Verwendung einer Korrelations-Charakteristik von übertragenen Synchronisationsimpulsen, die jeweils an dem Beginn von Datensegmentlinien eingesetzt sind, und auf ein Verfahren dafür.
Es ist in den vergangenen Jahren eine grosse Anstrengung zu einer Entwicklung eines Fernsehers hin gerichtet worden, der einen grossen Schirm und eine hohe Auflösung besitzt. Als Folge dieser Entwicklungen sind die ersten High Definition Television Broadcasts, basierend auf einer Multiple Sub-Nyquist Sampling Encoding (MUSE) in einem analogen Übertragungsmode, in Japan im Betrieb.
In den Vereinigten Staaten hat das Grand Alliance (GA) Komitee technische Standards für das HDTV-System vorgeschlagen. Das GA Komitee hat die Restseitenband-(VSB)- Modulation als einen GA-HDTV-Modulations-Standard angenommen. Genauer gesagt 8- VSB, unter Verwendung von acht Niveaus, und 16-VSB, unter Verwendung eines Modes und eines Hochgeschwindigkeits-Kabel-Modes, jeweils, als Modulations-Standards in dem GA-HDTV.
Für eine geeignete Synchronisation zwischen einem Fernsehsender und -empfänger wird ein Synchronisationssignal (Impuls) in das gesendete Signal von einer Fernsehstation eingesetzt, und zwar an dem Beginn jeder horizontalen Linie, und der Empfänger erfasst diese Synchronisationsimpulse in dem empfangenen Sendesignal, um das erforderliche Signal darauf zu verarbeiten. Hierbei sollte angemerkt werden, dass jeder der 8-VSB und 16-VSB Moden jeweils ein spezifisches Übertragungsdatenformat für eine horizontale Linie erfordert, das als Datensegment bezeichnet wird.
Fig. 1 stellt die Struktur eines Datensegments eine 8-VSB-Modulation einer GA-HDTV- Übertragung dar. Das Datensegment ist aus 832 Symbolen aufgebaut, die 828 Symbole von Daten und einen 4-Symbol-Synchronisationsimpuls umfassen. Der Datensegment- Synchronisationsimpuls wird in eine 8-Niveau ("-7" bis "+7") digitale Datenfolge an dem Startbereich jedes Datensegments eingesetzt. Hierbei wird der Synchronisationsimpuls aus einem vorbestimmten Muster aus vier Symbolen gebildet, die sequentielle Pegel von +5, -5, -5 und +5 haben, und die Daten (d. h. Informationssignal) werden aus zufallsorientierten Signalpegeln gebildet.
In dem Empfänger, der die vorstehenden GA-HDTV-Signale empfängt, wird ein Datensegment-Synchronisationsimpuls in der anfänglichen 4-Symbol-Periode jedes Datensegments erfasst bzw. festgestellt, und dann werden Signale entsprechend dem erfassten Datensegment-Synchronisationsimpuls verarbeitet. Allerdings kann, wenn ein Trägerfrequenz-Offset oder ein Symbol-Frequenz-Offset in einem Eingangssignal vorhanden ist, die Anzahl von Symbolen in einem Datensegment so geändert werden, dass sich die Position des Synchronisationsimpulses entsprechend ändert. Demzufolge kann die Synchronisations-Feststellungsschaltung nicht geeignet ein Synchronisationssignal erfassen.
Die US 5,416,524 offenbart ein digitales TV-Synchronisationssystem und -verfahren. In diesem System umfassen digitale TV-Signale Daten, die als Mehrfach-Niveau-Symbole in aufeinanderfolgenden Datensegmenten geschickt werden, wobei jedes ein synchronisierendes Synchronisations-Zeichen umfasst. Das erfasste, synchronisierende Synchronisations-Zeichen erzeugt eine Charakteristik, die zwei entgegengesetzte Mehrfachpegel, separiert durch einen Null-Referenz-Pegel, besitzt, wobei die Pegel an aufeinanderfolgenden Abtastpunkten des Fernsehsignals auftreten, und ein Feststellungssignal, das einen Peak besitzt, der in einer Zeitübereinstimmung mit dem Null-Referenz-Pegel auftritt. Das Feststellungsignal steuert eine Abtastung des empfangenen Fernsehsignals. Die Verstärkung des empfangenen Signals wird durch eine AGC-Schaltung gesteuert, spricht allerdings auch auf das Feststellungsignal an.
Im Hinblick auf eine Lösung oder Reduzierung des vorstehenden Problems ist es ein Ziel der bevorzugten Ausführungsformen der vorliegenden Erfindung, eine Datensegment- Synchronisations-Feststellungsschaltung zu schaffen, die eine präzise Erfassung bzw. Feststellung einer Datensegment-Synchronisation unter schlechten Kanalbedingungen ermöglicht.
Es ist ein anderes Ziel, eine Datensegment-Synchronisations-Feststellungsschaltung zu schaffen, die die Vereinfachung einer Schaltungsstruktur unter Verwendung nur des signifikantesten Bits der empfangenen Daten ermöglicht, wenn das Datensegment- Synchronisationssignal durch Verwenden eines akkumulierten Korrelationswerts von Synchronisationsimpulsen festgestellt wird.
Es ist ein noch anderes Ziel, ein Verfahren zum Erfassen bzw. Feststellen des Datensegment-Synchronisationssignals präzise sogar unter schlechten Kanalzuständen zu schaffen.
Gemäss einem ersten Aspekt der vorliegenden Erfindung wird eine Schaltung zum Feststellen bzw. Erfassen eines Datensegment-Synchronisationssignals geschaffen, das aus einer Vielzahl von Symbolen besteht, wobei die Schaltung umfasst: eine Korrelationswert- Feststellungseinrichtung zum Feststellen eines Korrelationswerts aus einem empfangenen Datensegment, wobei das Datensegment eine vorbestimmte Anzahl von Symbolen umfasst; eine Akkumuliereinrichtung zum Akkumulieren des festgestellten Korrelationswerts der Datensegmente und zum Dividieren des akkumulierten Korrelationswerts durch einen vorbestimmten Wert in Reaktion auf ein Überlaufverhinderungssignal, eine Maximalwert- Feststellungseinrichtung zum Feststellen eines maximalen, akkumulierten Korrelationswerts in dem Segment von einer Ausgabe der Segment-Akkumuliereinrichtung; eine Überlaufverhinderungseinrichtung zum Erzeugen des Überlaufverhinderungssignals durch das Vergleichen des festgestellten, maximalen, akkumulierten Korrelationswerts mit einem Schwellwert; eine Synchronisationspositions-Feststellungseinrichtung zum Feststellen einer Position, die den festgestellten, maximalen, akkumulierten Korrelationswert aufweist; und eine Synchronisationserzeugungseinrichtung zum Erzeugen eines Synchronisationssignals an der Position, die dem festgestellten, maximalen, akkumulierten Korrelationswert entspricht.
Vorzugsweise weist die Korrelationswert-Erfassungs- bzw. -Feststellungseinrichtung eine Vorzeichenbit-Auswahleinrichtung zum Auswählen von nur einem Vorzeichenbit aus Symbolen eines empfangenen Datensegments; drei Einheitsverzögerungen, die in Reihe geschaltet sind, um das empfangene Datensegment jeweils um eine Einheit von einer Symbolperiode zu verzögern; einen ersten Multiplizierer zum Multiplizieren der Vorzeichenbit- Ausgabe aus der Vorzeichenbit-Auswahleinrichtung mit einem ersten Korrelationswert, der ein erstes Vorzeichen aufweist; einen zweiten bis vierten Multiplizierer zum Multiplizieren jeder Ausgabe der drei Einheitsverzögerungen mit einem zweiten Korrelationswert sowie mit dem zweiten Korrelationswert und dem ersten Korrelationswert, wobei der zweite Korrelationswert ein zweites Vorzeichen aufweist, das dem ersten Vorzeichen entgegengesetzt ist; und eine Summierschaltung zum Summieren der Ausgaben des ersten bis vierten Multiplizierers.
Alternativ kann die Korrelationswert-Erfassungs- bzw. -Feststellungseinrichtung aufweisen: eine Vorzeichenbit-Auswahleinrichtung zum Auswählen von nur einem Vorzeichenbit aus den Symbolen eines empfangenen Datensegments; drei Einheitsverzögerungen, die in Reihe geschaltet sind, um das empfangene Datensegment jeweils um eine Einheit von einer Symbolperiode zu verzögern; ein erstes XODER-Element zum Exklusiv-ODER- Verknüpfen des empfangenen Datensegments mit einem ersten Korrelationswert, der ein erstes Vorzeichen aufweist; ein zweites bis viertes XODER-Element zum Exklusiv-ODER- Verknüpfen jeder Ausgabe der drei Einheitsverzögerungen mit einem zweiten Korrelationswert sowie mit dem zweiten Korrelationswert und dem ersten Korrelationswert, wobei der zweite Korrelationswert ein zweites Vorzeichen aufweist, das dem ersten Vorzeichen entgegengesetzt ist; und eine Summierschaltung zum Summieren der Ausgaben des ersten bis vierten XODER-Elements.
Vorzugsweise weist die Akkumuliereinrichtung auf: einen Addierer zum Addieren eines Ausgabewerts der Korrelationswert-Feststellungseinrichtung mit einem Rückkopplungswert; eine Segmentverzögerung zum Verzögern eines Ausgabewerts des Addierers um eine Segmentperiode; einen Dividierer zum Dividieren eines Ausgabewerts der Segementverzögerung durch einen vorbestimmten Wert; und eine Auswahleinrichtung zum Auswählen entweder der Ausgabe des Dividierers oder der Ausgabe der Segmentverzögerung in Übereinstimmung mit dem Überlaufverhinderungssignal, um die ausgewählte Ausgabe als Rückkopplungswert an den Addierer auszugeben.
Die Maximalwert-Feststellungseinrichtung kann aufweisen: eine Symbolverzögerung zum Verzögern des Ausgabewerts der Akkumuliereinrichtung um eine Symboleinheit, ein erstes Register zum Speichern eines Ausgabewerts der Symbolverzögerung, und einen ersten Vergleicher zum Erzeugen eines ersten Vergleichssignals durch das Vergleichen eines Ausgabewerts der Akkumuliereinrichtung mit einer Ausgabe des ersten Registers, um den im ersten Register gespeicherten Wert in Übereinstimmung mit dem ersten Vergleichssignal zu aktualisieren.
Die Überlaufverhinderungseinrichtung weist vorzugsweise auf: einen zweiten Vergleicher zum Vergleichen des maximalen, akkumulierten Korrelationswerts der Datensegmentausgabe aus der Maximalwert-Feststellungseinrichtung mit einem Schwellwert und zum Ausgeben eines zweiten Vergleichssignals, wenn der maximale, akkumulierte Korrelationswert gleich dem vorbestimmten Schwellwert oder höher ist, und einen Signalerzeuger zum Erzeugen des Überlaufverhinderungssignals, das eine Datensegmentperiode in Reaktion auf das zweite Vergleichssignal ermöglicht.
Vorzugsweise weist die Synchronisationspositions-Feststellungseinrichtung auf: einen Zähler zum periodischen Zählen der Anzahl von Symbolen in dem Datensegment in Übereinstimmung mit einem Symboltakt und zum Ausgeben eines Zählwerts und eines Übertragsignals, ein zweites Register zum Speichern des Zählwerts in Übereinstimmung mit dem ersten Vergleichssignal, und ein drittes Register zum Speichern eines Ausgabewerts des zweiten Registers in Übereinstimmung mit dem aus dem Zähler ausgegebenen Übertragsignal.
Die Synchronisationserzeugungseinrichtung weist vorzugsweise einen dritten Vergleicher auf, um den Ausgabewert des zweiten Registers mit demjenigen des dritten Registers zu vergleichen und das Synchronisationssignal zu erzeugen, wenn die verglichenen Ausgabewerte kongruent sind.
Gemäss einem zweiten Aspekt der Erfindung wird ein Verfahren zum Feststellen eines Datensegment-Synchronisationssignals eines Datensegments, das eine Vielzahl von Symbolen umfasst, geschaffen, wobei das Verfahren folgende Schritte umfasst: (a) Feststellen eines Korrelationswerts aus einem empfangenen Datensegmentsignal, das eine vorbestimmte Anzahl von Symbolen umfasst; (b) Akkumulieren des festgestellten Korrelationswerts in Segmenteinheiten; (c) Dividieren des akkumulierten Korrelationswerts durch einen vorbestimmten Wert in Reaktion auf ein Überlaufverhinderungssignal; (d) Feststellen eines maximalen, akkumulierten Korrelationswerts in dem Segment aus dem in Schritt (b) akkumulierten Korrelationswert; (e) Erzeugen des Überlaufverhinderungssignals durch das Vergleichen des festgestellten, maximalen, akkumulierten Korrelationswerts mit einem Schwellwert; (f) Feststellen einer Symbolposition, welche den festgestellten, maximalen, akkumulierten Korrelationswert aufweist; und (g) Erzeugen eines Synchronisationssignals an der Symbolposition in Übereinstimmung mit dem festgestellten, maximalen, akkumulierten Korrelationswert.
Für ein besseres Verständnis der Erfindung, und um zu zeigen, wie Ausführungsformen derselben ausgeführt werden können, wird nun Bezug, anhand eines Beispiels, auf die beigefügten, schematischen Zeichnungen genommen, in denen:
Fig. 1 stellt die Datensegment-Struktur, die in einem GA-HDTV-System verwendet wird, dar;
Fig. 2 zeigt ein Blockdiagramm eines HDTV-Systems, bei dem die vorliegende Erfindung angewandt ist;
Fig. 3 zeigt ein detailliertes Schaltungsdiagramm der Datensegment-Synchronisations- Feststellungsschaltung von Fig. 2;
Fig. 4A stellt eine Ausgangswellenform des Segmentintegrators, der in Fig. 3 gezeigt ist, dar;
Fig. 4B stellt das Synchronisationszeitabstimmungssignal, das in dem Synchronisations- Generator, gezeigt in Fig. 3, erzeugt ist;
Fig. 4C zeigt eine vergrösserte Ansicht des Synchronisationszeitabstimmungssignals, dargestellt in Fig. 4B; und
Fig. 5 zeigt ein Schaltungsdiagramm des Korrelators, dargestellt in Fig. 3, gemäss einer anderen Ausführungsform.
In Fig. 2, die ein Blockdiagramm zeigt, das ein HDTV-System darstellt, bei dem die vorliegende Erfindung angewandt ist, wandelt ein Tuner 100 empfangene Signale zu einem Zwischenfrequenz-(IF)-Signal, und ein IF-Verstärker 110 verstärkt das IF-Signal. Ein Analog-Digital-Wandler 120 wandelt ein analoges IF-Signal (ZF-Signal), ausgegeben von dem Verstärker 110, in eine digitale Form.
Eine digitale Schaltung 130 einer frequenz- und phasenverriegelten Schleife (DFPLL) extrahiert einen Träger unter Verwendung eines Pilotsignals, das in dem Datenausgang von dem Analog-Digital-Wandler 120 umfasst ist, und stellt dann wieder Basisband-Daten durch Multiplizieren des rekonstruierten Trägers durch den Ausgang eines Analog-Digital- Wandlers 120 her.
Ein angepasster Filter 140 stellt die Symbolrate (die Symbolfrequenz) des Datenausgangs von der DFPLL-Schaltung 130 ein. Der angepasste Filter 140 stellt nämlich in "fs" die Symbolrate des Datenausgangs von der DFPLL-Schaltung 130 ein, die "2fs" ist.
Eine Datensegment-Synchronisations-Feststellungsschaltung 500 berechnet den Korrelationswert des Datenausgangs von dem angepassten Filter 140 durch eine Einheit von vier Symbolen und akkumuliert den erhaltenen Korrelationswert durch Segmenteinheiten. Unter Ausnutzung der Tatsache, dass der akkumulierte Korrelationswert der Daten der maximale über die vier Synchronisationssymbole ist, wird ein Synchronisationssignal erzeugt, immer wenn maximale, akkumulierte Korrelationswerte erfasst sind. Die Konfiguration und die Betriebsweise der Datensegment-Synchronisations-Feststellungsschaltung 500 wird im Detail später beschrieben.
Eine PLL-Schaltung 150 stellt den Symboltakt in Abhängigkeit des Synchronisationssignalausgangs von der Datensegment-Synchronisations-Feststellungsschaltung 500 wieder her. Und der Analog-Digital-Wandler 120 tastet Daten ab, die mit dem wiederhergestellten Symboltakt synchronisiert sind.
Ein AGC-Generator 160 erzeugt ein AGC-Signal unter Verwendung des Datensegment- Synchronisationsimpulses, erfasst in der Datensegment-Synchronisations- Feststellungsschaltung 500, um das Signal zu einem Tuner 100 zu liefern. Die Verstärkung des Tuners 100 wird in Abhängigkeit des angelegten AGC-Signals gesteuert.
Dabei wird der Ausgang des angepassten Filters 140 auch an eine Phasenspurführungsschleifen-(PTL)-Schaltung 180 über einen Entzerrer 170 angelegt. Die PTL-Schaltung 180 entfernt das Phasenrauschen (d. h. Fehler), das nicht in der DFPLL 130 entfernt ist. Der Ausgang der PTL-Schaltung wird Trellis-decodiert, entschachtelt und im Fehler in einem Kanaldecodierer (nicht dargestellt) korrigiert. Zusätzlich werden die fehlerkorrigierten Datenquellen decodiert in einem Quellendecodierer (nicht dargestellt) und der Ausgang davon wird auf einer Anzeige (nicht dargestellt) angezeigt.
Fig. 3 zeigt ein detailliertes Schaltungsdiagramm der Datensegment-Synchronisations- Feststellungsschaltung 500 der Fig. 2. In Fig. 3 weist die Schaltung der vorliegenden Erfindung einen Korrelator 510 zum Erfassen eines Korrelationswerts des signifikantesten Bits (d. h. das Vorzeichenbit) des digitalen Segments durch eine Einheit von vier Symbolen, einen Segmentintegrator 520 zum Akkumulieren des Ausgangs des Korrelators 510 durch Segmenteinheiten, einen Maximalwertdetektor 530 zum Erfassen des maximalen, akkumulierten Korrelationswerts in dem Datensegment durch Vergleichen eines Ausgangs bzw. einer Ausgabe des Segmentintegrators 520 mit einem um ein Symbol verzögerten, akkumulierten Wert, eine Überlaufverhinderungsschaltung 540 zum Erzeugen eines Überlaufverhinderungssignals durch Vergleichen eines Ausgangs des Maximalwertdetektors 530 mit einem vorbestimmten Schwellwert, einen Synchronisationspositionsdetektor 550 zum Erfassen bzw. Feststellen einer Symbolposition in den Segmentdaten des maximalen, akkumulierten Korrelationswerts, der in dem Datensegment- Synchronisationsbereich erzeugt ist, und einen Synchronisationsgenerator 560 zum Erzeugen eines Synchronisationssignals an der erfassten Signalposition auf.
Wie die Fig. 3 zeigt, weist der Korrelator 510 einen Vorzeichenbit-Selektor bzw. eine Vorzeichenbit-Auswahleinrichtung 511 zum Auswählen nur des Vorzeichenbits des Datenausgangs von dem angepassten Filter 140 der Fig. 2; drei Einheitverzögerungen 512- 514, die in Reihe mit dem Ausgang der Vorzeichenbit-Auswahleinrichtung 511, zum Verzögern des Vorzeichenbit-Ausgangs von der Vorzeichenbit-Auswahleinrichtung 511 um ein Symbol, verbunden sind; einen ersten bis vierten Multiplizierer 515-518 zum Multiplizieren der Vorzeichenbit-Ausgabe von der Vorzeichenbit-Auswahleinrichtung 511 und Verzögerungen 512-514 mit Korrelationsvektoren +1, -1, -1 und +1 jeweils; und einen Addierer 519 zum Aufsummieren der Ausgänge des ersten bis vierten Multiplizierers 515-518 auf. Hierbei kann der Korrelator 510 ohne Vorzeichenbit-Auswahleinrichtung 511 konfiguriert sein, allerdings verringert seine Verwendung Berechnungsmengen und die Grösse der Hardware und erleichtert eine Integration der Schaltung.
Der Segmentintegrator 520, der eine Rückführungsverbindung besitzt, weist einen Addierer 521 zum Aufnehmen des Ausgangs eines Addierers 519 als ein erster Eingang, eine Segmentverzögerung 522 zum Verzögern des Ausgang des Addierers 521 um Segmentperioden, einen Dividierer 523 zum Dividieren des Ausgangs der Segmentverzögerung 522 durch zwei und einen Multiplexer (MUX) 524 zum Aufnehmen der Ausgänge der Segmentverzögerung 522 und des Dividierers 523, um einen ausgewählten Ausgang zu einem zweiten Eingang des Addierers 521 auszugeben, auf.
Die Maximalwert-Feststellungseinrichtung 530 weist eine Symbolverzögerung 531 zum Verzögern des Ausgangs des Addierers 521 um ein Symbol, ein erstes Register 532 (REG1) zum Verriegeln des Ausgangs der Verzögerung 531 und einen ersten Komparator (COMP1) 533 zum Vergleichen der Ausgänge des Addierers 521 und des ersten Registers 532, um ein erstes Vergleichssignal zu dem Teil des ersten Registers 532 auszugeben, auf.
Die Überlaufverhinderungsschaltung 540 weist einen zweiten Komparator (COMP2) 541 zum Ausgeben eines zweiten Vergleichssignals basierend auf dem Ausgang des ersten Registers 532 und eines Voreinstellschwellwerts und einen Signalgenerator 542 zum Erzeugen eines Überlaufverhinderungssignals, das eine Freigabeperiode eines Datensegments in Abhängigkeit des zweiten Vergleichssignals besitzt, um das Signal zu dem Auswahlsteueranschluss des Multiplexers 524 auszugeben, auf.
Der Synchronisationspositionsdetektor 550 weist einen Symbolzähler 551 zum Zählen von 832 Symbolen eines Segments gemäss dem intern erzeugten Symboltakt, um einen Zählwert und ein Übertragsignal zu erzeugen, und gibt das Übertragsignal zu dem Rücksetzanschluss des ersten Registers 532 und zu dem Taktanschluss des zweiten Komparators 541 aus, ein zweites Register (REG2) 552 zum Speichern des Zählwerts entsprechend dem ersten Vergleichssignal, eingegeben zu seinem Halteanschluss, und ein drittes Register (REG3) 553 zum Speichern des Ausgangs des zweiten Registers 552 entsprechend dem Übertragsignal, das an seinen Halteanschluss angelegt wird, auf.
Der Synchronisationsgenerator 560 weist einen dritten Komparator (COMP3) 561 zum Erzeugen eines Synchronisationszeitabstimmungssignals, basierend auf den Ausgängen des zweiten und des dritten Registers 552 und 553, auf.
Die Betriebsweise der Schaltung, dargestellt in Fig. 3, wird unter Bezugnahme auf die Fig. 1, 2 und 4A-4C beschrieben.
In Fig. 3 werden die digitalen Segmentsignale eines HDTV-Systems, wie es in Fig. 1 dargestellt ist, über den angepassten Filter 140 der Fig. 2 zu der Vorzeichenbit- Auswahleinrichtung 511 eingegeben. Die Vorzeichenbit-Auswahleinrichtung 511 wählt nur das Vorzeichenbit des n-Bit (hier acht Bits) Datensegmentsignaleingangs aus und gibt das ausgewählte Vorzeichenbit zu der Symbolverzögerung 512 und zu einem ersten Eingangsanschluss des Multiplizierers 515 aus.
Der Ausgang der Symbolverzögerung 512 wird zu einem ersten Eingangsanschluss des Multiplizierers 516 eingegeben. Der Ausgang der Symbolverzögerung 513, der den Ausgang der Symbolverzögerung 512 für ein Symbol verzögert, wird zu einem ersten Eingangsanschluss des Multiplizierers 517 eingegeben und der Ausgang der Symbolverzögerung 514, die den Ausgang einer Einheitsverzögerung 513 für ein Symbol verzögert, wird zu einem ersten Eingangsanschluss des Multiplizierers 518 eingegeben.
Das Vorzeichenbit kann nur zwei Werte von 1 und 0 in einem Zwei-Komplement-System haben. In dem Symbolkorrelator der vorliegenden Erfindung wird 0, was positiv bedeutet, durch "1" dargestellt, und 1, was negativ bedeutet, wird durch "-1" dargestellt.
Jeder der Korrelationsvektoren "+1", "-1", "-1" und "+1" wird zu zweiten Eingangsanschlüssen der Multiplizierer 515-518 eingegeben. Demzufolge führen die Multiplizierer 515-518 konkurrierende Korrelatiaonsoperationen mit Korrelationsvektoren "+1", "-1", "-1" und "+1" jeweils auf einer Einheit von vier Symbolen, bestehend aus momentanen Symboldaten, aus um ein Symbol verzögerten Daten, aus um zwei Symbole verzögerten Daten und aus um drei Symbole verzögerten Daten, aus.
Hierbei gibt der erste und vierte Multiplizierer 515 und 518 "1" aus, wenn die Vorzeichenbit-Eingabe zu den Multiplizierern "0" jeweils ist, da der Korrelationsvektor "+1" zu den zweiten Eingangsanschlüssen eingegeben wird. Auch geben der zweite und der dritte Multiplizierer 516 und 517 "1" aus, wenn die Vorzeichenbit-Eingabe zu den Multiplizierern "1" jeweils ist, da der Korrelationsvektor "-1" zu den zweiten Eingangsanschlüssen eingeben ist.
Wenn ein Vorzeichenbit-4-Symbol-Eingang "0110" ist, wird ein Ausgang des Addierers 519 der maximale Wert von "4", da der Ausgang jedes der Multiplizierer 515-518 "1" wird. Ähnlich wird, wenn der Eingang "1001" ist, der Ausgang des Addierers 519 der minimale Wert von "-4", da der Ausgang jedes Multiplizierers 515-518 "-1" wird. In den anderen Fällen reicht der Ausgang des Addierers 519 zwischen "+4" und "-4". Dementsprechend wird in einem Datensegment-Synchronisierungsblock, der Werte von "+5, -5, -5 und +5" besitzt, der Ausgang des Addierers 519 der maximale Wert von "4", da der Vorzeichenbit-Wert "0110" wird.
Auf diese Art und Weise verwendet die vorliegende Erfindung die Tatsache, dass der Korrelationswert, der in dem Datensegment-Synchronisationsintervall akkumuliert ist, der maximale Wert wird, wenn der 4-Symbol-Korrelationswert durch die Einheit eines Datensegments akkumuliert ist.
Dabei addiert der Addierer 521 des Segmentintegrators 520 die Ausgänge des Multiplexers 524 und des Addierers 519. Der Ausgang des Addierers 521 wird simultan zu der Segmentverzögerung 522, einer Einheitverzögerung 531 und einem A-Eingang des ersten Komparators 533 des Maximalwert-Feststellungseinrichtung 530 eingegeben.
Die Segmentverzögerung 522 verzögert den Ausgang des Addierers 521 um eine Einheit eines Datensegments und gibt das verzögerte Ergebnis zu dem ersten Eingangsanschluss (0) des Multiplexers 524 und zu dem Dividierer 523 aus. Der Dividierer 523 dividiert den Ausgang der Segmentverzögerung 522 durch 2 und gibt das geteilte Ergebnis zu dem zweiten Eingangsanschluss (1) des Multiplexers 524 aus. Demzufolge vergleicht der erste Komparator 533 die zwei Eingänge, wobei einer davon direkt von dem Addierer 521 eingegeben wird und der andere ein Ein-Symbol verzögerter Ausgang des Addierers 521 ist.
Das erste Register 532 gibt den Ein-Symbol verzögerten Ausgang des Addierers 521 von der Einheitverzögerung 531 zu dem B-Eingang des ersten Komparators 533 aus.
Der erste Komparator 533 erzeugt das erste Vergleichssignal, wenn der Ausgang des Addierers 521, eingegeben zu seinem A-Anschluss, grösser als derjenige des ersten Registers 532, eingegeben zu seinem B-Anschluss, ist. Das erste Vergleichssignal wird als die Haltesignale für das erste und das zweite Register 532 und 552 ausgegeben.
Da der gespeicherte Wert in dem ersten Register 532 entsprechend dem ersten Vergleichssignal aktualisiert wird, wird der maximale Wert unter den akkumulierten Korrelationswerten abschliessend gespeichert. Das erste Register 532 nimmt als ein Rücksetzsignal das Übertragsignal, ausgegeben von dem Symbolzähler 551, auf, und wird durch eine Daten-Segment-Periode initialisiert, so dass der maximale, akkumulierte Korrelationswert in jedem Datensegment gespeichert wird.
Der maximale, akkumulierte Korrelationswert, gespeichert in dem ersten Register 532, wird zu dem A-Anschluss des zweiten Komparators 541 der Überlaufverhinderungsschaltung 540 eingegeben, und ein vorbestimmter Schwellwert wird zu dem B-Anschluss davon eingegeben. Der eingegebene, maximale, akkumulierte Korrelationswert wird mit dem Eingangsschwellwert, der mit dem Übertragsignal von dem Symbolzähler 551 synchronisiert wird, verglichen. Wenn der maximale, akkumulierte Korrelationswert grösser als der Schwellwert ist, wird das zweite Vergleichssignal zu dem Signalgenerator 542 ausgegeben.
Der Signalgenerator 542 hält das zweite Vergleichssignal für eine Einheit einer Segmentperiode und erzeugt das Überlaufverhinderungssignal, um das Signal zu dem Auswahlsteueranschluss des Multiplexers 524 auszugeben.
Der Multiplexer 524 wählt den Ausgang des Dividierers 523 aus, der zu seinem zweiten Eingangsanschluss während der Freigabeperiode des Überlaufverhinderungssignals eingegeben ist, und gibt die Segmentverzögerung 522 aus, die zu dessen ersten Eingangsanschluss ansonsten eingegeben wird, und führt den ausgewählten Ausgang zurück zu dem zweiten Eingang des Addierers 521. Hierbei ist der Ausgang des Dividierers 523 ein Signal, das durch Dividieren des Ausgangs der Segmentverzögerung 522 durch 2 erhalten ist. Wenn der maximale, akkumulierte Korrelationswert grösser als der Schwellwert ist, wird der maximale, akkumulierte Korrelationswert, dividiert durch 2, zurück zu dem Addierer 521 an Punkten P1-P4, dargestellt in Fig. 4A, geführt. Demzufolge kann ein Überlauf sogar verhindert werden, obwohl kontinuierliche, akkumulierende Operationen vorgenommen werden.
Andererseits zählt der Symbolzähler 551 des Synchronisationspositions- Feststellungseinrichtung 550 wiederholt die Anzahl von Symbolen für jedes Datensegment entsprechend dem Symboltakt, um einen Zählwert und ein Übertragsignal auszugeben. Der Zählwert des Symbolzählers 551 wird in dem zweiten Register 552 gespeichert. Da der gespeicherte Zählwert entsprechend dem ersten Vergleichssignal aktualisiert wird, wird abschliessend ein Zählwert entsprechend der Position des maximalen, akkumulierten Korrelationswerts gespeichert.
Der Ausgang des zweiten Registers 552 wird zu dem dritten Register 553 eingegeben, um gespeichert zu werden, und wird simultan zu dem B-Eingang des dritten Komparators 561 des Synchronisationsgenerators 560 eingegeben. Der gespeicherte Wert des dritten Registers 553 wird durch das Übertragsignal, ausgegeben von dem Symbolzähler 551, aktualisiert, woraufhin der gespeicherte Wert zu dem A-Anschluss des dritten Komparators 561 eingegeben wird. Das bedeutet, dass ein Zählwert entsprechend der Position, wo der maximale, akkumulierte Korrelationswert in dem relevanten Datensegment auftritt, immer in dem dritten Register 553 entsprechend dem Übertragsignal gespeichert wird.
Der dritte Komparator 561 des Synchronisationsgenerators 560 vergleicht den Ausgang des zweiten Registers 552 mit demjenigen des dritten Registers 553 und erzeugt ein Synchronisationssignal, wenn die zwei Werte dieselben sind.
Der Signalausgang von dem dritten Komparator 561 kann als ein Synchronisationssignal des Segments verwendet werden, da eine Datensegmentsynchronisierung existiert, wo der maximale, akkumulierte Korrelationswert auftritt, und der Wert, der von dem dritten Register 553 ausgegeben ist, ist ein Zählwert entsprechend der Position, wo der maximale, akkumulierte Korrelationswert in jedem Datensegment vorhanden ist.
Die Fig. 4A stellt eine Ausgangswellenform des Addierers 521 dar und die Fig. 4B stellt eine Sequenz der Synchronisationssignale dar, die an den Positionen erzeugt werden, wo der maximale, akkumulierte Korrelationswert in jedem Segment, dargestellt in Fig. 4A, auftritt. Fig. 4C zeigt eine vergrösserte Ansicht eines Teils der Synchronisationssignalsequenz, dargestellt in Fig. 4A, wo ein Symbol eines "hohen" Impulses an einer Periode eines Datensegments auftritt. Dieses Synchronisationssignal zeigt nur Synchronisationszeitabstimmungsinformationen im Gegensatz zu einem tatsächlichen Datensegment- Synchronisationssignal von vier Symbolen an.
Allerdings sind die vier Multiplizierer, die in dem Korrelator 510, dargestellt in Fig. 3, verwendet werden, von grosser Grösse und in der Hardware kompliziert und erhöhen demzufolge die gesamten Produktionskosten.
Fig. 5 stellt ein Schaltungsdiagramm gemäss einer anderen Ausführungsform eines Symbolkorrelators 510 dar, wobei die Hardware unter Verwendung von Exklusiv-ODER- Gattern anstelle von den Multiplizierern vereinfacht werden kann. Die Betriebsweise des Symbolkorrelators, dargestellt in Fig. 5, wird beschrieben.
Die Vorzeichenbit-Auswahleinrichtung 511 wählt nur das Vorzeichenbit eines empfangenen Datensegments aus und gibt das ausgewählte Bit zu der Reihe von Symbolverzögerungen 512-514 und zu einem ersten Eingang eines Exklusiv-ODER-(XODER)-Gatters 51 aus. Der Ausgang der Verzögerung 512 wird zu einem ersten Eingang des XODER- Gatters 52 eingegeben, der Ausgang der Verzögerung 513, die den Ausgang der Einheitverzögerung 512 für eine Symbolperiode verzögert, wird zu einem ersten Eingang eines XODER-Gatters 53 eingegeben, und der Ausgang der Verzögerung 514, die den Ausgang der Verzögerung 513 für ein Symbol verzögert, wird zu einem ersten Eingang eines XODER-Gatters 54 eingegeben.
Das Vorzeichenbit besitzt einen Wert von "1" oder "0", und "1" und "0" sind ein negativer und ein positiver Wert jeweils, entsprechend einem System eines 2'er Komplement. Korrelationsvektoren von "0" (Erde), "1" (Vcc), "1" und "0" werden zu den zweiten Eingängen der XODER-Gatter 51-54 jeweils eingegeben. Demzufolge führen die XODER-Gatter 51- 54 Korrelationsoperationen mit deren jeweiligen Korrelationsvektoren durch, mit einer Einheit von vier Symbolen, die aus den momentanen Symboldaten, aus um ein Symbol verzögerten Daten, aus um zwei Symbole verzögerten Daten und aus um drei Symbole verzögerten Daten bestehen.
Da die zweiten Eingänge des ersten und vierten XODER-Gatters 51 und 54 auf Korrelationsvektoren von "0" festgelegt sind, wird ein logischer "0" Ausgang nur dann produziert, wenn das Vorzeichenbit "0" ist. Ähnlich wird, da die zweiten Eingänge der dritten XODER- Gatter 52 und 53 auf Korrelationsvektoren von "1" festgelegt sind, ein logischer "0" Ausgang nur dann erzeugt, wenn das Vorzeichenbit "1" ist.
Ein niedriges 1 Bit, das einen Wert von "1" besitzt, wird zu jedem Ausgang der XODER- Gatter 51-54 expandiert. Demzufolge wird, wenn irgendeiner der Ausgänge der XODER- Gatter 51-54 "0" ist, dann der Ausgang des entsprechenden XODER-Gatters "01" in einem 2'er Komplement-Ausdruck und "1" in einem dezimalen Ausdruck werden. Ähnlich wird, wenn irgendeiner der Ausgänge der XODER-Gatter 51-54 "1" ist, dann der Ausgang des entsprechenden XODER-Gatters "11" in einem 2'er Komplement-Ausdruck und "-1" in einem dezimalen Ausdruck. Die Ausgänge der XODER-Gatter 51 und 52, deren niedrigere Bits expandiert sind, wie dies vorstehend angegeben ist, werden an einem Addierer 55 aufsummiert, und solche der XODER-Gatter 53 und 54 werden an einem Addierer 56 aufsummiert. Dann werden die Ausgänge der Addierer 55 und 56 an einem Endaddierer 519' aufsummiert.
Demzufolge werden, wenn das 4-Symbol des Vorzeichenbits, ausgegeben von der Vorzeichenbit-Auswahleinrichtung 511, "110" ist, alle Ausgänge der vier XODER-Gatter 51-54 "0" und die Ergebnisse der niedrigeren Bit-Expansion werden "01", so dass ein Ausgangswert des Addierers 519' der maximale Wert von 4 wird. Wenn "1001" folgt, werden die Ausgänge der vier XODER-Gatter 51-54 "1" und die Ergebnisse der unteren Bit- Expansion werden "11", so dass ein Ausgangswert des Addierers 519' der maximale Wert von -4 wird. In den anderen Fällen liegt der Ausgang des Addierers 519' irgendwo zwischen +4 und -4. Dementsprechend wird in einem Datensegment-Synchronisationsimpuls, dessen vier Symbole die sequentiellen Werte von +5, -5, -5 und +5 haben, der Ausgang des Addierers 519' der maximale Wert von +4, da die Vorzeichenbits des 4-Symbol-Daten- Segment-Synchronisationssignals "0110" sind.
Wie vorstehend beschrieben ist, kann die Datensegment-Synchronisations- Feststellungsschaltung der vorliegenden Erfindung präzise eine Datensegment- Synchronisation feststellen, da ein Synchronisationssignal durch Feststellen des maximalen Werts unter den akkumulierten Korrelationswerten in jedem Datensegment erzeugt wird, gerade obwohl die Position des Datensegment-Synchronisationsimpulses aufgrund eines Trägerfrequenz-Offsets, eines Symboltakt-Offsets, eines Rauschens, eines Geistersignals oder eines Symbol-Phasenfehlers in dem empfangenen Signal, usw., fluktuieren kann.
Auch ermöglicht die Schaltung eine vereinfachte Hardwarestruktur durch Verwendung nur des Vorzeichenbits des Datensegmentsignals, wenn der Korrelator eingesetzt wird, und erleichtert eine Integration von Schaltungen durch Reduzieren der Berechnungsmenge, während dasselbe Ergebnis wie dasjenige einer computersimulierten Fliesspunktberechnung gezeigt wird. Weiterhin ermöglicht die vorliegende Erfindung eine praktische Hardwareausführung durch Verhindern eines Hardware-Überlaufzustands gemäss der Erhöhung eines akkumulierten Werts, da der Segmentintegrator einer Rückführschleifenform den akkumulierten Summenwert davor bewahrt, über einen vorbestimmten Schwellwert zu gehen.

Claims

1. Schaltung zum Feststellen eines Datensegment-Synchronisationssignals, das aus einer Vielzahl von Symbolen besteht, wobei die Schaltung umfasst:

eine Korrelationswert-Feststellungseinrichtung (510) zum Feststellen eines Korrelationswerts aus einem empfangenen Datensegment, wobei das Datensegment eine vorbestimmte Anzahl von Symbolen umfasst,

eine Akkumuliereinrichtung (520) zum Akkumulieren des festgestellten Korrelationswerts der Datensegmente und zum Dividieren des akkumulierten Korrelationswerts durch einen vorbestimmten Wert in Reaktion auf ein Überlaufverhinderungssignal,

eine Maximalwert-Feststellungseinrichtung (530) zum Feststellen eines maximalen akkumulierten Korrelationswerts in dem Segment von einer Ausgabe der Segmentakkumuliereinrichtung (520),

eine Überlaufverhinderungseinrichtung (540) zum Erzeugen des Überlaufverhinderungssignals durch das Vergleichen des festgestellten maximalen akkumulierten Korrelationswerts mit einem Schwellwert,

eine Synchronisationsposition-Feststellungseinrichtung (550) zum Feststellen einer Position, die den festgestellten maximalen akkumulierten Korrelationswert aufweist, und

eine Synchronisationserzeugungseinrichtung (560) zum Erzeugen eines Synchronisationssignals an der Position, die dem festgestellten maximalen akkumulierten Korrelationswert entspricht,

2. Schaltung zum Feststellen eines Datensegment-Synchronisationssignals nach Anspruch 1, wobei die Korrelationswert-Feststellungseinrichtung umfasst:

eine Vorzeichenbit-Auswahleinrichtung (511) zum Auswählen von nur einem Vorzeichenbit aus den Symbolen eines empfangenen Datensegments,

drei Einheitsverzögerungen (512-514), die in Reihe geschaltet sind, um das empfangene Datensegment jeweils um eine Einheit von einer Symbolperiode zu verzögern,

einen ersten Multiplizierer (515) zum Multiplizieren der Vorzeichenbitausgabe aus der Vorzeichenbit-Auswahleinrichtung (511) mit einem ersten Korrelationswert, der ein erstes Vorzeichen aufweist,

einen zweiten bis vierten Multiplizierer (516-518) zum Multiplizieren jeder Ausgabe der drei Einheitsverzögerungen (512-514) mit einem zweiten Korrelationswert sowie mit dem zweiten Korrelationswert und dem ersten Korrelationswert, wobei der zweite Korrelationswert ein zweites Vorzeichen aufweist, das dem ersten Vorzeichen entgegengesetzt ist, und

eine Summierschaltung (519') zum Summieren der Ausgaben des ersten bis vierten Multiplizierers (515-518).

3. Schaltung zum Feststellen des Datensegment-Synchronisationssignals nach Anspruch 1, wobei die Korrelationswert-Feststellungseinrichtung umfasst:

ein erstes XODER-Element (51) zum Exklusiv-ODER-Verknüpfen des empfangenen Datensegments mit einem ersten Korrelationswert, der ein erstes Vorzeichen aufweist,

ein zweites bis viertes XODER-Element (52-54) zum Exklusiv-ODER-Verknüpfen jeder Ausgabe der drei Einheitsverzögerungen (512-514) mit einem zweiten Korrelationswert sowie mit dem zweiten Korrelationswert und dem ersten Korrelationswert, wobei der zweite Korrelationswert ein zweites Vorzeichen aufweist, das dem ersten Vorzeichen entgegengesetzt ist, und

eine Summierschaltung (55, 56, 519) zum Summieren der Ausgaben des ersten bis vierten XODER-Elements.

4. Schaltung zum Feststellen eines Datensegment-Synchronisationssignals nach wenigstens einem der vorstehenden Ansprüche, wobei die Akkumuliereinrichtung (520) umfasst:

einen Addierer (521) zum Addieren des Ausgabewerts der Korrelationswert- Feststellungseinrichtung (510) mit einem Rückkopplungswert,

eine Segmentverzögerung (522) zum Verzögern eines Ausgabewerts des Addierers (521) um eine Segmentperiode,

einen Dividierer (523) zum Dividieren eines Ausgabewerts der Segementverzögerung (522) durch einen vorbestimmten Wert, und

eine Auswahleinrichtung (524) zum Auswählen der Ausgabe des Dividierers (523) oder der Ausgabe der Segmentverzögerung (522) in Übereinstimmung mit dem Überlaufverhinderungssignal, um die ausgewählte Ausgabe als Rückkopplungswert an den Addierer (521) auszugeben.

5. Schaltung zum Feststellen eines Datensegment-Synchronisationssignals nach wenigstens einem der vorstehenden Ansprüche, wobei die Maximalwert-Feststellungseinrichtung (530) umfasst:

eine Symbolverzögerung (531) zum Verzögern des Ausgabewerts der Akkumuliereinrichtung (520) um eine Symboleinheit,

ein erstes Register (532) zum Speichern eines Ausgabewerts der Symbolverzögerung (531), und

einen ersten Vergleicher (532) zum Erzeugen eines ersten Vergleichssignals durch das Vergleichen eines Ausgabewerts der Akkumuliereinrichtung (520) mit einer Ausgabe des ersten Registers (532), um den im ersten Register (532) gespeicherten. Wert in Übereinstimmung mit dem ersten Vergleichssignal zu aktualisieren.

6. Schaltung zum Feststellen des Datensegment-Synchronisationssignals nach wenigstens einem der vorstehenden Ansprüche, wobei die Überlaufverhinderungseinrichtung (540) umfasst:

einen zweiten Vergleicher (541) zum Vergleichen des maximalen akkumulierten Korrelationswerts der Datensegmentausgabe aus der Maximalwert-Feststellungseinrichtung (530) mit einem Schwellwert und zum Ausgeben eines zweiten Vergleichssignals, wenn der maximale akkumulierte Korrelationswert gleich dem vorbestimmten Schwellwert oder höher ist, und

einen Signalerzeuger (542) zum Erzeugen des Überlaufverhinderungssignals, das eine Datensegmentperiode in Reaktion auf das zweite Vergleichssignal ermöglicht.

7. Schaltung zum Feststellen eines Datensegment-Synchronisationssignals nach wenigstens einem der vorstehenden Ansprüche, wobei die Synchronisationspositions- Feststellungseinrichtung (550) umfasst:

einen Zähler (551) zum periodischen Zählen der Anzahl von Symbolen in dem Datensegment in Übereinstimmung mit einem Symboltakt und zum Ausgeben eines Zählerwerts und eines Übertragsignals,

ein zweites Register (552) zum Speichern des Zählerwerts in Übereinstimmung mit dem ersten Vergleichssignal, und

ein drittes Register (553) zum Speichern eines Ausgabewerts des zweiten Registers (552) in Übereinstimmung mit dem aus dem Zähler (551) ausgegebenen Übertragsignal.

8. Schaltung zum Feststellen eines Datensegment-Synchronisationssignals nach Anspruch 7, wobei die Synchronisationserzeugungseinrichtung (560) einen dritten Vergleicher (561) umfasst, um den Ausgabewert des zweiten Registers (552) mit demjenigen des dritten Registers (553) zu vergleichen und das Synchronisationssignal zu erzeugen, wenn die verglichenen Ausgabewerte kongruent sind.

9. Verfahren zum Feststellen eines Datensegment-Synchronisationssignals eines Datensegments, das eine Vielzahl von Symbolen umfasst, wobei das Verfahren folgende Schritte umfasst:

(a) Feststellen eines Korrelationswerts aus einem empfangenen Datensegmentsignal, das eine vorbestimmte Anzahl von Symbolen umfasst,

(b) Akkumulieren des festgestellten Korrelationswerts in Segmenteinheiten,

(c) Dividieren des akkumulierten Korrelationswerts durch einen vorbestimmten Wert in Reaktion auf ein Überlaufverhinderungssignal,

(d) Feststellen eines maximalen akkumulierten Korrelationswerts in dem Segment aus dem in Schritt (b) akkumulierten Korrelationswert,

(e) Erzeugen des Überlaufverhinderungssignals durch das Vergleichen des festgestellten maximalen akkumulierten Korrelationswerts mit einem Schwellwert,

(f) Feststellen einer Symbolposition, welche den festgestellten maximalen akkumulierten Korrelationswert aufweist, und

(g) Erzeugen eines Synchronisationssignals an der Symbolposition in Übereinstimmung mit dem festgestellten maximalen akkumulierten Korrelationswert.