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DE69526001T2 - Display device for displaying video signals from various video standards - Google Patents

Display device for displaying video signals from various video standards

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Publication number
DE69526001T2
DE69526001T2 DE1995626001 DE69526001T DE69526001T2 DE 69526001 T2 DE69526001 T2 DE 69526001T2 DE 1995626001 DE1995626001 DE 1995626001 DE 69526001 T DE69526001 T DE 69526001T DE 69526001 T2 DE69526001 T2 DE 69526001T2
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DE
Germany
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lines
video signal
display panel
line
standard
Prior art date
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German (de)
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Masumi Hirano
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Original Assignee
Sony Corp
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Description

Die vorliegende Erfindung bezieht sich auf eine Anzeigevorrichtung, die ein Anzeigefeld, einen Decoder/Treiber für die Abgabe eines Videosignals an das betreffende Anzeigefeld und einen Zeitsteuergenerator zur Steuerung der Ansteuerung des Anzeigefelds aufweist. Die Erfindung bezieht sich insbesondere auf eine Anzeigevorrichtung, die imstande ist, ein Videosignal, welches dem PAL-Standard entspricht, einem Anzeigefeld eingangsseitig zuzuführen, welches entsprechend beispielsweise dem NTSC-Standard ausgelegt ist.The present invention relates to a display device that has a display panel, a decoder/driver for supplying a video signal to the display panel in question and a timing generator for controlling the control of the display panel. The invention relates in particular to a display device that is capable of supplying a video signal that corresponds to the PAL standard to a display panel on the input side that is designed in accordance with, for example, the NTSC standard.

Japan hat das NTSC-System übernommen, bei dem ein Vollbild aus 525 Zeilen besteht. Deshalb ist üblicherweise ein aktives Anzeigefeld vom Matrixtyp so aufgebaut bzw. ausgelegt, dass es dem NTSC-Standard entspricht, wodurch die Anzeige einer bestimmten Anzahl von Zeilen pro Teilbild ermöglicht ist. Einige andere Systeme sind jedoch in anderen bzw. fremden Ländern übernommen worden, wie der in Europa benutzte PAL- Standard und der SECAM-Standard. Beim PAL-System besteht beispielsweise ein Vollbild aus 625 Zeilen. Wenn ein Videosignal auf der Grundlage des PAL-Systems einem Anzeigefeld eingangsseitig zugeführt wird, das für das NTSC-System ausgelegt ist, ist es bisher erforderlich gewesen, eine Operation zur Verringerung von überschüssigen Zeilen aus dem Videosignal des PAL-Systems mit einer gewissen Rate auszuführen, da die Anzahl der in einem aktiven Flüssigkristallanzeigefeld vom Matrixtyp oder dergleichen anzeigbaren Zeilen festliegt.Japan has adopted the NTSC system in which one frame consists of 525 lines. Therefore, a matrix type active display panel is usually designed to conform to the NTSC standard, which enables a certain number of lines to be displayed per field. However, some other systems have been adopted in other or foreign countries, such as the PAL standard used in Europe and the SECAM standard. For example, in the PAL system, one frame consists of 625 lines. When a video signal based on the PAL system is input to a display panel designed for the NTSC system, it has been necessary to perform an operation for reducing excess lines from the video signal of the PAL system at a certain rate because the number of lines that can be displayed in a matrix type active liquid crystal display panel or the like is fixed.

Bei der einfachen mit fester Rate arbeitenden Verringerung bestimmter Zeilen ist jedoch die Information der verringerten Zeilen vollständig verloren, so dass dort einige Probleme entstehen, die eine auffällige Verschlechterung der Bildqualität einschließen, da beispielsweise das wiedergegebene Videobild als diskontinuierlich bzw. unstetig gesehen wird.However, when simply reducing certain lines at a fixed rate, the information of the reduced lines is completely lost, so that some problems arise that cause a noticeable deterioration in the image quality. because, for example, the reproduced video image is seen as discontinuous or unsteady.

In der Zusammenfassung der EP 0 408 347-A ist eine Anzeigevorrichtung gemäß dem Oberbegriff des Anspruchs 1 angegeben.The abstract of EP 0 408 347-A discloses a display device according to the preamble of claim 1.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Anzeigevorrichtung bereitzustellen, bei der die Qualität eines wiedergegebenen bzw. angezeigten Bildes verbessert werden kann. Wenn in dieser Anzeigevorrichtung Zeilen eines Videosignals ausgedünnt werden, um mit einer bestimmten Rate verringert zu werden, werden in dem Fall, dass ein Videosignal beispielsweise des PAL-Systems einem Anzeigefeld eingangsseitig zugeführt wird, das für das NTSC-System ausgelegt ist, verschiedene Zeilen ausgedünnt, um im jeweiligen Teilbild verringert zu werden, um folglich eine unerwünschte Eigenschaft bzw. ein unerwünschtes Phänomen zu lindern, dass das Videobild als diskontinuierlich bzw. unstetig gesehen wird.It is therefore an object of the present invention to provide an improved display device in which the quality of a displayed image can be improved. In this display device, when lines of a video signal are thinned out to be reduced at a certain rate, in the case where a video signal of, for example, the PAL system is input to a display panel designed for the NTSC system, various lines are thinned out to be reduced in each field, thus alleviating an undesirable characteristic or phenomenon that the video image is seen as discontinuous.

Gemäß einem Aspekt der vorliegenden Erfindung ist eine Anzeigevorrichtung geschaffen mit einem Flüssigkristallanzeigefeld, welches eine Vielzahl von Pixeln aufweist, die zur Bildung einer Matrix gemäß dem Standard eines ersten Videosignals angeordnet sind, das eine bestimmte Anzahl von Zeilen pro Teilbild aufweist,According to one aspect of the present invention, there is provided a display device comprising a liquid crystal display panel having a plurality of pixels arranged to form a matrix according to the standard of a first video signal having a certain number of lines per field,

mit einer Vertikal-Treiberschaltung zur sequentiellen Auswahl der Pixel einer Zeile,with a vertical driver circuit for sequential selection of the pixels of a line,

mit einer Horizontal-Treiberschaltung zum Schreiben des Videosignals in den ausgewählten Pixeln einer Zeile, mit einer Signalquelle zur Abgabe des ersten Videosignals an das genannte Flüssigkristallanzeigefeld, wobei die betreffende Signalquelle imstande ist, dem genannten Flüssigkristallanzeigefeld ein zweites Videosignal zuzuführen, dessen Anzahl an Zeilen pro Teilbild größer ist als jene, die in dem Standard des genannten ersten Videosignals vorgeschrieben ist, und mit einer Einrichtung zur Steuerung der Ansteuerung des betreffenden Flüssigkristallanzeigefeldes, wobei die betreffende Einrichtung zur Steuerung des Zeitpunkts bzw. der Zeit der sequentiellen Auswahl durch die genannte Vertikal-Treiberschaltung dient, um dadurch in dem zweiten Videosignal, welches dem genannten Anzeigefeld zugeführt ist, enthaltene überschüssige Zeilen zu verringern, und ferner dazu dient, die Positionen der je Teilbild zu verringernden Zeilen zu ändern.with a horizontal driver circuit for writing the video signal in the selected pixels of a line, with a signal source for supplying the first video signal to said liquid crystal display panel, said signal source being capable of supplying said liquid crystal display panel with a second video signal whose number of lines per field is greater than that prescribed in the standard of said first video signal, and means for controlling the driving of said liquid crystal display panel, said means for controlling the timing of sequential selection by said vertical drive circuit to thereby reduce excess lines contained in the second video signal supplied to said display panel, and further for changing the positions of the lines to be reduced per field.

Diese Anzeigevorrichtung ist dadurch gekennzeichnet, dass die genannte Einrichtung ein Teilbild-Umkehr-Impuls-Signal (FRP) zur Umkehr der Polarität des genannten Videosignals zwischen aufeinanderfolgenden horizontalen Zeilen abgibt und dass die genannte Einrichtung das genannte Teilbild-Umkehr-Impuls-Signal (FRP) in Synchronismus mit der Zeilenverringerungszeit abgibt, derart, dass eine genaue 1H-Umkehr- Steuerung sogar nach der Zeilenverringerung hervorgerufen wird.This display device is characterized in that said means outputs a field reversal pulse signal (FRP) for reversing the polarity of said video signal between successive horizontal lines and said means outputs said field reversal pulse signal (FRP) in synchronism with the line reduction time such that accurate 1H reversal control is effected even after the line reduction.

Das Anzeigefeld weist genauer gesagt eine Vielzahl von Pixeln auf, die zur Bildung einer Matrix entsprechend dem NTSC-Standard aus einem ersten Videosignal gebildet sind, welches aus 525 Zeilen besteht. Unterdessen gibt die Signalquelle an das Anzeigefeld eingangsseitig ein zweites Videosignal von 625 Zeilen entsprechend dem PAL-Standard ab. In diesem Falle verringert die Zeitsteuereinrichtung überschüssige Zeilen mit einer Rate von eins pro sechs oder sieben Zeilen, während die Positionen der zu verringernden Zeilen geändert werden. So tauscht die Zeitsteuereinrichtung beispielsweise abwechselnd die Positionen der in einem ersten Teilbild und einem zweiten Teilbild verringerten Zeilen. Die Zeitsteuereinrichtung kann so modifiziert werden, dass die Positionen der in jedem Zyklus bzw. in jeder Periode verringerten Zeilen, bestehend aus drei oder mehr Teilbildern, zyklisch verschoben werden. Es ist möglich, als das zuvor erwähnte Anzeigefeld ein aktives Matrix-Flüssigkristallanzeigefeld zu verwenden, welches eine Vielzahl von Pixeln aufweist, deren jeder eine Pixelelektrode, eine Gegenelektrode mit einem Spalt gegenüber der Pixelelektrode, einen in dem Spalt enthaltenen Flüssigkristall und ein Schaltelement zur Ansteuerung der Pixelelektrode aufweist.More specifically, the display panel has a plurality of pixels formed from a first video signal consisting of 525 lines to form a matrix according to the NTSC standard. Meanwhile, the signal source inputs a second video signal of 625 lines according to the PAL standard to the display panel. In this case, the timing control means reduces excess lines at a rate of one per six or seven lines while changing the positions of the lines to be reduced. For example, the timing control means alternately exchanges the positions of the lines reduced in a first field and a second field. The timing control means may be modified so that the positions of the lines reduced in each cycle or period consisting of three or more fields are cyclically shifted. It is possible to use as the above-mentioned display panel an active matrix liquid crystal display panel which a plurality of pixels, each of which has a pixel electrode, a counter electrode having a gap opposite the pixel electrode, a liquid crystal contained in the gap, and a switching element for driving the pixel electrode.

Bei der vorliegenden Erfindung werden unter Verwendung eines Anzeigefeldes, in welchem die Anzahl der angezeigten Zeilen festliegt, wie in einem Flüssigkristallanzeigefeld vom Matrixtyp oder dergleichen, dann, wenn Zeilen eines Videosignals ausgedünnt werden, um mit einer bestimmten Rate verringert zu werden, in dem Fall, dass ein Videosignal beispielsweise des PAL-Systems einem für das NTSC-System ausgelegten Anzeigefeld eingangsseitig zugeführt wird, verschiedene Zeilen ausgedünnt, um je Teilbild verringert zu werden und um folglich ein Phänomen zu lindern, dass das Videobild diskontinuierlich bzw. unstetig gesehen wird, womit die Qualität des angezeigten Bildes verbessert ist.In the present invention, by using a display panel in which the number of displayed lines is fixed, such as a matrix type liquid crystal display panel or the like, when lines of a video signal are thinned out to be reduced at a certain rate, in the case where a video signal of, for example, the PAL system is input to a display panel designed for the NTSC system, various lines are thinned out to be reduced per field, and thus to alleviate a phenomenon that the video image is seen discontinuously, thus improving the quality of the displayed image.

Unter Bezugnahme auf die beigefügten Zeichnungen wird die Erfindung anhand eines nicht beschränkenden Beispiels weiter beschrieben.The invention will be further described by way of non-limiting example with reference to the accompanying drawings.

Fig. 1 veranschaulicht in einem Blockdiagramm den Gesamtaufbau einer Anzeigevorrichtung gemäß der vorliegenden Erfindung.Fig. 1 illustrates in a block diagram the overall structure of a display device according to the present invention.

Fig. 2 zeigt ein typisches Diagramm zur Erläuterung der Arbeitsweise der Anzeigevorrichtung gemäß der Erfindung.Fig. 2 shows a typical diagram for explaining the operation of the display device according to the invention.

Fig. 3 zeigt ein weiteres typisches Diagramm zur Erläuterung der Arbeitsweise der Anzeigevorrichtung gemäß der Erfindung.Fig. 3 shows another typical diagram for explaining the operation of the display device according to the invention.

Fig. 4 veranschaulicht in einem Blockdiagramm ein beispielhaftes Anzeigefeld, welches in die Anzeigevorrichtung gemäß Fig. 1 einbezogen ist.Fig. 4 illustrates in a block diagram an exemplary display panel which is included in the display device according to Fig. 1.

Fig. 5 zeigt ein Schaltungsdiagramm zur Erläuterung der Arbeitsweise der Zeilenverringerung.Fig. 5 shows a circuit diagram to explain the operation of the line reduction.

Fig. 6 zeigt ein Signalverlaufsdiagramm zur Erläuterung der Arbeitsweise der Zeilenverringerung.Fig. 6 shows a waveform diagram to explain the operation of line reduction.

Fig. 7 zeigt ein Zeitdiagramm zur Erläuterung der Arbeitsweise der Zeilenverringerung.Fig. 7 shows a timing diagram to explain the operation of line reduction.

Fig. 8 zeigt ein Zeitdiagramm zur Erläuterung der Arbeitsweise der Anzeigevorrichtung gemäß der vorliegenden Erfindung.Fig. 8 shows a timing chart for explaining the operation of the display device according to the present invention.

Nachstehend wird eine bevorzugte Ausführungsform der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen im einzelnen beschrieben. Fig. 1 veranschaulicht in einem Blockdiagramm einen grundsätzlichen Aufbau der Anzeigevorrichtung gemäß der vorliegenden Erfindung. Wie dargestellt, umfaßt diese Anzeigevorrichtung ein Anzeigefeld 1, eine Signalquelle zur Abgabe eines Videosignals an das betreffende Anzeigefeld und eine Zeitsteuereinrichtung zur Steuerung der Ansteuerung des Anzeigefeldes 1. Ein Decoder/Treiber 2 wird als Signalquelle verwendet, und eine Kombination aus einem Zeitsteuergenerator 3 und einer Zeilenverringerungs-Ablaufsteuereinrichtung 3a wird als Zeitsteuereinrichtung verwendet. Das Anzeigefeld 1 weist eine Vielzahl von Pixeln 4, eine Vertikal-Treiberschaltung 5 und eine Horizontal-Treiberschaltung 6 auf. Die Vielzahl von Pixeln 4 ist zur Bildung einer Matrix entsprechend dem Standard bzw. der Norm (beispielsweise entsprechend dem NTSC-Standard) eines ersten Videosignals angeordnet, das eine bestimmte Anzahl von Zeilen pro Teilbild aufweist. Die Vertikal-Treiberschaltung 5 wählt sequentiell die Pixel einer Zeile aus, und die Horizontal- Treiberschaltung 6 schreibt ein Videosignal einer Zeile in den ausgewählten Pixeln einer Zeile. Der Decoder/Treiber 2 ist imstande, dem Anzeigefeld 1 eingangsseitig ein zweites Videosignal zuzuführen, dessen Anzahl an Zeilen pro Teilbild größer ist als jene des ersten Videosignals. Der Zeitsteuergenerator 3 steuert die zeitliche Steuerung der durch die Vertikal-Treiberschaltung 5 ausgeführten sequentiellen Auswahl und verringert mit einer bestimmten Rate überschüssige Zeilen, die in dem zweiten Videosignal enthalten sind, welches dem Anzeigefeld 1 eingangsseitig zugeführt ist. Eines der charakteristischen Erfordernisse der vorliegenden Erfindung liegt darin, dass die Zeilenverringerungs-Ablaufsteuerung 3a den Zeitsteuergenerator 3 in einer solchen Weise steuert, dass die Positionen der zu verringernden Zeilen je Teilbild geändert werden. Genauer gesagt gibt die Zeilenverringerungs-Ablaufsteuerung 3a an den Zeitsteuergenerator 3 ein Verringerungs-Ablaufsteuersignal ab, welches die Positionen der je Teilbild zu verringernden Zeilen bezeichnet. Auf das Verringerungs-Ablaufsteuersignal hin hält der Zeitsteuergenerator 3 die Operationen bzw. Arbeitsweisen der Vertikal- Treiberschaltung 5 und der Horizontal-Treiberschaltung 6 unter der Steuerung an, um dadurch die Anzeige der relevanten Zeile zu unterbrechen.A preferred embodiment of the present invention will now be described in detail with reference to the accompanying drawings. Fig. 1 is a block diagram showing a basic structure of the display device according to the present invention. As shown, this display device comprises a display panel 1, a signal source for supplying a video signal to the display panel, and a timing device for controlling the driving of the display panel 1. A decoder/driver 2 is used as a signal source, and a combination of a timing generator 3 and a line reduction sequencer 3a is used as a timing device. The display panel 1 has a plurality of pixels 4, a vertical driving circuit 5, and a horizontal driving circuit 6. The plurality of pixels 4 are arranged to form a matrix according to the standard (for example, according to the NTSC standard) of a first video signal having a certain number of lines per field. The vertical driver circuit 5 sequentially selects the pixels of a line, and the horizontal driver circuit 6 writes a video signal of a line in the selected pixels of a line. The decoder/driver 2 is capable of supplying a second video signal to the display panel 1 on the input side, the number of lines per field of which is greater than that of the first video signal. The timing generator 3 controls the timing of the sequential selection carried out by the vertical driver circuit 5 and reduces at a certain rate excess lines contained in the second video signal which is inputted to the display panel 1. One of the characteristic requirements of the present invention is that the line reduction sequencer 3a controls the timing generator 3 in such a manner that the positions of the lines to be reduced are changed per field. More specifically, the line reduction sequencer 3a outputs to the timing generator 3 a reduction sequence signal designating the positions of the lines to be reduced per field. In response to the reduction sequence signal, the timing generator 3 stops the operations of the vertical drive circuit 5 and the horizontal drive circuit 6 under the control to thereby interrupt the display of the relevant line.

Bei dieser Ausführungsform weist das Anzeigefeld 1 eine Vielzahl von Pixeln auf, die zur Bildung einer Matrix entsprechend dem NTSC-Standard eines ersten Videosignals angeordnet sind, welches aus 525 Zeilen besteht. Unterdessen gibt der Decoder/Treiber 2 an das Anzeigefeld 1 ein zweites Videosignal von 625 Zeilen entsprechend dem PAL-Standard eingangsseitig ab. Der Zeitsteuergenerator 3 verringert überschüssige Zeilen mit einer Rate von eins pro sechs oder sieben Zeilen. In diesem Falle gibt die Zeilenverringerungs-Ablaufsteuerung 3a ein bestimmtes Verringerungs-Ablaufsteuersignal an den Zeitsteuergenerator 3 ab und verringert die überschüssigen Zeilen, während deren Positionen je Teilbild geändert werden.In this embodiment, the display panel 1 has a plurality of pixels arranged to form a matrix of a first video signal consisting of 525 lines in accordance with the NTSC standard. Meanwhile, the decoder/driver 2 inputs a second video signal of 625 lines in accordance with the PAL standard to the display panel 1. The timing generator 3 reduces excess lines at a rate of one per six or seven lines. In this case, the line reduction sequencer 3a outputs a predetermined reduction sequencer signal to the timing generator 3 and reduces the excess lines while changing their positions per field.

Unter weiterer Bezugnahme auf Fig. 1 wird nachstehend die Funktion jeder Komponente in der Vorrichtung im einzelnen beschrieben. Das Anzeigefeld 1 ist mit einem dem NTSC-Standard entsprechenden Schirm bzw. Anzeigeschirm ausgestattet. Eine Vielzahl von Pixeln 4 ist unter Bildung einer Matrix auf diesem Anzeigeschirm angeordnet. Das Anzeigefeld 1 führt seinen gewöhnlichen Anzeigebetrieb aus, wenn ihm eingangsseitig ein Videosignal des NTSC-Standards zugeführt wird, oder es führt eine bestimmte Verringerungs-Anzeigesteuerung durch, wenn eingangsseitig ein Videosignal Vsig des PAL-Standards zugeführt wird. Bei dieser Ausführungsform ist das Anzeigefeld 1 vom Vollfarbtyp, und es empfängt ein Videosignal Vsig, das in drei Primärfarben, R, G und B aufgeteilt ist. Das Anzeigefeld 1 weist eine Vertikal-Treiberschaltung 5 zur sequentiellen zeilenweisen Auswahl der Pixel 4 und außerdem eine Horizontal-Treiberschaltung 6 auf, um das Videosignal Vsig einer Zeile (einer Horizontal-Periode) in den ausgewählten Pixeln einer Zeile zu schreiben. Wenn ein Videosignal Vsig des PAL- Standards eingangsseitig zugeführt wird, führt die Vertikal- Treiberschaltung 5 eine Operation zur Verringerung einer bestimmten Anzahl von überschüssigen Zeilen aus dem Videosignal Vsig des PAL-Standards unter der zeitlichen Steuerung durch und zeigt dann das so verarbeitete Signal an.With further reference to Fig. 1, the function of each component in the device will be described in detail below. The display panel 1 is provided with a screen conforming to the NTSC standard. A plurality of pixels 4 are arranged on this display screen to form a matrix. The display panel 1 performs its usual display operation when a video signal of the NTSC standard is input thereto, or performs a certain reduction display control when a video signal Vsig of the PAL standard is inputted. In this embodiment, the display panel 1 is of the full color type and receives a video signal Vsig divided into three primary colors, R, G and B. The display panel 1 has a vertical drive circuit 5 for selecting the pixels 4 sequentially one line at a time and also a horizontal drive circuit 6 for writing the video signal Vsig of one line (one horizontal period) in the selected pixels of one line. When a video signal Vsig of the PAL standard is inputted, the vertical drive circuit 5 performs an operation for reducing a certain number of excess lines from the video signal Vsig of the PAL standard at the timing and then displays the signal thus processed.

Der Decoder/Treiber 2 weist einen Decoderabschnitt für die Aufnahme einer Speisespannung von beispielsweise 5 V sowie einen Treiberabschnitt zur Aufnahme einer Speisespannung von 12 V auf. Der Decoderabschnitt decodiert ein Videosignalgemisch VIDEO, das von einer externen Vorrichtung eingangsseitig zugeführt ist, und extrahiert ein Leuchtdichte- bzw. Luminanzsignal und ein Farbart- bzw. Chroma-Signal daraus, während dem Zeitsteuergenerator 3 ein Synchronisiersignal SYNC zugeführt wird, das aus dem Videosignalgemisch VIDEO abgetrennt ist. Der Treiberabschnitt trennt das Wechselstrom- Videosignal Vsig in R-, G- und B-Komponenten auf und gibt diese an das Anzeigefeld 1 auf ein von dem Zeitsteuergenerator 3 her eingangsseitig zugeführtes Inversionssignal FRP ab.The decoder/driver 2 has a decoder section for receiving a supply voltage of, for example, 5 V and a driver section for receiving a supply voltage of 12 V. The decoder section decodes a composite video signal VIDEO, which is supplied from an external device on the input side, and extracts a luminance signal and a chroma signal therefrom, while a synchronizing signal SYNC, which is separated from the composite video signal VIDEO, is supplied to the timing generator 3. The driver section separates the AC video signal Vsig into R, G and B components and outputs them to the display panel 1 in response to an inversion signal FRP supplied from the timing generator 3 on the input side.

Auf der Grundlage des Synchronisiersignals SYNC erzeugt der Zeitsteuergenerator 3 verschiedene Zeitsteuersignale und gibt diese an das Anzeigefeld 1 zu dessen zeitlicher Steuerung ab. Genauer gesagt werden erste Zeitsteuersignale (Vertikal- Startsignal VST, Vertikal-Taktsignale VCK1 und VCK2) an die Vertikal-Treiberschaltung 5 abgegeben, um sequentiell Pixel zeilenweise auszuwählen. Unterdessen werden zweite Zeitsteuersignale (Horizontal-Startsignal HST, Horizontal-Taktsignale HCK1 und HCK2) an die Horizontal-Treiberschaltung 6 abgegeben, um das Videosignal Vsig einer Zeile in den ausgewählten Pixeln 4 einer Zeile zu schreiben. Ein drittes Zeitsteuersignal, welches ein Verringerungs-Maskierungssignal ENB ist, wird der Vertikal-Treiberschaltung 5 zugeführt, um für eine Zeilenverringerungs-Ansteuerung verwendet zu werden. Wie oben beschrieben, gibt die Zeilenverringerungs-Ablaufsteuerung 3a an den Zeitsteuergenerator 3 ein Verringerungs-Ablaufsteuersignal, welches die Positionen der je Teilbild zu verringernden Zeilen bestimmt. Auf dieses Verringerungs-Ablaufsteuersignal hin nimmt dann der Zeitsteuergenerator 3 die Einstellung der zeitlichen Steuerung zur Abgabe des jeweiligen Zeitsteuersignals, wie des Signals VST, HST oder ENB für das Anzeigefeld 1 vor. Das Anzeigefeld erhält außerdem eine Referenzspannung VCOM, die der Gegenelektrode zugeführt wird.Based on the synchronization signal SYNC, the timing generator 3 generates various timing signals and outputs them to the display panel 1 for timing control thereof. More specifically, first timing signals (vertical start signal VST, vertical clock signals VCK1 and VCK2) are output to the vertical driver circuit 5 to sequentially select pixels line by line. Meanwhile, second timing signals (horizontal start signal HST, horizontal clock signals HCK1 and HCK2) are supplied to the horizontal driver circuit 6 to write the video signal Vsig of one line in the selected pixels 4 of one line. A third timing signal, which is a reduction mask signal ENB, is supplied to the vertical driver circuit 5 to be used for line reduction control. As described above, the line reduction sequencer 3a supplies the timing generator 3 with a reduction sequence signal which determines the positions of the lines to be reduced per field. In response to this reduction sequence signal, the timing generator 3 then adjusts the timing for supplying the respective timing signal, such as the signal VST, HST or ENB for the display panel 1. The display panel also receives a reference voltage VCOM which is supplied to the counter electrode.

Fig. 2 zeigt ein typisches Diagramm, welches eine beispielhafte Arbeitsweise der in der Anzeigevorrichtung der vorliegenden Erfindung ausgeführten Zeilenverringerung veranschaulicht. Bei diesem Beispiel werden die Positionen der zu verringernden Zeilen abwechselnd in einem ersten Teilbild und in einem zweiten Teilbild vertauscht. Genauer gesagt werden in einem ersten Teilbild (ungeradzahligen Teilbild) die 2. Zeile, die 8. Zeile, die 14. Zeile und so weiter verringert. Damit wird die Verringerung mit einer solchen Rate vorgenommen, dass eine Zeile von sechs Zeilen ausgedünnt wird. In einem zweiten Teilbild (geradzahligen Teilbild) werden die 5. Zeile, die 11. Zeile und so weiter verringert.Fig. 2 is a typical diagram showing an exemplary operation of line reduction carried out in the display device of the present invention. In this example, the positions of the lines to be reduced are alternately exchanged in a first field and in a second field. More specifically, in a first field (odd field), the 2nd line, the 8th line, the 14th line, and so on are reduced. Thus, the reduction is carried out at such a rate that one line out of six lines is thinned. In a second field (even field), the 5th line, the 11th line, and so on are reduced.

Fig. 3 zeigt in typischer Weise einen weiteren beispielhaften Betrieb der Zeilenverringerung. Bei diesem Beispiel werden die Positionen von zu verringernden Zeilen zyklisch in drei oder mehr Teilbildern verschoben, die einen Einheitszyklus bilden. Genauer gesagt werden die Positionen von in einem Einheitszyklus aus sechs Teilbildern zu verringernden Zeilen zyklisch mit einer solchen Rate verschoben, dass eine Zeile von sechs Zeilen ausgedünnt wird. So werden nämlich in einem ersten Teilbild die erste Zeile, die 7. Zeile, die 13. Zeile und so weiter verringert; in einem zweiten Teilbild werden die 4. Zeile, die 10. Zeile und so weiter verringert; in einem dritten Teilbild werden die 2. Zeile, die 8. Zeile, die 14. Zeile und so weiter verringert; in einem vierten Teilbild werden die 5. Zeile, die 11. Zeile und so weiter verringert; in einem fünften Teilbild werden die 3. Zeile, die 9. Zeile und so weiter verringert; und in einem sechsten Teilbild werden die 6. Zeile, die 12. Zeile und so weiter verringert. Jede derartiger Zeilenverringerungs-Ablauffolgen wird durch ein Verringerungs-Ablaufsteuersignal bestimmt, das von der Zeilenverringerungs-Ablaufsteuerung 3a abgegeben wird.Fig. 3 typically shows another exemplary operation of line reduction. In this example, the positions of lines to be reduced are cyclically shifted in three or more fields that form a unit cycle. More specifically, the positions of lines to be reduced in a unit cycle of six fields are cyclically shifted at such a rate that one line is thinned out of six lines. Namely, in one in a first field, the first line, the 7th line, the 13th line, and so on are reduced; in a second field, the 4th line, the 10th line, and so on are reduced; in a third field, the 2nd line, the 8th line, the 14th line, and so on are reduced; in a fourth field, the 5th line, the 11th line, and so on are reduced; in a fifth field, the 3rd line, the 9th line, and so on are reduced; and in a sixth field, the 6th line, the 12th line, and so on are reduced. Each of such line reduction sequences is determined by a reduction sequence control signal output from the line reduction sequencer 3a.

Fig. 4 veranschaulicht in einem Blockdiagramm einen konkreten Aufbau des in Fig. 1 enthaltenen Anzeigefeldes. Wie erwähnt, ist das Anzeigefeld 1 mit einem regulären Anzeigebildschirm 11 ausgestattet, in welchem eine Vielzahl von Pixeln 4 unter Bildung einer Matrix angeordnet ist. Bei diesem Beispiel ist lediglich ein einzelnes Pixel 4 zum Zwecke der Vereinfachung der Erläuterung dargestellt. Dieses Pixel 4 besteht aus einer winzigen Flüssigkristallzelle LC. Eine Gate- bzw. Tor-Leitung X in einer Zeile und eine Signalleitung Y in einer Spalte sind so angeordnet, dass sie sich einander schneiden, und ein individuelles Pixel 4 ist an der Schnittstelle zweier derartiger Leitungen vorgesehen. Ferner ist ein Dünnschicht-Transistor Tr ebenfalls integral gebildet, um als Schaltelement zur EIN/AUS-Ansteuerung des Pixels zu dienen. Eine Gate-Elektrode des Dünnschicht-Transistors Tr ist mit einer entsprechenden Gate-Leitung X verbunden, während eine Source-Elektrode des betreffenden Transistors mit einer entsprechenden Signalleitung Y verbunden ist, und eine Drain-Elektrode des betreffenden Transistors ist mit einer Pixelelektrode verbunden, die an einem Ende einer entsprechenden Flüssigkristallzelle LC angeordnet ist. Das andere Ende der Flüssigkristallzelle LC ist mit einer Gegenelektrode verbunden, und eine gewünschte Referenzspannung VCOM wird bzw. ist dort angelegt. Jede Gate-Leitung X ist an der Vertikal-Treiberschaltung 5 angeschlossen. Unterdessen ist jede Signalleitung Y über einen Horizontal-Schalter HSW mit einer Videoleitung 7 verbunden und erhält das Videosignal Vsig. Der einzelne Horizontal-Schalter HSW wird unter der Steuerung der Horizontal- Treiberschaltung 6 ein- oder ausgeschaltet.Fig. 4 is a block diagram showing a concrete structure of the display panel shown in Fig. 1. As mentioned, the display panel 1 is provided with a regular display screen 11 in which a plurality of pixels 4 are arranged to form a matrix. In this example, only a single pixel 4 is shown for the purpose of simplifying the explanation. This pixel 4 is made of a minute liquid crystal cell LC. A gate line X in a row and a signal line Y in a column are arranged to intersect each other, and an individual pixel 4 is provided at the intersection of two such lines. Further, a thin film transistor Tr is also integrally formed to serve as a switching element for driving the pixel ON/OFF. A gate electrode of the thin film transistor Tr is connected to a corresponding gate line X, while a source electrode of the respective transistor is connected to a corresponding signal line Y, and a drain electrode of the respective transistor is connected to a pixel electrode arranged at one end of a corresponding liquid crystal cell LC. The other end of the liquid crystal cell LC is connected to a counter electrode, and a desired reference voltage VCOM is applied thereto. Each gate line X is connected to the vertical driving circuit 5. Meanwhile, each signal line Y is connected to a video line 7 via a horizontal switch HSW and receives the video signal Vsig. The individual horizontal switch HSW is turned on or off under the control of the horizontal driver circuit 6.

Die Vertikal-Treiberschaltung 5 arbeitet in Übereinstimmung mit den Eingangssignalen VST, VCK1 und VCK2, die über eine Pegelumsetzschaltung 8 erhalten werden. Dies bedeutet, dass die Vertikal-Treiberschaltung 5 sukzessiv die Vertikal-Startsignale VST auf die Vertikal-Taktsignale VCK1 und VCK2 von zueinander entgegengesetzten Phasen sukzessiv überträgt, um dadurch Gate-Impulse φ1, φ2, ... φN in einzelnen Stufen zu erzeugen und dann derartige Impulse an die einzelnen Gate- Leitungen X abzugeben. Auf derartige Gate-Impulse φ hin werden die Dünnschicht-Transistoren Tr ein- oder ausgeschaltet, um die Pixel 4 einer Zeile sequentiell auszuwählen.The vertical driving circuit 5 operates in accordance with the input signals VST, VCK1 and VCK2 received via a level conversion circuit 8. That is, the vertical driving circuit 5 successively transfers the vertical start signals VST to the vertical clock signals VCK1 and VCK2 of opposite phases to each other to thereby generate gate pulses φ1, φ2, ... φN in individual stages and then output such pulses to the individual gate lines X. In response to such gate pulses φ, the thin film transistors Tr are turned on or off to sequentially select the pixels 4 of one line.

Unterdessen arbeitet die Horizontal-Treiberschaltung 6 entsprechend den Eingangssignalen HST, HCK1 und HCK2, die ebenfalls über die Pegelumsetzschaltung 8 erhalten werden. Dies heißt, dass die Horizontal-Treiberschaltung 6 sukzessiv die Horizontal-Startsignale HST auf die Horizontal-Taktsignale HCK1 und HCK2 von zueinander entgegengesetzten Phasen überträgt, um dadurch Abtastimpulse zu erzeugen. Der Horizontal- Schalter HSW wird entsprechend den Abtastimpulsen gesteuert, um ein- oder ausgeschaltet zu werden, wodurch das über die Videoleitung 7 zugeführte Videosignal Vsig bezüglich jeder Signalleitung Y abgetastet wird. Das so abgetastete Videosignal Vsig wird über den in seinen Ein-Zustand gebrachten Dünnschicht-Transistor Tr in dem Flüssigkristallpixel 4 geschrieben. Auf diese Weise schreibt die Horizontal-Treiberschaltung 6 das Videosignal Vsig einer Horizontal-Periode sequentiell in die ausgewählten Pixel 4 einer Zeile. Das Anzeigefeld 1 ist ferner mit einer Gatter- bzw. Tor-Schaltung 9 zwischen der Vertikal-Treiberschaltung 5 und der Gate- Leitung X ausgestattet. Die Tor-Schaltung 9 besteht aus einem zwei Eingänge und einen Ausgang aufweisenden UND-Gliedelement 10, das in jeder Stufe der Gate-Leitung X vorgesehen ist. Der Ausgangsanschluß des jeweiligen UND-Gliedelements 10 ist mit der entsprechenden Gate-Leitung X verbunden. Ein Eingangsanschluß des jeweiligen UND-Gliedelements 10 ist an der entsprechenden Stufe der Vertikal-Treiberschaltung 5 angeschlossen, während dem anderen Eingangsanschluß des betreffenden UND-Gliedelements ein Maskierungssignal ENB über die Pegelumsetzschaltung 8 zugeführt wird.Meanwhile, the horizontal driving circuit 6 operates in accordance with the input signals HST, HCK1 and HCK2 also obtained via the level conversion circuit 8. That is, the horizontal driving circuit 6 successively transfers the horizontal start signals HST to the horizontal clock signals HCK1 and HCK2 of opposite phases to each other to thereby generate sampling pulses. The horizontal switch HSW is controlled to be turned on or off in accordance with the sampling pulses, whereby the video signal Vsig supplied via the video line 7 is sampled with respect to each signal line Y. The video signal Vsig thus sampled is written in the liquid crystal pixel 4 via the thin film transistor Tr brought into its on state. In this way, the horizontal driving circuit 6 sequentially writes the video signal Vsig of one horizontal period into the selected pixels 4 of one line. The display panel 1 is further equipped with a gate circuit 9 between the vertical driver circuit 5 and the gate line X. The gate circuit 9 consists of a two-input, one-output AND gate element 10 provided in each stage of the gate line X. The output terminal of each AND gate element 10 is connected to the corresponding gate line X. One input terminal of each AND gate element 10 is connected to the corresponding stage of the vertical driver circuit 5, while the other input terminal of the respective AND gate element is supplied with a masking signal ENB via the level conversion circuit 8.

Fig. 5 veranschaulicht einen beispielhaften konkreten Aufbau der in Fig. 4 enthaltenen Vertikal-Treiberschaltung 5. Wie gezeigt, besteht die Vertikal-Treiberschaltung 5 aus Flipflops des D-Typs (DFF), die in einer Vielzahl von Stufen miteinander verbunden sind. In diesem Schaltungsdiagramm sind lediglich zwei DFF-Flipflops entsprechend einer A-ten Stufe und einer Stufe (A+1) dargestellt, um das Verständnis zu erleichtern. Wie erwähnt, überträgt die Vertikal-Treiberschaltung 5 ein Vertikal-Startsignal zu jeder Stufe auf die Vertikal-Taktsignale VCK1 und VCK2 hin, wodurch Gate-Impulse abgegeben werden. Bei dieser Ausführungsform ist eine Gatter- bzw. Torschaltung 9 zwischen die Vertikal-Treiberschaltung 5 und die Gate-Leitung X eingefügt. Wie beschrieben, besteht die Tor-Schaltung 9 aus einem UND-Gliedelement 10, das entsprechend der jeweiligen Stufe angeordnet ist. Einem Eingangsanschluß des jeweiligen UND-Gliedelements 10 wird ein Impuls von dem entsprechenden DFF-Flipflop zugeführt, während dem anderen Eingangsanschluß des betreffenden UND-Gliedes ein Maskierungssignal ENB zugeführt wird. Der Ausgangsanschluß des jeweiligen UND-Gliedes 10 ist mit der entsprechenden Gate-Leitung X verbunden.Fig. 5 illustrates an exemplary concrete structure of the vertical driving circuit 5 included in Fig. 4. As shown, the vertical driving circuit 5 is composed of D-type flip-flops (DFF) connected in a plurality of stages. In this circuit diagram, only two DFF flip-flops corresponding to an A-th stage and a stage (A+1) are shown for ease of understanding. As mentioned, the vertical driving circuit 5 transmits a vertical start signal to each stage in response to the vertical clock signals VCK1 and VCK2, thereby outputting gate pulses. In this embodiment, a gate circuit 9 is inserted between the vertical driving circuit 5 and the gate line X. As described, the gate circuit 9 is composed of an AND gate element 10 arranged corresponding to each stage. A pulse from the corresponding DFF flip-flop is supplied to one input terminal of the respective AND gate element 10, while a masking signal ENB is supplied to the other input terminal of the respective AND gate. The output terminal of the respective AND gate 10 is connected to the corresponding gate line X.

Unter Bezugnahme auf Fig. 6 wird nachstehend die Arbeitsweise beschrieben, die in bzw. mit dem Aufbau gemäß Fig. 5 ausgeführt wird. Wenn ein Vertikal-Startsignal zur A-ten DFF- Flipflopstufe übertragen worden ist, werden die Taktsignale VCK1 und VCK2 momentan unterbrochen, und es wird ein Impuls DA mit einer Dauer von zwei Horizontal-Perioden (2H) von der A-ten DFF-Flipflopstufe abgegeben. In Synchronismus damit wird ein bei niedrigem Pegel aktives Maskierungssignal ENB dem UND-Gliedelement 10 eingangsseitig zugeführt. Infolgedessen wird das Potential der Gate-Leitung X entsprechend der A-ten Stufe zum Erd- bzw. Massepegel geändert, so dass die Vertikal-Abtastung durch den obigen Betrieb in einen zeitlichen Halt während einer Periode von 1H gebracht wird. Dieser Halt bzw. dieses Anhalten ist eine Zeilenverringerungsperiode.Referring to Fig. 6, the operation performed in the structure of Fig. 5 will be described below. When a vertical start signal has been transmitted to the A-th DFF flip-flop stage, the clock signals VCK1 and VCK2 are momentarily interrupted and a pulse DA having a duration of two horizontal periods (2H) is output from the A-th DFF flip-flop stage. In synchronism with this, a mask signal ENB active at a low level is input to the AND gate element 10. As a result, the potential of the gate line X corresponding to the A-th stage is changed to the ground level, so that the vertical scanning is brought to a temporal stop for a period of 1H by the above operation. This stop is a line reduction period.

Fig. 7 veranschaulicht in einem Zeitdiagramm die Verläufe der Gate-Impulse, die sukzessiv von der Vertikal-Treiberschaltung 5 abgegeben werden. Wie erwähnt, wird die Vertikal-Abtastung in einen zeitlichen Halt lediglich während einer Periode von 1H nach Abgabe des Gate-Impulses φA von der A-ten Stufe gebracht, und sodann wird die Zeilenverringerung vorgenommen. Während dieser Zeitspanne wird das Videosignal unwirksam übertragen und daher nicht in irgendeinen Pixel geschrieben. Nach Ablauf einer solchen Zeilenverringerungs-Zeitspanne wird ein Gate-Impuls φA+1 von der nächsten Stufe abgegeben. Somit kann das Videosignal durch zeitliches Anhalten der Vertikal- Abtastung mit einer bestimmten Rate verringert werden.Fig. 7 is a timing chart showing the timing of gate pulses successively outputted from the vertical drive circuit 5. As mentioned above, the vertical scanning is brought into a time stop only for a period of 1H after the gate pulse φA is outputted from the A-th stage, and then the line reduction is performed. During this period, the video signal is ineffectively transmitted and therefore is not written into any pixel. After the elapse of such a line reduction period, a gate pulse φA+1 is outputted from the next stage. Thus, the video signal can be reduced by temporally stopping the vertical scanning at a certain rate.

Schließlich zeigt Fig. 8 ein Zeitdiagramm von Signalen, die eine Arbeitsweise des Schreibens eines Videosignals veranschaulichen. Um die vorliegende Erfindung leicht besser zu verstehen, wird zunächst eine Erläuterung bezüglich der Schreiboperation in bezug auf den NTSC-Standard gegeben. In diesem Falle wird keine Zeilenverringerung vorgenommen, und es wird ein gewöhnliches zeilensequentielles Schreiben ausgeführt. Nach Ablauf einer bestimmten Überabtastungs-Periode bzw. -Zeitspanne wird ein Vertikal-Startsignal VST der Vertikal-Treiberschaltung von dem Zeitsteuergenerator her eingangsseitig zugeführt. Das Vertikal-Startsignal VST wird je 1H-Zeitspanne in Synchronismus mit einem Vertikal-Taktsignal VCK1 sequentiell übertragen, wodurch der zuvor erwähnte Gate- Impuls abgegeben wird. In Synchronismus damit wird ein Horizontal-Startsignal HST je 1H-Zeitspanne an die Horizontal- Treiberschaltung von dem Zeitsteuergenerator eingangsseitig zugeführt, so dass ein Videosignal einer Zeile sequentiell in die Pixel einer Zeile geschrieben werden kann.Finally, Fig. 8 shows a timing chart of signals illustrating an operation of writing a video signal. In order to easily understand the present invention, an explanation will first be given regarding the writing operation with respect to the NTSC standard. In this case, no line reduction is performed and ordinary line sequential writing is carried out. After a certain overscan period has elapsed, a vertical start signal VST is input to the vertical driver circuit from the timing generator. The vertical start signal VST is sequentially transmitted every 1H period in synchronism with a vertical clock signal VCK1, thereby performing the aforementioned gate signal. Pulse is emitted. In synchronism with this, a horizontal start signal HST is fed to the horizontal driver circuit from the timing generator on the input side every 1H period, so that a video signal of one line can be written sequentially into the pixels of one line.

Wenn andererseits ein Videosignal entsprechend dem PAL-Standard eingangsseitig zugeführt wird, wird eine Zeilenverringerungs-Ansteuerung gemäß der vorliegenden Erfindung ausgeführt. Das dargestellte Beispiel repräsentiert einen Fall, in welchem eine vierte Zeile als zu verringernde Zeile bestimmt ist. Nach Ablauf einer bestimmten Überabtastungs-Zeitspanne wird ein Vertikal-Startsignal VST von dem Zeitsteuergenerator der Vertikal-Treiberschaltung eingangsseitig zugeführt. Das Vertikal-Startsignal VST wird je 1H-Zeitspanne in Synchronismus mit einem Vertikal-Taktsignal VCK1 sequentiell übertragen, wodurch ein Gate-Impuls abgegeben wird. In Synchronismus damit wird ein Horizontal-Startsignal HST je 1H-Zeitspanne an die Horizontal-Treiberschaltung von dem Zeitsteuergenerator her eingangsseitig zugeführt, so dass die ersten bis dritten Zeilen des Videosignals sukzessiv in die Pixel der ersten bis dritten Zeilen geschrieben werden. Anschließend an die zeitliche Steuerung der Abgabe einer vierten Zeile wird das Taktsignal VCK1 zeitlich unterbrochen, und daraufhin wird das Maskierungssignal ENB auf einen niedrigen Pegel gebracht, und zwar lediglich während einer Periode von 1H. Aufgrund der oben beschriebenen zeitlichen Steuerung wird die Vertikal-Abtastung zum zeitlichen Anhalten gebracht, und die vierte Zeile wird während eines derartigen Halts unwirksam übertragen. Danach wird der gewöhnliche Betrieb wieder aufgenommen, und sodann werden die 5., 6., 7. und 8. Zeilen sukzessiv in die Pixel der entsprechenden Zeilen geschrieben. Ein Inversions- bzw. Invertierungssignal FRP ist mit einer derartigen Zeilenverringerungs-Zeitsteuerung synchronisiert, so dass eine genaue 1H-Invertierungsansteuerung sogar nach der Zeilenverringerung möglich gemacht ist.On the other hand, when a video signal conforming to the PAL standard is input, line reduction driving according to the present invention is carried out. The example shown represents a case in which a fourth line is designated as a line to be reduced. After a certain overscan period has elapsed, a vertical start signal VST is input from the timing generator to the vertical drive circuit. The vertical start signal VST is sequentially transmitted every 1H period in synchronism with a vertical clock signal VCK1, thereby outputting a gate pulse. In synchronism with this, a horizontal start signal HST is input from the timing generator to the horizontal drive circuit every 1H period, so that the first to third lines of the video signal are successively written in the pixels of the first to third lines. Following the timing of outputting a fourth line, the clock signal VCK1 is temporally interrupted, and then the mask signal ENB is brought to a low level only for a period of 1H. Due to the timing described above, the vertical scanning is brought to a temporal halt, and the fourth line is ineffectively transmitted during such halt. Thereafter, the ordinary operation is resumed, and then the 5th, 6th, 7th and 8th lines are successively written in the pixels of the corresponding lines. An inversion signal FRP is synchronized with such line reduction timing, so that accurate 1H inversion driving is made possible even after the line reduction.

Wie oben beschrieben, können gemäß der vorliegenden Erfindung unter Verwendung eines Anzeigefeldes, in welchem die Anzahl der angezeigten Zeilen festliegt, wie in einem aktiven Flüssigkristallanzeigefeld vom Matrixtyp oder dergleichen, bemerkenswerte Wirkungen bzw. Effekte hinsichtlich der Verbesserung der angezeigten Bildqualität in einer solchen Weise erzielt werden, dass dann, wenn Zeilen eines Videosignals ausgedünnt werden, um mit einer bestimmten Rate in dem Fall verringert zu werden, dass ein Videosignal beispielsweise des PAL-Systems einem Anzeigefeld eingangsseitig zugeführt wird, das für das NTSC-System ausgelegt ist, verschiedene Zeilen ausgedünnt werden, um je Teilbild verringert zu werden, um folglich ein unerwünschtes Phänomen zu lindern, dass das Videobild diskontinuierlich bzw. unstetig gesehen wird, womit die Qualität des angezeigten Bildes verbessert ist.As described above, according to the present invention, by using a display panel in which the number of displayed lines is fixed, such as an active matrix type liquid crystal display panel or the like, remarkable effects can be achieved in improving the displayed image quality in such a manner that when lines of a video signal are thinned out to be reduced at a certain rate in the case that a video signal of, for example, the PAL system is input to a display panel designed for the NTSC system, several lines are thinned out to be reduced per field to thus alleviate an undesirable phenomenon that the video image is seen discontinuously, thus improving the quality of the displayed image.

Claims (7)

1. Anzeigevorrichtung mit einem Flüssigkristallanzeigefeld (1), welches eine Vielzahl von Pixeln (4) aufweist, die zur Bildung einer Matrix gemäß dem Standard eines ersten Videosignals angeordnet sind, das eine bestimmte Anzahl von Zeilen pro Teilbild aufweist,1. Display device with a liquid crystal display panel (1) which has a plurality of pixels (4) arranged to form a matrix according to the standard of a first video signal having a certain number of lines per field, mit einer Vertikal-Treiberschaltung (5) zur sequentiellen Auswahl der Pixel (4) einer Zeile,with a vertical driver circuit (5) for sequentially selecting the pixels (4) of a line, mit einer Horizontal-Treiberschaltung (6) zum Schreiben des Videosignals in den ausgewählten Pixeln (4) einer Zeile,with a horizontal driver circuit (6) for writing the video signal in the selected pixels (4) of a line, mit einer Signalquelle zur Abgabe des ersten Videosignals an das genannte Flüssigkristallanzeigefeld (1), wobei die betreffende Signalquelle imstande ist, dem genannten Flüssigkristallanzeigefeld (1) ein zweites Videosignal zuzuführen, dessen Anzahl an Zeilen pro Teilbild größer ist als jene, die in dem Standard des genannten ersten Videosignals vorgeschrieben ist,with a signal source for supplying the first video signal to said liquid crystal display panel (1), the signal source in question being able to supply to said liquid crystal display panel (1) a second video signal, the number of lines per field of which is greater than that prescribed in the standard of said first video signal, und mit einer Einrichtung (3) zur Steuerung der Ansteuerung des betreffenden Flüssigkristallanzeigefeldes (1), wobei die betreffende Einrichtung (3) zur Steuerung des Zeitpunkts bzw. der Zeit der sequentiellen Auswahl durch die genannte Vertikal-Treiberschaltung (5) dient, um dadurch in dem zweiten Videosignal, welches dem genannten Anzeigefeld zugeführt ist, enthaltene überschüssige Zeilen zu verringern, und ferner dazu dient, die Positionen der je Teilbild zu verringernden Zeilen zu ändern,and with a device (3) for controlling the control of the respective liquid crystal display panel (1), the respective device (3) serving to control the timing of the sequential selection by said vertical driver circuit (5) to thereby reduce excess lines contained in the second video signal supplied to said display panel, and further serving to change the positions of the lines to be reduced per field, dadurch gekennzeichnet,characterized, dass die genannte Einrichtung (3) ein Teilbild-Umkehr-Impuls- Signal (FRP) zur Umkehr der Polarität des genannten Videosignals zwischen aufeinanderfolgenden horizontalen Zeilen abgibtthat said device (3) emits a field reversal pulse signal (FRP) for reversing the polarity of said video signal between successive horizontal lines und dass die genannte Einrichtung (3) das genannte Teilbild- Umkehr-Impuls-Signal (FRP) in Synchronismus mit der Zeilenverringerungszeit abgibt, derart, dass eine genaue 1H-Umkehr- Steuerung sogar nach der Zeilenverringerung hervorgerufen wird.and that said means (3) outputs said field reversal pulse signal (FRP) in synchronism with the line reduction time, such that accurate 1H reversal control is effected even after the line reduction. 2. Anzeigevorrichtung nach Anspruch 1, wobei die genannte Vertikal-Treiberschaltung (5) und die genannte Horizontal- Treiberschaltung (6) in dem genannten Anzeigefeld (1) integral gebildet sind.2. A display device according to claim 1, wherein said vertical drive circuit (5) and said horizontal drive circuit (6) are integrally formed in said display panel (1). 3. Anzeigevorrichtung nach Anspruch 1 oder 2, wobei das genannte Anzeigefeld (1) eine Vielzahl von Pixeln (4) aufweist, die gemäß dem Standard eines ersten Videosignals angeordnet sind, welches aus 525 Zeilen besteht,3. A display device according to claim 1 or 2, wherein said display panel (1) comprises a plurality of pixels (4) arranged according to the standard of a first video signal consisting of 525 lines, dass die genannte Signalquelle dem genannten Anzeigefeld (1) ein zweites Videosignal aus 625 Zeilen gemäß einem bestimmten Standard zuführtthat said signal source supplies said display panel (1) with a second video signal of 625 lines according to a specific standard und dass die genannte Steuereinrichtung (3) die überschüssigen Zeilen mit einer Rate von 1 pro 6 oder 7 Zeilen verringert, während die Positionen der zu verringernden Zeilen geändert werden.and that said control means (3) reduces the excess lines at a rate of 1 per 6 or 7 lines while the positions of the lines to be reduced are changed. 4. Anzeigevorrichtung nach Anspruch 3, wobei der Standard des genannten ersten Videosignals der NTSC-Standard ist und wobei der Standard des genannten zweiten Videosignals der PAL- oder SECAM-Standard ist.4. A display device according to claim 3, wherein the standard of said first video signal is the NTSC standard and wherein the standard of said second video signal is the PAL or SECAM standard. 5. Anzeigevorrichtung nach Anspruch 1, 2, 3 oder 4, wobei die genannte Steuereinrichtung (3) abwechselnd die Positionen der in einem ersten Teilbild und in einem zweiten Teilbild verringerten Zeilen vertauscht.5. A display device according to claim 1, 2, 3 or 4, wherein said control means (3) alternately exchanges the positions of the lines reduced in a first field and in a second field. 6. Anzeigevorrichtung nach Anspruch 1, 2, 3 oder 4, wobei die genannte Steuereinrichtung (3) die Positionen der in jedem aus drei oder mehr Teilbildern bestehenden Zyklus verringerten Zeilen zyklisch verschiebt.6. A display device according to claim 1, 2, 3 or 4, wherein said control means (3) cyclically shifts the positions of the lines reduced in each cycle consisting of three or more fields. 7. Anzeigevorrichtung nach einem der vorhergehenden Ansprüche, wobei das genannte Anzeigefeld (1) ein aktives Matrix- Flüssigkristallfeld ist, welches eine Vielzahl von Pixeln (4) mit einer Vielzahl von Pixelelektroden, Gegenelektroden (VCOM), die unter Bildung eines Spaltes gegenüber den genannten Pixelelektroden angeordnet sind, einem in dem betreffenden Spalt enthaltenen Flüssigkristall (LC) und Schaltelementen (Tr) zur Ansteuerung der betreffenden Pixelelektroden aufweist.7. Display device according to one of the preceding claims, wherein said display panel (1) is an active matrix liquid crystal panel comprising a plurality of pixels (4) with a plurality of pixel electrodes, counter electrodes (VCOM) arranged to form a gap opposite said pixel electrodes, a liquid crystal (LC) contained in the respective gap and switching elements (Tr) for controlling the respective pixel electrodes.
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