DE69522871T2

DE69522871T2 - Verbesserter Zeitgeber für Datenprozessoren

Info

Publication number: DE69522871T2
Application number: DE69522871T
Authority: DE
Inventors: Yasunori Hiiragizawa
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1994-08-03
Filing date: 1995-08-03
Publication date: 2002-04-11
Anticipated expiration: 2015-08-04
Also published as: JPH0844594A; EP0695987B1; US5680593A; EP0695987A1; DE69522871D1

Description

HINTERGRUND DER ERFINDUNG

Gebiet der Erfindung

Die vorliegende Erfindung bezieht sich auf einen Datenprozessor und insbesondere auf eine Verbesserung eines Datenprozessors, der eine Zeitgeber-Zählvorrichtung als ein Peripheriegerät aufweist.

Beschreibung des Standes der Technik

Aus der JP-A-2 224 082 ist ein Datenprozessor bekannt, der automatisch einen Zählbetrieb startet, nachdem die Initialisierung abgeschlossen ist. Ein Problem dieses Standes der Technik liegt darin, daß der Zeitgeber unpräzise ist.
Ein schematisches Blockdiagramm eines solchen Datenprozessors ist in Fig. 5 gezeigt. Dieser Datenprozessor 10 weist eine zentrale Verarbeitungseinheit (CPU) 1, die ein in einem (nicht gezeigten) Speicher gespeichertes Programm ausführt, eine Zeitgebereinheit 2, die den Zählbetrieb ansprechend auf einen Befehl der CPU oder ein von einer (nicht gezeigten) externen Vorrichtung einem Triggeranschluß 3 zugeführtes Triggersignal startet, und einen internen Bus 5 auf, der die CPU 1 und die Zeitgebereinheit 2 miteinander verbindet. Die Einheit 2 weist einen Impuls-Ausgangssignal-Anschluß 4 auf, durch den ein durch die Zeitgebereinheit 2 erzeugter Steuerimpuls auf die externe Vorrichtung übertragen wird.
Die CPU 1 steuert den Betrieb der Zeitgebereinheit 2 über den internen Bus 5 gemäß programmierten Betriebsverfahren und überwacht zyklisch den Pegel des Anschlusses 3 über den internen Bus 5 durch Ausführung eines bestimmten Befehls. Obgleich dies nicht gezeigt ist, wird der Datenprozessor 10 durch ein Grundstellungs-Signal initialisiert.
Unter Bezugnahme auf Fig. 6 weist die Zeitgebereinheit 2 einen Vor-Impulsfrequenzteiler 113 auf, der ein Taktsignal CLK 112 durch Frequenzteilung eines Systemtakts fCLK 111 ausgibt, und das Taktsignal CLK wird einem Zeitgeber 114 zugeführt und somit durch diesen gezählt. Der Zählwert des Zeitgebers 114 wird dann durch ein erstes Vergleichsregister 115 verglichen, das ein Vergleichs-Übereinstimmungssignal ausgibt, wenn der Zählwert des Zeitgebers 114 gleich einem in diesem eingestellen Wert (n) ist, und wird weiterhin durch ein zweites Vergleichsregister 116 verglichen, das ein Vergleichs-Übereinstimmungssignal ausgibt, wenn der Wert des Zeitgebers 114 gleich einem in diesem eingestellen Wert (m) ist. Das Signal des Vergleichsregisters 115 stellt ein Flip-Flop (nachfolgend als FF bezeichnet) 117 ein und das Vergleichs-Übereinstimmungssignal aus dem zweiten Vergleichsregister 116 setzt das FF 117 zurück. Das Ausgangssignal Q des FF wird der externen Vorrichtung über den Anschluß 4 als der Steuerimpuls zugeführt. Die Zeitgebereinheit 2 weist weiterhin eine Flanken-Erfassungsschaltung 118, die mit dem externen Triggeranschluß 3 verbunden ist und eine Pegeländerung des externen Triggersignals erfaßt, um ein Einkreis-Impulssignal zu erzeugen, ein Steuerregister 119, das einen Zähl-Freigabe-Merker (nachfolgend als CE bezeichnet) aufweist, um den Betrieb des Zeitgebers 114 und des Vor-Impulsfrequenzteilers 113 zu steuern, einen Inverter, der ein Signal 120 empfängt, das den CE 120 anzeigt, und ODER-Gatter 124 und 125 auf, die die Ausgangssignale der Flanken-Erfassungsschaltung 118 und des Inverters 121 empfangen. Der Ausgang des ODER-Gatters 124 ist mit dem gelöschten Eingang des Vor-Impulsfrequenzteilers 113 verbunden und der Ausgang des ODER-Gatters 125 ist mit dem gelöschten Eingang des Zeitgebers 114 verbunden. Die Werte n und m, die jeweils in den Vergleichsregistern 115 und 116 eingestellt werden sollen, sowie die Daten, die im Steuerregister 119 eingestellt werden sollen, werden vom internen Bus 5 von der CPU 1 zugeführt.
Im Betrieb informiert die externe Vorrichtung den Datenprozessor 10 über die Erfordernis des Steuerimpulses durch eine Pegeländerung des Triggersignals. Dies bedeutet, daß die Zeitgebereinheit 2 deaktiviert sein muß, bis erst der Pegel des Triggersignals nach dem Grundstellungsbetrieb geändert wird. Zu diesem Zweck führt die CPU 1 die Steuerdaten dem Register 119 zu und speichert sie in diesem während des Grundstellungsbetriebs mit dem CE-Merker mit logisch "0". Der Inverter 121 erzeugt dadurch das Signal mit dem hohen Pegel, das wiederum das gelöschte Signal CLR durch die ODER-Gatter 124 und 125 auf den hohen Pegel ändert. Der Vor-Impulsfrequenzteiler 113 und der Zeitgeber 114 werden somit in einen gelöschten Zustand gebracht und in diesem gehalten.
Sobald der Pegel des Triggersignals geändert wird, muß die Zeitgebereinheit 2 aktiviert werden. Zu diesem Zweck überwacht die CPU zyklisch den Pegel des Triggersignals im Verlauf der Programmausführung nach dem Grundstellungsbetrieb, wie es im Stand der Technik als sogenannter Abrufbetrieb wohlbekannt ist.
Angenommen, das Triggersignal 3 wird durch die externe Vorrichtung zu einer Zeit t1 auf den niedrigen Pegel geändert, wie es in Fig. 7 gezeigt ist, dann erfaßt die CPU 1 diese Pegeländerung durch den Abrufbetrieb und speichert dann das CE-Merker-Datum mit logisch "1" im Steuerregister 119 durch Ausführung einer Befehlskette zu einer Zeit t2, wie es in Fig. 7 gezeigt ist. Das gelöschte Signal CLR wird dadurch auf den niedrigen Pegel geändert, um dem Vor-Impulsfrequenzteiler 113 und dem Zeitgeber 114 den Betrieb zu ermöglichen. Als Folge der Fortsetzung des Zählens des Zeitgebers 114 stellt, wenn der Zählwert des Zeitgebers 114 gleich dem im Vergleichsregister 115 eingestellten. Datum "n" wird, das Vergleichsregister 115 das FF 117 ein, um dadurch den Steuerimpuls 4 zu einer Zeit t3, die in Fig. 7 gezeigt ist, auf den hohen Pegel zu ändern. Wenn der Zeitgeber 114 mit dem Zählen weiter fortfährt, um den im Vergleichsregister 116 eingestellten Wert "m" zu erreichen, wird das FF 117 rückgesetzt, um den Steuerimpuls 4 auf den niedrigen Pegel zu ändern.
Danach wird das Triggersignal 3 auf den hohen Pegel geändert, da die externe Vorrichtung einen anderen Steuerimpuls benötigt. Dementsprechend wird der Steuerimpuls 4 wieder auf dieselbe Weise erzeugt, wie es oben beschrieben worden ist.
Wie es aus dem oben beschriebenen hervorgeht, hängt der Zeitabschnitt "Tx" zwischen den Zeiten t1 und t2 von der Programmausführung der CPU 1 ab. Aus diesem Grunde ist es unvermeidbar, die Zeit t1 genau mit der Zeit t2 zusammenfallen zu lassen. Mit anderen Worten, die externe Vorrichtung empfängt bei der ersten Anforderung den Steuerimpuls 4 mit der Zeitverzögerung, die durch die Zeitabschnitte Tx + T0 festgelegt wird, und bei den nachfolgenden Anforderungen den Impuls 4 mit der Verzögerung, die nur durch den Zeitabschnitt T0 festgelegt wird. Der Zeitabschnitt Tx ist, wie es oben beschrieben worden ist, nicht steuerbar.
Zu diesem Zweck ist das Zeitgeber-Startverfahren, bei dem eher Hardware verwendet wird als daß es sich auf die Programmverarbeitung verläßt, in der japanischen Patentanmeldung mit der Offenlegungsnr. 3-40185 (1991) offenbart. Dieses Verfahren wird nachfolgend unter Bezugnahme auf Fig. 8 beschrieben. Diese Zeitgebereinheit ist aus einer Zählvorrichtung 401 mit einem Ausgang AUS, einem Eingabeschalter 402, der den Takt der Zählvorrichtung als das Eingangssignal aufweist und schaltet, ob der Takt CLK der Zählvorrichtung 401 zugeführt wird oder nicht, und einer Eingabe-Steuerschaltung 403 aufgebaut, die mit einem externen Eingang EIN verbunden ist, wobei ihr Ausgang mit dem Eingabeschalter 402 verbunden ist, und den Betrieb des Eingabeschalters 402 steuert.
Als nächstes wird unter Bezugnahme auf Fig. 9 der Betrieb dieser Zeitgebereinheit des Standes der Technik beschrieben. In diesem System wird nach der Grundstellung der Eingabeschalter 402 auf jeden Fall durch die Eingabe-Steuerschaltung 403 geöffnet, und das System geht in den Zustand, der das externe Eingangssignal EIN während des Zeitabschnitts, bis die Initialisierung abgeschlossen ist, nicht akzeptiert. Nach Abschluß der Initialisierung geht die Eingabe-Steuerschaltung 403 in den Zustand, der das externe Eingangssignal EIN akzeptieren kann, und wenn das externe Eingangssignal EIN wirksam wird, verbindet die Eingabe-Steuerschaltung 403 den Eingabeschalter 402, führt den Takt CLK der Zählvorrichtung 401 zu und die Zählvorrichtung 401 startet den Inkrementbetrieb.
Wie bei dem oben beschriebenen, werden in diesem herkömmlichen Beispiel eine Verbesserung der Echtzeit-Leistung zur Zeit des Starts des Zählbetriebs und eine Verminderung der Belastung der CPU durch Anhalten des Betriebs der Zählvorrichtung 401 nach der Grundstellung und direkte Steuerung des Betriebsstarts der Zählvorrichtung 401 mit der Hardware (Eingabe-Steuerschaltung 403) verwirklicht.
Wie es oben beschrieben worden ist, wird bei der in Fig. 6 gezeigten Zeitgebereinheit der Zeitgeberstart von einem Haltezustand durch ein durch die Programmverarbeitung gesteuertes Zähl- Freigabesignal gesteuert. Dementsprechend ist es, wenn die mit dem Triggersignal synchronisierte Impuls-Ausgangssignal -Steuerung gewünscht wird, aufgrund der Ausbreitung der Ausführungszeit der Programmverarbeitung, die während des Zeitabschnitts vom Start-Triggerimpuls von außen bis zum Zeitgeberstart ausgeführt wird, schwierig, ein hochpräzises Impuls-Ausgangssignal zu erhalten. Außerdem ist aufgrund des unterschiedlichen Steuerverfahrens der Zeitgebereinheit zur Zeit des Starts und während des Dauerbetriebs die Steuerbarkeit schlecht.
Weiterhin ist im herkömmlichen Beispiel in Fig. 8 nur der Fall des Startens des Zeitgebers vom Ausgangszustand angenommen, so daß es, wenn sich der Zeitgeber im Dauerbetrieb befindet, selbst im Falle wiederholter Steuerung des Betriebs durch den externen Triggerimpuls, notwendig ist, dieselbe Steuerung wie zur Startzeit auszuführen.

ZUSAMMENFASSUNG DER ERFINDUNG

Deshalb ist es eine Aufgabe dieser Erfindung, einen Datenprozessor zu schaffen, der in der Lage ist, ein hochpräzises Zeitgeber-Ausgangssignal durch die Übernahme desselben Steuerverfahrens zur Zeit des Zeitgeberstarts und zur Zeit des Dauerbetriebs danach zu erzielen.
Erfindungsgemäß weist ein Datenprozessor eine erste Vorrichtung zur, wenn diese aktiviert ist, Erzeugung eines Impulssignals ansprechend auf ein Taktsignal, eine Speichervorrichtung zur Zwischenspeicherung von Steuerinformationen, die entweder auf einen ersten oder zweiten Zustand einstellbar sind, eine zweite Vorrichtung, die auf den ersten Zustand der Steuerinformationen anspricht, zur Deaktivierung der ersten Vorrichtung, eine dritte Vorrichtung zur Erfassung der Zufuhr eines Triggersignals, um ein Erfassungssignal zu erzeugen, und eine vierte Vorrichtung auf, die auf den zweiten Zustand der Steuerinformationen und das Erfassungssignal anspricht, zur Aktivierung der ersten Vorrichtung.
Folglich hängt eine Ansprechzeit der Aktivierung der ersten Vorrichtung nur vom Triggersignal ab, so daß die Ansprechzeit gewöhnlich konstant wird.
Ein Aspekt der Erfindung ist ein Datenprozessor, wie er im unabhängigen Anspruch 1 definiert ist.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die oben erwähnten und andere Aufgaben, Merkmale und Vorteile dieser Erfindung werden durch Bezug auf die folgende detaillierte Beschreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlicher.
Es zeigen:
Fig. 1 ein Blockdiagramm der Zeitgebereinheit einer Ausführungsform dieser Erfindung;
Fig. 2 eine Zeittafel, die den Betrieb der Zeitgebereinheit in Fig. 1 zeigt;
Fig. 3 ein Blockdiagramm der Zeitgebereinheit einer weiteren Ausführungsform dieser Erfindung;
Fig. 4 eine Zeittafel, die den Betrieb der Zeitgebereinheit in Fig. 3 zeigt;
Fig. 5 ein schematisches Blockdiagramm des Datenprozessors, der einen Zeitgeber aufweist;
Fig. 6 ein Blockdiagramm, das ein herkömmliches Beispiel für die Zeitgebereinheit in Fig. 5 zeigt;
Fig. 7 eine Zeittafel, die den Betrieb der Zeitgebereinheit in Fig. 6 zeigt;
Fig. 8 ein Blockdiagramm, das ein weiteres Beispiel für die Zeitgebereinheit des Standes der Technik zeigt; und
Fig. 9 eine Zeittafel, die den Betrieb der Zeitgebereinheit in Fig. 8 zeigt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Unter Bezugnahme auf die Zeichnungen werden die Ausführungsformen dieser Erfindung nachfolgend beschrieben.
In Fig. 1, das ein Blockdiagramm der Zeitgebereinheit gemäß einer ersten Auführungsform dieser Erfindung ist, werden den Bauteilen, die denjenigen in Fig. 6 entsprechen, identische Symbole zugeordnet. Es wird angenommen, daß der Aufbau des Datenprozessors dieser Ausführungsform derselbe ist wie derjenige aus Fig. 5.
Diese Zeitgebereinheit ist mit einem Vor-Impulsfrequenzteiler 113, der einen durch Untersetzung eines Systemtakts fCLK 111 mit einem vorgeschriebenen Untersetzungsverhältnis erhaltenen Takt CLK 112 ausgibt, einem Zeitgeber 114, der den Takt CLK 112 zählt, einem ersten Vergleichsregister 115, das den Zählwert des Zeitgebers 114 mit einem in diesem eingestellten Sollwert (n) vergleicht und ein Vergleichs-Übereinstimmungssignal ausgibt, einem zweiten Vergleichsregister 116, das auf ähnliche Weise den Zählwert des Zeitgebers 114 mit einem in diesem eingestellten Sollwert (m) vergleicht und ein Vergleichs-Übereinstimmungssignal ausgibt, einem FF 117, das das Vergleichs-Übereinstimmungssignal vom Vergleichsregister 115 als das Einstell-Eingangssignal und das Vergleichs-Übereinstimmungssignal vom zweiten Vergleichsregister 116 als das Rücksetz-Eingangssignal empfängt, einer Flanken-Erfassungsschaltung 118, die eine Pegeländerung des externen Triggersignals erfaßt, einem Steuerregister 119, das den Betrieb des Zeitgebers 114 und des Vor-Impulsfrequenzteilers 113 steuert, einem Zähl-Freigabe-Register CE 120, einem Inverter 121, der mit dem CE 120 verbunden ist, einem UND-Gatter 122, das das Ausgangssignal der Flanken-Erfassungsschaltung 118 und das Ausgangssignal des Inverters 121 UND-verknüpft, einem FF 123, das das Ausgangssignal des Inverters 121 als das Einstell- Eingangssignal und das Ausgangssignal des UND-Gatters 122 als das Rücksetz-Eingangssignal empfängt, einem ODER-Gatter 124, das das Ausgangssignal der Flanken-Erfassungsschaltung 118 und das Ausgangssignal des FF 123 ODER-verknüpft, und einem ODER-Gatter 125 ausgestattet, das das Ausgangssignal der Flanken-Erfassungsschaltung 118 und das Ausgangssignal des Inverters 121 ODER-verknüpft.
Der Ausgang des ODER-Gatters 124 ist mit dem gelöschten Eingang des Vor-Impulsfrequenzteilers 113 verbunden, und der Ausgang des ODER-Gatters 125 ist mit dem gelöschten Eingang des Zeitgebers 114 verbunden.
Die Vergleichsregister 115 und 116 und das Steuerregister 119 sind mit einem internen Bus 5 verbunden, und es wird angenommen, daß Daten durch die Programmverarbeitung durch eine CPU 1 eingestellt werden können.
Wie es oben in Verbindung mit dem in Fig. 5 gezeigten Prozessor erwähnt worden ist, beschreibt die CPU 1 während des Grundstellungsbetriebs das Steuerregister 119 mit dem Zähl-Freigabe-Merker CE 120 mit logisch "0". Das Ausgangssignal des Inverters 121 geht dadurch auf den "hohen" Pegel, um das FF 123 einzustellen. Deshalb befinden sich der Vor-Impulsfrequenzteiler 113 und der Zeitgeber 114 durch die ODER-Gatter 125 und 124 im gelöschten Zustand.
Danach wird der Zähl-Freigabe-Merker CE 120 durch die CPU 1 auf logisch "1" geändert. Diese Verarbeitung wird im Grundstellungsbetrieb oder in der Programmausführung direkt nach dem Grundstellungsbetrieb ausgeführt. Dementsprechend geht das Ausgangssignal des ODER-Gatters 125 auf den "niedrigen" Pegel, so daß der gelöschte Zustand des Zeitgebers 114 freigegeben wird. Andererseits ist das Ausgangssignal des ODER-Gatters 124 noch auf dem "hohen" Pegel, so daß der Vor-Impulsfrequenzteiler 113 den gelöschten Zustand beibehält. Dementsprechend bleibt der Takt CLK 112 auf dem "niedrigen" Pegel. Die Zählvorrichtung 114 führt keinen Zählbetrieb aus.
Unter dieser Bedingung erfaßt die Flanken-Erfassungsschaltung 118, wenn die externe Vorrichtung das Triggersignal von dem "hohen" Pegel auf den "niedrigen" Pegel ändert, um den Prozessor über die Erfordernis des Steuerimpulses zu informieren, die Pegeländerung und gibt einen Einkreis-Impuls aus. Dieser Impuls ändert das Ausgangssignal des UND-Gatters 122 auf den "hohen" Pegel, so daß das FF 123 rückgesetzt wird. Das Ausgangssignal des ODER-Gatters 124 wird dadurch auf den "niedrigen" Pegel geändert. Der gelöschte Zustand des Vor-Impulsfrequenzteilers 113 wird somit freigegeben. Der Vor-Impulsfrequenzteiler 113 beginnt zu arbeiten und erzeugt dann den Takt CLK 112, der wiederum dem Zeitgeber 114 zugeführt und somit durch diesen gezählt wird.
Nun wird angenommen, daß die Werte der Vergleichsregister 115 und 116 auf "n" bzw. "m" eingestellt sind und die beiden Werte das Verhältnis n < m erfüllen. Zuerst, wenn der gezählte Wert des Zeitgebers 114 "n" erreicht, wird das FF 117 durch das Vergleichs-Übereinstimmungssignal des Vergleichsregisters 115 eingestellt und ein Pegel eines Ausgangssignal-Anschlusses 4 geht auf den "hohen" Pegel.
Weiterhin wird, wenn der gezählte Wert des Zeitgebers 114 durch die Fortsetzung des Inkrementbetriebs "m" erreicht, das FF 117 durch das Vergleichs-Übereinstimmungs-Ausgangssignal des Verlgeichsregisters 116 rückgesetzt und der Pegel des Impuls-Ausgangssignal-Anschlusses 4 geht auf den "niedrigen" Pegel. Der Zeitgeber 114 setzt den Inkrementbetrieb ansprechend auf den Takt CLK 112 weiter fort.
Obgleich es in Fig. 2 nicht explizit gezeigt ist, läuft der Zeitgeber 114 rechtzeitig über, wenn keine Änderung des Eingangspegels des externen Triggersignals auftritt, und führt den Inkrementbetrieb mit "0" beginnend wieder aus.
Nun wird der Betrieb betrachtet, wenn sich der Pegel des externen Triggersignals vom "niedrigen" Pegel auf den "hohen" Pegel ändert, bevor der Zeitgeber 114 überläuft. Wenn sich der Pegel des externen Triggersignals vom "niedrigen" Pegel auf den "hohen" Pegel ändert, erfaßt die Flanken-Erfassungsschaltung 118 die Pegeländerung und gibt den Einkreis-Impuls aus.
Dann werden die Ausgangssignale der ODER-Gatter 124 und 125 während des Zeitabschnitts, der gleich dem Aktivierungs-Zeitabschnitt des Flanken-Erfassungsimpulses ist, aktiviert und initialisieren sowohl den Vor-Impulsfrequenzteiler 113 als auch den Zeitgeber 114 durch Löschung dieser während dieses Zeitabschnitts. Der Zeitabschnitt von der Löschung bis zur Ausgabe des Takts CLK 112 aus dem Vor-Impulsfrequenzteiler 113 kann immer eindeutig festgesetzt werden, da er vom Aufbau der Hardware abhängt. Dementsprechend kann der Zeitabschnitt nach der Initialisierung, die durch die Pegeländerung des externen Trigger-Eingangssignals herbeigführt wird, bis zur Ausgabe des Takts CLK 112 immer eindeutig festgelegt werden. Deshalb ist der Zeitabschnitt vom Flankeneingang des externen Triggersignals bis zur Löschung des Zeitgebers 114 und dem Wiederbeginn des Inkrementbetriebs von "0" genau gleich demjenigen in dem Fall, in dem der Zeitgeber 114 von seinem Haltezustand verursacht durch den Flankeneingang des externen Triggersignals gestartet wird.
Dementsprechend wird, wenn sich die jeweiligen Werte n und m der Vergleichsregister 115 und 116 nicht ändern, der Zeitabschnitt vom Flankeneingang des externen Triggersignals bis zur Änderung des Ausgangssignal-Impulses immer konstant. Zusätzlich kann, selbst wenn die Sollwerte n und m geändert werden, die Zeitsteuerung der Impuls-Ausgangssignal-Änderung, die den Sollwerten entspricht, eindeutig festgelegt werden.
D. h., wenn sich das Zähl-Freigabesignal vom CE 120 auf dem "hohen" Pegel befindet, ist es ungeachtet dessen, ob sich der Zeitgeber 114 im Haltezustand oder im Zählbetrieb befindet, immer möglich, die Impuls-Ausgangssignal-Zeitsteuerung, die nur auf der Flankeneingangs-Zeitsteuerung des externen Triggersignals basiert, eindeutig festzulegen, so daß das Impuls-Ausgangssignal ansprechend auf das externe Triggersignal immer genau in Echtzeit ausgeführt werden kann.
Außerdem ignorieren, wie es oben beschrieben worden ist, der Zeitgeber 114 und der Vor-Impulsfrequenzteiler 113 die Pegeländerung des externen Triggersignals, wenn sich das Signal des CE 120 auf dem "niedrigen" Pegel befindet, und akzeptieren die Pegeländerung des externen Triggersignals, wenn das Signal des CE 120 auf den "hohen" Pegel geht. Deshalb ist es möglich, die Start-Freigabe oder -Sperrung des Zeitgebers durch das externe Triggersignal durch die bloße Steuerung des Pegels des CE 120 mittels der Programmverarbeitung zu bestimmen. Deswegen wird es möglich, den Betrieb des Zeitgeberstarts in allen Abschnitten während des Betriebs, nicht nur unmittelbar nach der Grundstellung, zu steuern.
In Fig. 3, die ein Blockdiagramm einer zweiten Ausführungsform der Zeitgebereinheit dieser Erfindung zeigt, sind die Bauteile, die denjenigen in Fig. 1 entsprechen, durch identische Symbole gezeigt. Wenn nur die Bauteile beschrieben werden, die sich von denjenigen aus Fig. 1 unterscheiden, dann erzeugt der Zeitgeber 114 ein Überlaufsignal OVF 127, wenn er überläuft, und das Überlaufsignal OVF 127 wird als ein Eingangssignal einem ODER-Gatter mit zwei Eingängen 126 zugeführt. Das Ausgangssignal des Inverters 121 wird in den anderen Eingang des ODER-Gatters 126 eingegeben, und das FF 123 wird durch das Ausgangssignal des ODER- Gatters 126 eingestellt.
Unter Bezugnahme auf eine Zeittafel in Fig. 4 wird der Betrieb der Zeitgebereinheit beschrieben. Während sich das Zähl-Freigabesignal des CE 120 auf dem "niedrigen" Pegel befindet, geht das Ausgangssignal des Inverters 121 auf den "hohen" Pegel, und daher geht auch das Ausgangssignal des ODER-Gatters 126 auf den "hohen" Pegel, das FF 123 wird eingestellt und sein Ausgangssignal geht auf den "hohen" Pegel. Deshalb geht auch das Ausgangssignal des ODER-Gatters 124 auf den "hohen" Pegel.
Außerdem geht, da sich das Ausgangssignal des Inverters 121 auf dem "hohen" Pegel befindet, auch das Ausgangssignal des ODER- Gatters 125 auf den "hohen" Pegel, und aufgrund dieser Tatsachen befindet sich sowohl der Vor-Impulsfrequenzteiler 113 als auch der Zeitgeber 114 im gelöschten Zustand. Es wird angenommen, daß sich der Eingangspegel des externen Triggersignals zu dieser Zeit auf dem "hohen" Pegel befindet.
Als nächstes geht, wenn das Signal des CE 120 durch Einstellung von Daten im Steuerregister 119 durch die Programmverarbeitung der CPU 1 auf den "hohen" Pegel gebracht wird, das Ausgangssignal des Inverters 121 auf den "niedrigen" Pegel.
Wenn der Eingangspegel des externen Triggersignals konstant ist, befindet sich das Ausgangssignal der Flanken-Erfassungsschaltung 118 auf dem "niedrigen" Pegel und daher geht das Ausgangssignal des ODER-Gatters 125 auf den "niedrigen" Pegel, so daß der gelöschte Zustand des Zeitgebers 114 freigegeben wird. Weiterhin befindet sich, da der Zeitgeber 114 im gelöschten Zustand angehalten wurde, das Überlaufsignal OVF 127 auch auf dem "niedrigen" Pegel und daher geht das Ausgangssignal des ODER-Gatters 126 auf den "niedrigen" Pegel und das Einstell-Eingangssignal des FF 123 geht auf den "niedrigen" Pegel.
Zu diesem Zeitpunkt gibt, da sich das Ausgangssignal der Flanken-Erfassungsschaltung 118 auf dem "niedrigen" Pegel befindet und das UND-Gatter 122 auf dem "niedrigen" Pegel bleibt, das FF 123 ein Signal aus, während es den "hohen" Pegel hält, ohne rückgesetzt zu werden, und dementsprechend bleibt das ODER-Gatter 124 auf dem "hohen" Pegel und der Vor-Impulsfreguenzteiler 113 bleibt weiterhin gelöscht. Somit führt der Zeitgeber 114, da der Takt CLK 112 bleibt wie er ist (im Haltezustand), keinen Zählbetrieb aus und bleibt noch im Haltezustand.
Nun, wenn sich der Eingangspegel des externen Triggersignals vom "hohen" Pegel auf den "niedrigen" Pegel ändert, erfaßt die Flanken-Erfassungsschaltung 118 diese Pegeländerung und gibt einen Einkreis-Impuls aus. Dann geht das Ausgangssignal des UND-Gatters 122 auf den "hohen" Pegel, so daß das FF 123 rückgesetzt wird. Die Flanken-Erfassungsschaltung 118 gibt nach der Ausgabe eines Einkreis-Impulses ein Signal mit einem "niedrigen" Pegel aus. Folglich geht das Ausgangssignal des ODER-Gatters 124 auf den "niedrigen" Pegel und der gelöschte Zustand des Vor-Impulsfrequenzteilers 113 wird freigegeben. Daher wird der Takt CLK 112, den man durch Untersetzung des Systemtakts fCLK 111 mit einem vorgeschriebenen Untersetzungsverhältnis erhält, dem Zeitgeber 114 zugeführt. Der Zeitgeber 114 führt den Inkrementbetrieb ansprechend auf den Takt CLK 112 aus.
Nun wird angenommen, daß die Vergleichsregister 115 und 116 auf den Wert "n" bzw. "m" eingestellt sind und das Verhältnis n < m zwischen den beiden Werten gilt. Zuerst, wenn der gezählte Wert des Zeitgebers 114 "n" erreicht, wird das FF 117 durch das Vergleichs-Übereinstimmungssignal aus dem Vergleichsregister 115 eingestellt, und der Pegel des Ausgabeanschlusses geht auf den "hohen" Pegel.
Wenn der gezählte Wert des Zeitgebers 114 durch die weitere Fortsetzung des Zählens "m" erreicht, wird das FF 117 durch das Vergleichs-Übereinstimmungssignal aus dem Vergleichsregister 116 rückgesetzt, und der Pegel des Ausgabeanschlusses 4 geht auf den "niedrigen" Pegel. Der Zeitgeber 114 setzt den Inkrementbetrieb ansprechend auf den Takt CLK 112 weiter fort.
Die Betriebsschritte bis zu dieser Stufe sind dieselben wie die in der ersten Ausführungsform beschriebenen Betriebsschritte. Außerdem sind, wenn danach eine Änderung des Eingangspegels des externen Triggersignals, vor dem Überlaufen des Zeitgebers 114, auftritt, die Betriebsschritte, in denen die beiden ODER-Gatter 124 und 125 durch das Flanken-Erfassungssignal der Flanken-Erfassungsschaltung 118 auf den "hohen" Pegel gehen und der Vor- Impulsfrequenzteiler 113 und der Zeitgeber 114 gelöscht werden, um den Inkrementbetrieb von "0" wieder aufzunehmen, auch mit den in der ersten Ausführungsform beschriebenen identisch.
Nun, wenn der Zeitgeber 114 den Inkrementbetrieb unter konstanten Bedingungen ohne eine Pegeländerung des externen Triggersignals fortsetzt, läuft der Zeitgeber 114 früher oder später über, um ein Überlaufsignal OVF 127 zu erzeugen, das ein Signal mit einem "hohen" Pegel ist. Dann geht das Ausgangssignal des ODER- Gatters 126 auf den "hohen" Pegel und das FF 123 wird eingestellt. Das Ausgangssignal des FF 123 und das Ausgangssignal des ODER-Gatters 124 gehen auf den "hohen" Pegel, um den Vor-Impulsfrequenzteiler 113 zu löschen.
Selbst wenn der Pegel des Überlaufsignals OVF 127 auf den "niedrigen" Pegel geht, solange das externe Triggersignal auf einem konstanten Pegel bleibt, ohne das Flanken-Erfassungssignal aus der Flanken-Erfassungsschaltung 118 auszugeben, bleibt das Ausgangssignal des UND-Gatters 122 auf dem "niedrigen" Pegel, so daß das FF 123 nicht rückgesetzt wird und weiterhin ein Signal mit einem "hohen" Pegel ausgibt.
Deshalb bleibt, da das ODER-Gatter 124 weiterhin ein Signal mit einem "hohen" Pegel ausgibt und der Vor-Impulsfrequenzteiler 113 gelöscht bleibt, der Takt CLK 112 auf dem inaktiven Pegel, wie er es war, und der Zeitgeber 114 hält das Zählen an. Zu dieser Zeit zeigt der Zeitgeber 114 auf den Ablesewert "0", da der Zeitgeber aufgrund des Überlaufens gestoppt wird.
Die Bedingungen zu dieser Zeit sind dieselben wie die Bedingungen unmittelbar nachdem das Signal des CE 120 vom "niedrigen" Pegel auf den "hohen" Pegel verschoben wird, und wie es oben bereits beschrieben worden ist, ist es möglich, den Inkrementbetrieb des Zeitgebers 114 durch die Pegeländerung des externen Triggersignals wieder aufzunehmen.
Der Unterschied zwischen dieser Ausführungsform und der ersten Ausführungsform liegt in der Tatsache, daß in der ersten Ausführungsform, selbst wenn ein Überlaufen stattfindet, der Zeitgeber das Zählen fortsetzt und weiterhin periodische Impulse ausgibt, wenn nicht die Pegeländerung des externen Triggersignals erfolgt, während in dieser Ausführungsform der Zeitgeber das Zählen stoppt, wenn er überläuft. Deshalb ist es möglich, eine Steuerung auszuführen, bei der je Pegeländerungs- Trigger des externen Triggersignals ein Impuls ausgegeben wird.
Wie es oben beschrieben worden ist, kann erfindungsgemäß ein Effekt erzielt werden, bei dem, zur Zeit des Startens der Zählung von den anfänglichen Zähl-Haltebedingungen, der Zählstart in Echtzeit mit hoher Präzision durch Ausführung der tatsächlichen Zeitsteuerung des Zählstarts mittels der Hardware ansprechend auf das externe Triggersignal ausgeführt werden kann, indem die Programmverarbeitung eher bloß zur Gültigmachung des externen Triggersignals benutzt wird, als die Programmverarbeitung zum Starten des Zählbetriebs selbst zu verwenden.
Außerdem kann aufgrund der Tatsache, daß die Steuerung über die Löschung durch die Verwendung desselben externen Triggersignals auch gleichzeitig ausgeführt werden kann, eine hochpräzise Ausgabe des Impulses, der den externen Trigger als die Referenz verwendet, durch einen einzelnen Eingabeanschluß ausgeführt werden. Weiterhin ist die Steuerung über die Zeitgebereinheit durch die Programmverarbeitung betreffend der Steuerung des Starts im wesentlichen nur auf die Verarbeitung der Dateneinstellung, wie z.B. die Einstellung der Vergleichsregister und des Steuerregisters, beschränkt und schließt den Anteil betreffend der Zeitsteuerung, wie z.B. in einer minimalen Zeit auf die Eingangssignal-Zeitsteuerung des externen Triggers anzusprechen, aus. Deshalb ist es möglich, die Belastung der Programmverarbeitung zu verringern und folglich kann das Programm selbst vereinfacht werden, so daß die Größe des Programms selbst, nämlich die Speicherkapazität zur Speicherung der Programme, auch vermindert werden kann.
Weiterhin ist der praktische Effekt dieser Erfindung extrem hoch, da es möglich ist, einen Datenprozessor zu schaffen, der eine ausgezeichnete Leistung und Kosteneffektivität aufweist, wie z.B. die mögliche Verminderung der Arbeitsstunden, die zur Programmvorbereitung erforderlich sind.
Obgleich die Erfindung unter Bezugnahme auf bestimmte Ausführungsformen beschrieben worden ist, soll diese Beschreibung nicht in einem einschränkenden Sinne aufgefaßt werden. Verschiedene Abänderungen der offenbarten Ausführungsformen sowie andere Ausführungsformen der Erfindung ergeben sich für Fachleute bei Bezugnahme auf die Beschreibung der Erfindung. Es ist deshalb beabsichtigt, daß die beigefügten Ansprüche alle Abänderungen oder Ausführungsformen, wie sie in den wahren Umfang der Erfindung fallen, abdecken.

Claims

1. Ein Datenprozessor, der folgendes aufweist:

ein Register (119), das ein Steuerdatum speichert;

eine Flanken-Erfassungsschaltung (118), die mit einem Triggeranschluß (3) verbunden ist, eine Pegeländerung eines Triggersignals auf dem Triggeranschluß (3) erfaßt und ansprechend auf die Pegeländerung des Triggersignals ein Einkreis-Erfassungssignal ausgibt;

einen Vor-Impulsfrequenzteiler (113), der ansprechend auf einen aktiven Pegel eines ersten Steuersignals aktiviert wird und ein Taktsignal (112) erzeugt und ansprechend auf einen inaktiven Pegel des ersten Steuersignals deaktiviert wird;

einen Zeitgeber (114), der das Taktsignal (112) und ein zweites Steuersignal empfängt und ansprechend auf einen aktiven Pegel des zweiten Steuersignals aktiviert wird und das Taktsignal (112) zählt; und

einen Gatterschaltkreis (125), der den aktiven Pegel des zweiten Steuersignals ansprechend auf das Erfassungssignal und den aktiven Pegel des zweiten Steuersignals ansprechend auf das Steuerdatum auf einem aktiven Pegel erzeugt;

gekennzeichnet durch eine Steuerschaltung (124), die das Steuerdatum und das Einkreis-Erfassungssignal empfängt und einen inaktiven Pegel des ersten Steuersignals als ein Einkreis-Signal erzeugt, wenn sich das Steuerdatum im aktiven Pegel befindet und das Einkreis-Erfassungssignal von der Flanken-Erfassungsschaltung (118) ausgegeben wird, und den inaktiven Pegel des ersten Steuersignals erzeugt, wenn sich das Steuerdatum im inaktiven Pegel befindet.

2. Datenprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (122, 123, 124) eine Flip-Flop-Schaltung (123) mit einem Einstellanschluß, der ein invertiertes Signal des Steuerdatums empfängt, einem Rücksetzanschluß und einem Ausgabeanschluß, der ein drittes Steuersignal ausgibt;

ein UND-Gatter (122) mit zwei Eingabeanschlüssen, die das Steuerdatum und das Einkreis-Erfassungssignal empfangen, und einem zweiten Ausgabeanschluß, der mit dem Einstellanschluß verbünden ist; und

ein ODER-Gatter (124) mit zwei Eingabeanschlüssen aufweist, die das dritte Steuersignal und das Einkreis-Erfassungssignal empfangen und das erste Steuersignal ausgeben.

3. Datenprozessor nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerschaltung (122, 123, 124, 126) eine Flip-Flop-Schaltung (123) mit einem Einstellanschluß, einem Rücksetzanschluß und einem Ausgabeanschluß, der ein drittes Steuersignal ausgibt;

ein erstes ODER-Gatter (126) mit zwei Eingabeanschlüssen, die ein invertiertes Signal des Steuerdatums und ein Überlaufsignal (127) des Zeitgebers (114) empfangen, und mit einem Ausgabeanschluß, der mit dem Einstellanschluß verbunden ist;

ein UND-Gatter (122) mit zwei Eingabeanschlüssen, die das Steuerdatum und das Einkreis-Erfassungssignal empfangen, und einem zweiten Ausgabeanschluß, der mit dem Einstellanschluß verbunden ist; und

ein zweites ODER-Gatter (124) mit zwei Eingabeanschlüssen aufweist, die das dritte Steuersignal und das Einkreis-Erfassungssignal empfangen und das erste Steuersignal ausgeben.

4. Datenprozessor nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dieser weiterhin eine erste und eine zweite Vergleichsvorrichtung (115, 116) zum Vergleichen des Ausgangssignals des Zeitgebers (114) mit gespeicherten ersten und zweiten Daten und zum Ausgeben des Vergleichsergebnisses; und

eine Erzeugungsvorrichtung (117) zur Erzeugung eines Impulses ansprechend auf das Vergleichsergebnis der ersten Vergleichsvorrichtung (115) und der zweiten Vergleichsvorrichtung (116) aufweist.

5. Datenprozessor nach Anspruch 4, dadurch gekennzeichnet, daß die Erzeugungsvorrichtung aus einem RS-Flipflop (117) mit einem Einstellanschluß, in den das Vergleichsergebnis der ersten Vergleichsvorrichtung (115) eingegeben wird, und einem Rücksetzanschluß, in den das Vergleichsergebnis der zweiten Vergleichsvorrichtung (116) eingegeben wird, aufgebaut ist.