DE69514417T2

DE69514417T2 - Differenzverstärker

Info

Publication number: DE69514417T2
Application number: DE69514417T
Authority: DE
Inventors: Miyo Miyashita
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1994-06-02
Filing date: 1995-05-29
Publication date: 2000-08-24
Anticipated expiration: 2015-05-30
Also published as: JPH07326936A; EP0685933A1; US5550511A; EP0685933B1; DE69514417D1

Description

GEBIET DER ERFINDUNG

Die vorliegende Erfindung bezieht sich auf einen Differenzverstärker und insbesondere auf eine Konstruktion des Differenzverstärkers, der zwei Phasensignale mit gleichen Amplituden in Reaktion auf ein einzelnes Phaseneingangssignal ausgibt.

HINTERGRUND DER ERFINDUNG

Fig. 7 ist ein Schaubild, das einen Differenzverstärker des Standes der Technik zeigt, der einen einzelnen Phaseneingang und zwei Phasenausgänge besitzt. In der Figur bezeichnet das Bezugszeichen 1 einen Feldeffekttransistor Q1 (im folgenden mit FET bezeichnet), dessen Gate einen Eingangsanschluß darstellt. Das Bezugszeichen IN bezeichnet einen Eingangsanschluß, in den ein zu verstärkendes Signal eingegeben wird, wobei dieser Eingangsanschluß mit einem Gate des FET Q1 verbunden ist. Das Bezugszeichen 2 bezeichnet einen FET Q2, dessen Gate-Anschluß mit einem Minusseiten-Anschluß der Referenzspannungsquelle VREF verbunden ist, wobei ein Source-Anschluß desselben im allgemeinen mit dem Source-Anschluß des FET Q1 verbunden ist. Ein Lastwiderstand R1 ist mit einem Drain-Anschluß des FET Q1 verbunden. Ein Lastwiderstand R2 ist mit einem Drain-Anschluß des FET Q2 verbunden. Eine Anodenelektrode der Pegelverschiebungsdiode D1 ist mit Masse verbunden, während eine Katodenelektrode der Pegelverschiebungsdiode Dl mit den anderen Enden der Lastwiderstände R1 und R2 verbunden ist. Eine Konstantstromquelle FET 3 ist mit ihrem Gate-Anschluß und ihrem Source-Anschluß an der Stromversorgung VSS angeschlossen, wobei ein Drain-Anschluß am Verbindungsknoten der Source-Elektroden des FET Q1 und FET Q2 angeschlossen ist. Das Bezugszeichen VREF bezeichnet eine Referenzspannungsquelle, deren Plusseiten-Anschluß mit Masse verbunden ist, wobei der Minusseiten-Anschluß der Referenzspannungsquelle VREF mit dem Gate-Anschluß des FET Q2 verbunden ist. Das Bezugszeichen OUT bezeichnet einen Ausgangsanschluß, der mit dem Drain- Anschluß des FET Q2 verbunden ist. Das Bezugszeichen /OUT bezeichnet einen Ausgangsanschluß, der mit dem Drain- Anschluß des FET Q2 verbunden ist. Ein verstärktes Signal mit derselben Phase wie diejenige des in den Eingangsanschluß IN eingegebenen Signals wird vom Ausgangsanschluß OUT ausgegeben, wobei ein verstärktes Signal mit umgekehrter Phase zu derjenigen des in den Eingangsanschluß IN eingegebenen Signals vom Ausgangsanschluß /OUT ausgegeben wird. Ein Differenzverstärker ist mit den obenbeschriebenen Schaltungselementen FET Q1, FET Q2, R1, R2, D1 und FET Q3 aufgebaut.
Die Fig. 8(a)-8(d) zeigen Signalformen der an die entsprechenden Anschlüsse angelegten Spannungen und des Stroms, der durch die jeweiligen FETs in den in Fig. 13 gezeigten Differenzverstärker des Standes der Technik fließt.
Fig. 8(a) ist ein Schaubild zur Erläuterung der Schaltungsparameter des in Fig. 13 gezeigten Differenzverstärkers des Standes der Technik, die so eingerichtet sind, daß die Signalformen der Fig. 8(b)-8(d) erhalten werden.
Bei dem in Fig. 8(b) gezeigten Graphen zeigt die gestrichelte Linie die Eingangsspannung VIN, die in den Eingangsanschluß IN eingegeben wird, wobei ein Punkt der gestrichelten Linie den Wert der Stromversorgung VREF zeigt, und wobei eine durchgezogene Linie die Drain- Anschlußspannung VD3 des FET Q3 zeigt.
Das Eingangssignal liegt bei -3,6 ±0,5 V, die Referenzspannungsquelle VREF liegt bei -3,6 V, die Stromversorgung Vss liegt bei -5,2 V und die Periode beträgt 500 ps (= 0,5 ns).
Der in Fig. 8(c) gezeigte Graph der zweiten Stufe zeigt die zwei Phasenausgangssignalformen, wobei die gestrichelte Linie die Spannungssignalform V/OUT des Umkehrphasenausgangs /OUT zeigt und die durchgezogene Linie die Signalform VOUT des positiven Phasenausgangs OUT zeigt.
Der in Fig. 8(d) gezeigte untere Graph zeigt Stromsignalformen der Drain-Ströme I1, I2 und I3 der jeweiligen FETs Q1, Q2 und Q3, wobei die durchgezogene Linie eine Stromsignalform von I1 zeigt, eine gestrichelte Linie eine Stromsignalform von I2 zeigt und eine strichpunktierte Linie eine Stromsignalform von I3 zeigt.
Im folgenden wird die Operation beschrieben. Wenn die in den Eingangsanschluß IN eingegebene Eingangsspannung auf Niedrigpegel liegt (-3,6 - 0,5 V), wird die Gate-Source- Anschlußspannung VGS1 des FET Q1 gleich VGS1 = VTH (= 0,1 V) für die Schwellenspannung VTH, wobei der FET Q1 ausgeschaltet wird. Da andererseits der FET Q2 eine Gate- Source-Anschlußspannung von VGS2 = 1 V (> > VTH) besitzt, wird der FET Q2 eingeschaltet, wodurch ein Strom von I2 = I3 hindurchfließt (die Differenz zwischen I2 und I3 in der Figur ist ein Gate-Source-Strom IGS2 des FET Q2). Als nächstes, wenn die Eingangsspannung auf Hochpegel liegt (-3,6 + 0,5 V), ist VGS1 = 1 V und der FET Q1 wird eingeschaltet, wodurch ein Strom I1 = I3 hindurchfließt (die Differenz zwischen I1 und I2 in der Figur ist ein Gate-Source-Strom IGS2 des FET Q2), wodurch der FET Q2 ausgeschaltet wird.
Wenn somit der FET Q2 abgeschaltet wird, sollte VGS2 = VTH sein. Da jedoch der Gate-Anschluß des FET Q2 auf einer konstanten Spannung (VREF = -3,6 V) fixiert ist, wird die Drain-Anschlußspannung VD3 des FET Q3, der als Konstantstromquelle dient, angehoben, wodurch der FET Q2 ausgeschaltet wird.
Dementsprechend ändert sich die Drain-Anschlußspannung des FET Q3 mit einer konstanten Amplitude von DVD3 = (Eingangsspannungsamplitude)/2 - VTH. Der Strom, der durch den als Konstantstromquelle dienenden FET Q3 fließt, ändert sich (um DI3) proportional zur Änderung DVD3 der Drain-Anschlußspannung. Da DVD3 = DI3 · RDS3 gilt (die Impedanz zwischen Drain und Source des FET Q3), während RDS3 in der Größenordnung von mehreren 10 kΩ liegt, ist die Änderung des Stroms sehr klein und ist zu vernachlässigen. Wenn jedoch ein üblicher GaAs-MOSFET wird, ist dessen Impedanz relativ klein und liegt bei mehreren 100 bis 1 kΩ, wobei die Änderung des Stroms nicht vernachlässigt werden kann. Im Graphen der Fig. 14 ändert sich die Drain-Anschlußspannung des FET Q3 um ungefähr DVD3 = 0,4 V, wobei sich der Strom um ungefähr DI3 = 0,2 mA ändert, da die Impedanz RDS3 des FET Q3 ungefähr 2 kΩ beträgt.
Durch diesen Einfluß wird eine Differenz von I1 - I2 = (1,77 mAp-p) - (1,64 mAp-p) = 0,13 mA zwischen den Drain-Stromamplituden des FET Q1 und des FET Q2 erzeugt, wobei eine Differenz in der Ausgangsspannungsamplitude an beiden Ausgangsanschlüssen OUT und /OUT erzeugt wird durch das Produkt der Stromamplitudendifferenz und des Lastwiderstands R1 oder R2, d. h. (I1 - I2) · R1 = 0,13 mA · 600 Ω = 78 mv (dies stimmt ungefähr mit der Differenz von 80 mV zwischen VOUT = 1,05 Vp-p und V/OUT = 0,97 Vp-p überein).
Bei der Differenzverstärkerschaltung des Standes der Technik, die wie oben beschrieben konstruiert ist, unterscheidet sich der Operationsmechanismus des Einschaltens oder Ausschaltens des FET Q1 und des FET Q2 zwischen dem Fall, bei dem die Eingangssignalspannung hoch ist, und dem Fall, bei dem die Eingangssignalspannung niedrig ist. Im FET Q3 mit kleiner Drain-Source-Impedanz wird eine Differenz zwischen den hindurchfließenden Signalströmen I1 und I2 erzeugt, wodurch eine Differenz in der Ausgangsspannungsamplitude erzeugt wird.
EP-A-0 354 557 offenbart einen Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen, der einen schaltenden Feldeffekttransistor, der an der Eingangsseite bzw. an der Referenzseite vorgesehen ist und ein Differentialpaar bildet, und einen Feldeffekttransistor umfaßt, der als Konstantstromquelle dient, um einen Strom fließen zu lassen, der die Summe der durch die jeweiligen schaltenden Feldeffekttransistoren fließenden Ströme ist.
Es ist eine Aufgabe der vorliegenden Erfindung, einen Differenzverstärker gemäß dem Dokument EP-A-0 354 557 so zu verbessern, daß Ausgangssignale mit gleicher Amplitude erzeugt werden.
Diese Aufgabe wird erfindungsgemäß gelöst durch die vorteilhaften Maßnahmen, die im kennzeichnenden Abschnitt des Anspruchs 1 angegeben sind.
Gemäß einem ersten Aspekt der vorliegenden Erfindung enthält ein Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen schaltende Feldeffekttransistoren, die an der Eingangsseite bzw. an der Referenzseite vorgesehen sind und ein Differentialpaar bilden, einen Feldeffekttransistor, der als Konstant stromquelle dient, um einen Strom fließen zu lassen, der gleich der Summe der durch die jeweiligen schaltenden Feldeffekttransistoren fließenden Ströme ist, wobei die Werte der jeweiligen Lastimpedanzen der schaltenden Feldeffekttransistoren an der Eingangsseite und an der Referenzseite so gesetzt sind, daß der relative Wert an der Eingangsseite kleiner ist als an der Referenzseite und die Produkte aus dem Wert der Last und dem Wert des durch die jeweilige Last fließenden Stroms bei beiden Transistoren gleich sind. Somit können die Ausgangsspannungen angeglichen werden.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung umfassen im Differenzverstärker die Lasten der schaltenden Feldeffekttransistoren an der Eingangsseite und an der Referenzseite Widerstände mit unterschiedlichen Widerstandswerten an der Eingangsseite bzw. an der Referenzseite. Somit können die Ausgangsspannungen angeglichen werden.
Gemäß einem dritten Aspekt der vorliegenden Erfindung umfaßt im Differenzverstärker die Last des schaltenden Feldeffekttransistors an der Eingangsseite eine Parallelschaltung, die einen Widerstand mit dem vorgegebenen Widerstandswert und eine Serienschaltung zum Anpassen der Impedanz der Last umfaßt, welche eine Kapazität und einen Widerstand enthält, wobei die Last des schaltenden Feldeffekttransistors der Referenzseite einen Widerstand mit einem vorgegebenen Widerstandswert umfaßt. Somit können die jeweiligen Lasten der entsprechenden schaltenden FETs bezüglich des Gleichstroms angeglichen werden und können für Signale geändert werden, wobei die Ausgangsspannungen angeglichen werden können.
Gemäß einem vierten Aspekt der vorliegenden Erfindung umfaßt im Differenzverstärker die Last des schaltenden Feldeffekttransistors an der Eingangsseite einen Widerstand mit einem vorgegebenen Widerstandswert, während die Last des schaltenden Feldeffekttransistors an der Referenzseite eine Serienschaltung umfaßt, die einen Widerstand mit einem vorgegebenen Widerstandswert und eine Spule zum Anpassen der Impedanz der Last umfaßt. Somit können die jeweiligen Lasten der entsprechenden schaltenden FETs für Gleichstrom angeglichen werden und können für Signale geändert werden, wobei die Ausgangsspannungen angeglichen werden können.

KURZBESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist ein Schaltbild, das einen Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 2 ist ein Schaubild, das eine Spannungssignalform und eine Stromsignalform an den entsprechenden Anschlüssen in einem Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen gemäß der in Fig. 1 gezeigten ersten Ausführungsform zeigt.
Fig. 3 ist ein Schaltbild, das einen Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen gemäß einer zweiten Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 4 ist ein Schaubild, das eine Spannungssignalform und eine Stromsignalform an den jeweiligen Anschlüssen in einem Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen gemäß der in Fig. 3 gezeigten zweiten Ausführungsform zeigt.
Fig. 5 ist ein Schaltbild, das einen Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen gemäß einer dritten Ausführungsform der vorliegenden Erfindung zeigt.
Fig. 6 ist ein Schaubild, das eine Spannungssignalform und eine Stromsignalform an den jeweiligen Anschlüssen in einem Differenzverstärker mit einem einzelnen Phaseneingang und zwei Phasenausgängen gemäß der in Fig. 5 gezeigten dritten Ausführungsform zeigt.
Fig. 7 ist ein Schaltbild, das einen Differenzverstärker des Standes der Technik mit einem einzelnen Phaseneingang und zwei Phasenausgängen zeigt.
Fig. 8 ist ein Schaubild, das eine Spannungssignalform und eine Stromsignalform an den jeweiligen Anschlüssen in dem in Fig. 7 gezeigten Differenzverstärker des Standes der Technik mit einem einzelnen Phaseneingang und zwei Phasenausgängen zeigt.

Ausführungsform 1

Fig. 1 ist ein Schaltbild, das eine erste Ausführungsform der vorliegenden Erfindung zeigt. In der Figur bezeichnen dieselben Bezugszeichen wie diejenigen in Fig. 7 dieselben oder entsprechende Elemente. Das Bezugszeichen 10 bezeichnet den Lastwiderstand R3, von dem ein Ende mit dem Katodenanschluß der Diode D1 verbunden ist und dessen anderes Ende mit dem Drain-Anschluß des schaltenden FET Q1 der Eingangsseite verbunden ist.
Im folgenden wird die Operation beschrieben. Im Differenzverstärker dieser Ausführungsform 1 werden in Reaktion auf die Differenz der Stromamplituden I1 und I2, was durch die Schwankung des Stroms ΔI3 an der Konstantstrom quelle verursacht wird, die jeweiligen Widerstandswerte der Last des schaltenden FET Q1 der Eingangsseite und der Last des schaltenden FET Q2 der Referenzseite verändert, wodurch die zwei Phasensignalausgänge mit gleichen Amplituden erhalten werden können.
In Fig. 1 ist der Wert des Widerstands R3 gegeben durch I1 · R3 = I2 · R2.
Die Fig. 2(b)-2(d) zeigen die Zeitsignalformen der Spannungen an den jeweiligen Anschlüssen und die Ströme, die durch die jeweiligen FETs in den in Fig. 1 gezeigten Differenzverstärker fließen, was ebenfalls in Fig. 2(a) mit den Parametern der jeweiligen Elemente dargestellt ist. Die Bezugszeichen und die verschiedenen Linien in den jeweiligen Graphen, die Werte der Eingangsspannung und der entsprechenden Spannungsquellen und die Eingangssignalperiode sind dieselben wie in Fig. 8. Wenn in der Figur der Wert der Last R2 gleich 600 Ω ist, sind die Stromamplituden des Stroms I1 und I2, die durch die schaltenden FETs Q1 und Q2 fließen, gleich 1,77 mAp-p bzw. 1,64 mAp-p, wobei R3 = I2p-p · R2/I1p-p = 550 Ω ist. Als Ergebnis werden die beiden Phasenausgangsspannungsamplituden ungefähr gleich, d. h. VOUT = 0,97 Vp-p, V/OUT = 0,98 Vp-p.
Wie oben beschrieben worden ist, kann in dieser Ausführungsform 1 durch Änderung der Widerstandswerte der Lasten R1 und R2 für die schaltenden FETs Q1 und Q2 eine gleiche Ausgangsspannungsamplitude erhalten werden.

Ausführungsform 2

Fig. 3 ist ein Schaltbild, das eine zweite Ausführungsform der vorliegenden Erfindung zeigt. In der Figur bezeichnen dieselben Bezugszeichen wie diejenigen in Fig. 7 dieselben oder entsprechende Elemente. Das Bezugszeichen 11 bezeichnet eine Kapazität C1, von der ein Ende mit dem Katodenanschluß der Diode D1 verbunden ist, während das Bezugszeichen 12 den Widerstand R4 bezeichnet, von dem ein Ende mit dem anderen Ende der Kapazität C1 verbunden ist und dessen anderes Ende mit dem Drain- Anschluß des FET Q1 verbunden ist.
Im folgenden wird die Operation beschrieben. Da in der vierten Ausführungsform die Werte der Lastwiderstände R2 und R3 verschieden sind, tritt eine Differenz zwischen den Drain-Vorspannungen der schaltenden FETs Q1 und Q2 auf. Da jedoch in dieser Ausführungsform 5 der Widerstand R4 bezüglich der DC-Vorspannung nicht sichtbar ist, werden die Lastwiderstände der FETs gleich R1 = R2, wobei die Differenz in den Drain-Vorspannungen nicht entsteht. Da jedoch oberhalb einer bestimmten Frequenz die Impedanz ZC der Kapazität C1 gleich (2πfC)&supmin;¹ = 0 wird und die Last des FET Q1 dargestellt wird durch die Parallelschaltung der Widerstände R3 und R4, d. h. Rp = (R1&supmin;¹ + R4&supmin;¹)&supmin;¹, wenn der Wert des Widerstands R4 so gegeben ist, daß I&sub1; · Rp = I2 · R2 für die Stromamplituden I1 und I2 gilt, kann ein Ausgangssignal mit gleicher Amplitude für die zwei Phasen erhalten werden.
Die Fig. 4(b)-4(d) zeigen die Zeitsignalformen für die Spannungen an den jeweiligen Anschlüssen und die Ströme, die durch die jeweiligen FETs in dem in Fig. 3 gezeigten Differenzverstärker fließen, was auch in Fig. 4 mit den Parametern der jeweiligen Elemente gezeigt ist. Die Bezugszeichen und die verschiedenen Linien in den entsprechenden Graphen, die Werte der Eingangsspannung und die entsprechenden Spannungsquellen sowie die Eingangssignalperiode sind dieselben wie in Fig. 8. In der Figur ist die Kapazität C1 gleich 10 pF, während der Widerstand R4 gleich 6600 Ω ist. Die Ausgangsamplituden werden gleich, nämlich VOUT = 1,00 Vp-p und V/CUT = 0,99 Vp-p, da der Parallelschaltungswiderstand RP = (600&supmin;¹ + 6610&supmin;¹)&supmin;¹ = 550 Ω ist.
Wie oben beschrieben worden ist, umfaßt in dieser Ausführungsform der Lastwiderstand des schaltenden FET Q1 der Eingangsseite eine Parallelschaltung, die einen Widerstand mit einem vorgegebenen Widerstandswert und eine Serienschaltung zum Anpassen des Lastwiderstands enthält, welche eine Kapazität und einen Widerstand enthält, wobei die Last des schaltenden FET Q2 der Referenzseite einen Widerstand mit einem vorgegebenen Widerstandswert umfaßt, wodurch die stabilen und gleichen Ausgangsspannungsamplituden erhalten werden können, die für Gleichstrom gleich sind und für Signale unterschiedliche Lastwerte aufweisen.

Ausführungsform 3

Fig. 5 ist ein Schaltbild, das eine dritte Ausführungsform der vorliegenden Erfindung zeigt. In der Figur bezeichnen dieselben Bezugszeichen wie diejenigen in Fig. 7 dieselben oder entsprechende Elemente. Das Bezugszeichen 13 bezeichnet einen Lastwiderstand R5, von dem ein Ende mit dem Katodenanschluß der Diode D1 verbunden ist und dessen anderes Ende mit dem Drain-Anschluß des FET Q1 verbunden ist. Das Bezugszeichen 14 bezeichnet einen Lastwiderstand R6, der zwischen dem Katodenanschluß der Diode D1 und dem anderen Ende der Spule L4 angeschlossen ist, von der ein Ende mit dem Drain-Anschluß des FET Q2 der Referenzseite verbunden ist. Das Bezugszeichen 15 bezeichnet eine Spule L4, die zwischen dem Lastwiderstand R6 und dem Drain-Anschluß des FET Q2 angeschlossen ist.
Im folgenden wird die Operation beschrieben. In der Ausführungsform 3 ist die Impedanz ZL der Spule L4 für eine Gleichspannungsvorspannung gleich 0 und wird ignoriert, während R5 = R6 ist, wodurch keine Differenz in der Drain-Vorspannung entsteht. Oberhalb einer bestimmten Frequenz jedoch wird der Lastwiderstand des FET Q2 dargestellt durch (R6 + ZL), wobei der Wert der Spule L4 so gegeben ist, daß für die Stromamplituden I1 und I2 I1 · R5 = I2 ·(R6 + ZL) gilt, wodurch die Ausgangssignale mit gleichen Amplituden für die zwei Phasen erhalten werden können.
Die Fig. 6(b)-6(d) zeigen die Zeitsignalformen der Spannungen an den jeweiligen Anschlüssen und die Ströme, die durch die entsprechenden FETs in dem in Fig. 5 gezeigten Differenzverstärker fließen, was auch in Fig. 6 mit den Parametern der entsprechenden Elemente dargestellt ist. In den jeweiligen Graphen sind die Bezugszeichen und die verschiedenen Linien, die Eingangsspannung und die Werte der jeweiligen Stromspannungsquellen und die Eingangssignalperiode dieselben wie in Fig. 8. In der Figur sind die Widerstände R5 und R6 gleich 500 Ω, während die Spule L4 gleich 10 nH ist. Der Widerstand der RL-Serienschaltung ist RS = (500 + 125) = 625 Ω, während die zwei Phasenausgangsamplituden, die ungefähr gleich sind, erhalten werden, nämlich VOUT = 1,0 Vp-p und V/OUT = 0,98 Vp-p.
Wie oben beschrieben worden ist, umfaßt in dieser Ausführungsform die Last des schaltenden FET Q1 der Eingangsseite einen Widerstand mit einem vorgegebenen Widerstandswert, während die Last des schaltenden FET Q2 der Referenzseite eine Spule zum Anpassen des Lastwiderstands in Serie geschaltet zum Widerstand mit einem vorgegebenen Widerstandswert umfaßt, wodurch stabile und gleiche Ausgangsspannungsamplituden erhalten werden können, die für Gleichstrom gleich sind und für Signale unterschiedliche Lastwerte aufweisen.

Claims

1. Differenzverstärker, welcher einen einphasigen Eingang und einen zweiphasigen Ausgang aufweist, mit:

Feldeffekt-Schalttransistoren (1, 2), welche an der Eingangsseite bzw. an der Referenzseite vorgesehen sind und ein Differenzpaar bilden;

einem Feldeffekttransistor, welcher als Konstantstromquelle (6) für einen Stromfluss einer Summe der Ströme 16 dient, die durch die jeweiligen Feldeffekt-Schalttransistoren (1, 2) fließen;

dadurch gekennzeichnet, dass

die Werte der jeweiligen Lastimpedanzen der Feldeffekt-Schalttransistoren (1, 2) an der Eingangsseite und an der Referenzseite derart festgelegt sind, dass der jeweilige Wert an der Eingangsseite kleiner als derjenige an der Referenzseite ist und die Produkte des Werts der Lastimpedanz und des Werts des Stroms, welcher durch die jeweilige Last fließt, bei beiden Transistoren gleich sind.

2. Differenzverstärker nach Anspruch 1, dadurch gekennzeichnet, dass

die Lasten der Feldeffekt-Schalttransistoren (1, 2) an der Eingangsseite und an der Referenzseite Widerstände mit unterschiedlichen Widerstandswerten an der Eingangsseite (10) bzw. an der Referenzseite (4) aufweisen.

3. Differenzverstärker nach Anspruch 1, dadurch gekennzeichnet, dass

die Last des Feldeffekt-Schalttransistors an der Eingangsseite (1) eine Parallelschaltung aufweist, welche einen Widerstand mit einem vorbestimmten Widerstandswert (3) und eine Serienschaltung zur Einstellung der Impedanz der Last aufweist, welche eine Kapazität (11) und einen Widerstand (12) enthält, und die Last des Feldeffekt-Schalttransistors (2) an der Referenzseite einen Widerstand mit einem, vorbestimmten Widerstandswert (3, 4) aufweist.

4. Differenzverstärker nach Anspruch 1, dadurch gekennzeichnet, dass

die Last des Feldeffekt-Schalttransistors an der Eingangsseite (1) einen Widerstand mit einem vorbestimmten Widerstandswert (13) aufweist und die Last des Feldeffekt- Schalttransistors an der Referenzseite (2) eine Serienschaltung aufweist, welche einen Widerstand mit dem vorbestimmten Widerstandswert (14) und eine Induktivität zur Einstellung der Impedanz der Last (15) enthält.