DE69411406T2

DE69411406T2 - Stromspeicher

Info

Publication number: DE69411406T2
Application number: DE69411406T
Authority: DE
Inventors: John Barryc/O Philips Research Lab. Redhill Surrey Rh1 5Ha Hughes; Kenneth William C/O Philips Researchlab. Redhill Surrey Rh1 5Ha Moulding
Original assignee: Philips Electronics NV
Current assignee: Pendragon Wireless LLC
Priority date: 1993-01-26
Filing date: 1994-01-19
Publication date: 1999-02-11
Anticipated expiration: 2014-01-20
Also published as: DE69411406D1; EP0608936A3; EP0608936B1; EP0608936A2; GB9301463D0; US5400273A; JPH06236697A

Description

Die Erfindung bezieht sich auf eine analoge Stromspeicheranordnung.
Analoge Stromspeicheranordnungen sind ein wesentlicher Bauteil einer Klasse von Schaltungsanordnungen, bekannt als geschaltete Stromschaltungen, die von J. B. Hughes, N. C. Bird und LC. Macbeth in "Switched Currents - A New Technique for Sampled-Data Signal Processing", IEEE International Symposium on Circuits and Systems", 1989, Seiten 1584-1587 beschrieben worden sind. In dieser Veröffentlichung wurde eine Stromspeicherzelle beschrieben, die eine einfache MOS Stromspiegelschaltung hat, bei der zwischen den Gate-Elektroden der beiden Transistoren ein Schalter vorgesehen ist. Die Schaltungsanordnung war derart, daß der Schalter von einem taktsignal gesteuert wurde, das den Schalter in der einen Phase schloß, in der der Eingangsstrom abgetastet wurde und den Schalter öffnete in der anderen Phase, wodurch der während der ersten Phase abgetastete Strom während der anderen Phase reproduziert wurde, wenn das erforderliche Gate-Source-Potentialfür den Ausgangstransistor in dessen Gate-Source-Kapazität (und jeder anderen Kapazität, die parallel dazu verbundens ein kann) gespeichert wird. Diese Stromspeicheranordnung wies eine Anzahl Nachteile auf, die ihre leistung beeinträchtigten. Insbesondere Anpassungsungenauigkeiten zwischen den beiden Transistoren verursachen einen Fehler in dem Ausgangsstrom.
Um das Problem der Anpassungsungenauigkeiten zu lösen wurde ein alternativer Stromspeicher entwickelt, der einen einzigen MOS-Transistor aufwies, wobei zwischen der Gate-Elektrode und der Drain-Elektrode ein Schalter vorgesehen war. Der Schalter wurde wieder während der einen Phase eines Taktsignals, in der ein Eingangsstrom abgetastet wurde, geschlossen und während der anderen Phase des Taktsignal, in der ein Ausgangsstrom erzeugt wurde als Ergebnis der in der Gate- Source-Kapazität des Transistors gespeicherten Ladung geschlossen. Da dieselbe Schaltungsanordnung zum Abtasten des Eingangsstromes und zum Erzeugen des Aus gangsstromes benutzt wird, wird das Problem der Fehlanpassung eliminiert. Dieser alternative Stromspeicher hat, jedoch, eine Anzahl Bescyränkungen. Dabei handelt es sich um Latungsverhältnisfehler und Ladungsinjektionsfehler.
Die Stromspeicher werden in Schaltstromsignalverarbeitungsanordnungen benutzt zum Erzeugen funktioneller Blöcke, wie Integratoren, Differenzierer, Verzögerungsleitungen usw. Die analoge Leistung der Signalverarbeitungsanordnungen wird von den von den Stromspeicherzellen erzeugten Fehlern beeinträchtigt. Die von der Basisspeicherzelle verursachten Fehler sind derart, daß ein geschalteter Stromsignalverarbeitungssystem, das diese Basisspeicherzelle benutzt, für die meisten Anwendungsbereiche eine unzureichende Präzision und Linearität aufweist. Dadurch wurden Versuche gemacht mittels mehrerer Schaltungsverbesserungen um die Leistung dieser Basisstromspeicherzelle zu verbessern. Diebei handelt es sich um den Gebrauch negativer Rückkopplungstechniken zur Verringerung der Leitungsverhältnisfehler und es handelt sich um Ladungsinjektionsannulierungstechniken einschließlich der Verwendung von Dummy-Schaltern und der Adoption völlig verschiedener Schaltungsanordnungen. Eine weitere analoge Stromspeicheranordnung ist aus EP-A-0 322 063 bekannt. Diese enthält, siehe insbesondere Fig. 7, einen Eingang (51) zum Empfangen eines Eingangsstroms, einen Ausgang (52) für einen Ausgangsstrom, der den Eingangsstrom oder einen darauf bezogenen Strom darstellt, eine erste (T51, C51) und eine zweite (T52, C52) Stromspeicherzelle und Stromkombiniermittel (S52) zum Abtasten des Eingangsstroms während einer ersten Taktperiode und Mittel (C51) zum Reproduzieren des abgetasteten Stromes als erster Ausgangsstrom während einer zweiten Taktperiode, wobei die zweite Stromspeicherzelle Mittel aufweist zum Abtasten (S53) des ersten Ausgangsstroms der ersten Stromspeicherzelle während der zweiten Taktperiode und Mittel (C52) zum Reproduzieren des abgetasteten ersten Ausgangsstroms als zweiter Ausgangsstrom während der ersten Taktperiode, wobei der genannte zweite Ausgangstrom als der genannte Ausgangsstrom an dem genannten Ausgang (52) herausgeliefert wird. Die zweite Stromspeicherzelle ist niemals mit dem Eingang (51) verbunden, so daß sie nur den genannten ersten Ausgangsstrom der genannten ersten Stromspeicherzelle abtastet.
Es ist nun u. a. eine Aufgabe der vorliegenden Erfindung die Konstruktion einer Stromspeicheranordnung mit einer verbesserten Leistung über die Basisstromspeicherzelle zu ermöglichen ohne daß dabei einige der Beschränkungen der bisher angewandten Schaltungsverbesserungstechniken eingeführt werden.
Die Erfindung schafft eine analoge Stromspeicheranordnung mit einem Eingang zum Empfangen eines Eingangsstroms, einem Ausgang für einen Ausgangsstrom, der den Eingangsstrom oder einen dazu in einem Verhältnis stehenden Strom darstellt, einer ersten und einer zweiten Stromspeicherzelle, und mit Stromkombiniermitteln, wobei die erste Stromspeicherzelle Mittel aufweist zum Abtasten des Eingangsstromes während eines ersten Unterteils eines ersten Teils einer Taktperiode und Mittel zum Reproduzieren des abgetasteten Stromes als Ausgangsstrom während eines zweiten Unterteils des ersten Teils der Taktperiode, wobei die zweite Stromspeicherzelle Mittel aufweist zum Abtasten der Summe des Eingangsstroms und des Ausgangsstroms der ersten Stromspeicherzelle während des zweiten Unterteils, wobei die erste und die zweite Stromspeicherzelle Mittel aufweist zum Reproduzieren der an den Eingängen abgetasteten Ströme zum Erzeugen eines ersten und eines zweiten Ausgangs-Unterstroms während eines zweiten späteren Teils der Taktperiode und/oder während einer späteren Taktperiode, wobei Stroinkombiniermittel vorgesehen sind zum Kombinieren des ersten und des zweiten Ausgangs-Unterstroms und wobei Mittel vorgesehen sind zum Zuführen der Unter-Ströme zu dem Stromausgang.
Der Erfindung liegt ein Zwei-Schritte-Prozeß zugrunde, wobei eine erste (grobe) Speicherzelle den Eingangsstrom während des ersten Unterteils des Eingangsteils einer taktsignalgesteuerten Periode abtastet und eine zweite (feine) Speicherzelle die Differenz zwischen dem Eingangsstrom und dem in der ersten Stromspeicherzelle während des zweiten Unterteils gespeicherten Strom fühlt. Während des Ausgangsteils werden die Ausgangsströme der beiden Stromspeicherzellen kombiniert zum Erzeugen eines Ausgangsstroms, der dem Eingangsstrom nahezu entspricht, wobei die Fehler durch den Zwei-Schritte-Prozeß reduziert werden. Die Eingangs-Unterteile und der Ausgangsteil brauchen nicht innerhalb einer einzigen Taktperiode zu liegen und insbesondere könnte der Eingangsteil durch eine Anzahl Taktperioden von dem Ausgangsteil getrennt sein. Die Beschränkung in Bezug auf die Trennung zwischen den Eingangs- und den Ausgangszeiten ist die Periode, in der die Speicherzelle den Ausgangsstrom beibehalten kann. Da dies normalerweise durch die Ladung eines Kondensators bestimmt wird, wird diese Zeit abhängig sein von der Wegleckrate der Ladung des Kondensators.
Die erste und die zweite Speicherzelle können je einen MOS-Transistor aufweisen, dessen Gate-Elektrode und Drain-Elektrode über einen Schalter gekoppelt sind, wobei der Schalter auf das Taktsignal reagiert, wobei jede Zelle einen Eingangsstrom fühlt, wenn der zugeordnete Schalter geschlossen wird und einen Ausgangsstrom erzeugt, wenn der zugeordnete Schalter offen ist.
Dadurch wird eine einfache Implementierung mit der Ladung der Gate- Source-Kapazität geschaffen, wenn der Transistor in Diodensschaltung verbunden ist um zu Fühlen, daß der Eingangsstrom effektiv ist um den Strom durch den Transistor beizubehalten, wenn der Schalter offen ist und um den gleichwertigen Ausgangsstrom zu erzeugen. Es ist selbstverständlich möglich, zusätzliche Kapazität hinzuzufügen, wenn eine "Speicher"-Kapaziät größer als die der eigenen Source-Gate-Kapazität gewünscht ist. Die Verwendung einer einfachen Stromspeicherzelle ist vorteilhaft bei der Verringerung des erforderlichen Spannungsraums, wodurch die Möglichkeit geschaffen wird, daß Speisespannungen geringer Leistung mit denjenigen zusammenarbeiten können, die für digitale VLSI-Prozesse vorgeschlagen werden.
Die zweite Stromspeicherzelle kann dazu vorgesehen sein, während des ersten Unterteils einen konstanten Vorstrom zu schaffen, wobei der Vorstrom zusammen mit dem Eingangsstrom der ersten Speicherzelle zugefügt wird.
Dadurch können Eingangsströme beider Polaritäten verarbeitet werden, und zwar bis einschließlich zu dem Wert des Vorstromes, und dies minimiert die erforderlichen bauteile zum Erzeugen des Vorstroms. Das bedeutet, hierbei wird die feine Speicherzelle benutzt um während des ersten Unterteils den Vorstrom zu erzeugen.
Die zweite Stromspeicherzelle kann Mittel aufweisen zum Verbinden der Gate-Elektrode des Transistors in der zweiten Stromspeicherzelle mit einer Vorpotentialquelle während des ersten Unterteils.
dadurch kann die zweite Stromspeicherzelle in dieser Kapazität sowie als reine Stromquelle während des ersten Unterteils funktionieren. Dies kann dadurch erzielt werden, daß ein Schalter vorgesehen wird, der nur während dieses ersten Unterteils geschlossen wird, wodurch eine Vorspannung mit der Gate-Elektrode des Transistors verbunden wird.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
Fig. 1 ein Schaltbild einer bekannten analogen Stromspeicherzelle,
Fig. 2 ein schematisches Blockschaltbild einer analogen Stromspeicheranordnung nach der Erfindung,
Fig. 3 ein Schaltbild einer analogen Stromspeicherzelle nach der Erfindung,
Fig. 4 Wellenformen von Taktsignalen, benutzt zur Steuerung von Schaltern in der Ausführungsform nach Fig. 3, und
Fig. 5 eine Darstellung der Wirkungsweise des analogen Stromspeichers nach Fig. 1.
Fig. 1 ist ein Schaltbild einer bekannten Basisstromspeicherzelle, die einen nMOS-Transistor T1 aufweist, dessen Source-Elektrode mit einer negativen Speiseschiene 1 verbunden ist und dessen Drain-Elektrode über einen Schalter S1 mit der Gate-Elektrode verbunden ist. Zwischen der Gate-Elektrode und den Source- Elektroden des Transistors T1 ist ein Kondensator C1 vorgesehen, der durch die Gate- Source-Kapazität des Transistors T1 gebildet sein kann. Über einen Schalter S2 ist ein Eingang 2 mit der Drain-Elektrode des Transistors T1 verbunden, ebenso wie mit der Drain-Elektrode eines pMOS-Transistors T2, dessen Source-Elektrode mit einer positiven Speiseschiene 3 verbunden ist, wobei die Gate-Elektrode des Transistors T2 mit einer Bezugsspannung VR verbunden ist. Ein dritter Schalter S3 verbindet den knotenpunkt der Drain-Elektroden der Transistoren T1 und T2 mit dem Ausgang 4.
Von der in Fig. 1 dargestellten Stromspeicherzelle werden die schalter S1 bis einschließlich S3 von einem Taktsignal, in dessen einer Phase Φ1 die Schalter S1 und S2 geschlossen sind und in dessen anderer Phase Φ2 der Schalter S3 geschlossen ist. Auf diese Weise fließen im Betrieb in der Phase Φ1 des Taktsignals ein Eingangsstrom i und ein von dem Transistor T2 erzeugter Bias-Strom j in die Drain-Elektrode des Transistors T1, der als Diode geschaltet ist. Dadurch wird der Kondensator C1 auf die Gate-Elektrodenspannung des Transistors T1 aufgeladen. Wenn die Schalter S 1 und S2 am Ende der Phase Φ 1 sich öffnen, läßt der Transistor T1 einen Strom durch, der normalerweise dem gefühlten Strom (i+j) während der Phase Φ 1 entspricht, weil die in dem Kondensator C1 gespeicherte Ladung dafür sorgt, daß das Gate-Potential beibehalten wird. Dadurch wird, wenn der Schalter S3 sich während der Taktphase Φ 2 schließt, ein Ausgangssignal io erzeugt, das dem Wert j-(i+j) = -i entspricht. Auf diese Weise wird während der Phase Φ 1 der Eingangsstrom i als invertierter Ausgangsstrom io während der Phase Φ 2 reproduziert. Die Phasen Φ 1 und Φ 2 können also durch jedes gewünschtes Intervall voneinander getrennt werden, unter der Voraussetzung daß es kein Weglecken der Ladung des Kondensators C1 gibt, und es können zwei solcher Stromspeicherzellen in Kaskade geschaltet werden zum Erzeugen einer Taktperiodenverzögerung vom Eingang zum Ausgang.
Wie eingangs erwähnt, hat diese Stromspeicherzelle den Vorteil, daß es keine Fehler gibt, die durch Fehlanpassung des Transistors entstanden sind, da dieselbe Schaltungsanordnung zum Fühlen des Eingangsstroms sowie zum Erzeugen des Ausgangsstroms benutzt wird. Es gibt aber andere Fehler, von denen einer der Konduktanzverhältnisfehler ist. Während der Phase Φ 2, wenn die Zelle ihrer last Ausgangsstrom liefert, kann die Drain-Spannung der Transistoren T1 und T2 ändern, und zwar von derjenigen, die während der Phase Φ 1 auftritt, wenn der Eingangsstrom gefühlt wird. Dies verursacht einen Fehler in dem Ausgangsstrom durch Kanallängenmodulation und durch kapazitive Rückkopplung zu der Speicherkapazität (C1) über die Gate- Drain-Überlappungskapazität.
Eine weitere Fehlerquelle ist Ladungsinjektion. Am Ende der Phase Φ 1 wird der Schalter S1 geöffnet und während dieses Vorgangs wird über den Gate-Kanal des Schalttransistors und die Drain-Gate-Überlappungskapazitäten Ladung in den Speicherkondensator C1 eingespeist. Die Schalter S1 bis einschließlich S3 werden selbstverständlich als MOS-Transistoren ausgebildet. Die resultierende Störung der Gate-Spannung des Transistors T1 verursacht einen Fehler in der Drain-Spannung des Speichertransistors (T1) während der Phase Φ 2.
Zellen für eine große Bandbreite haben eine geringere Kanallänge und dies führt zu Kanallängenmodulation sowie dazu, daß die kapazitiven Rückkopplungseffekte größer sind. Der höhere Transkonduktanzwert bedingt einen höheren Wert der Einschaltkonduktanz um eine monotone Einstellung zu gewährleisten und dies führt zu einer höheren Ladungsinjektion. Dadurch nehmen Konduktanzverhältnisfehler und Ladungsinjektion mit der Bandbreite zu.
Es wurden bereits viele Schaltungsanordnungsverbesserungen vorgeschlagen zur Verbesserung der analogen Leistung und insbesondere wurden Gegenkopplungstechniken angewandt zur Stabilisierung der Drainspannung des Speichertransistors T1 und folglich zur Verringerung des Konduktanzverhältnisfehlers. Die Rückkopplung wurde entweder zur Stabilisierung der Eingangsspannung der Zelle benutzt durch den Gebrauch eines Verstärkers mit geerdeter Source-Elektrode oder eines Verstärkers mit geerdeter Gate-Elektrode oder zum Puffern der Drain des Speichertransistors gegen äußere Spannungsschwankungen durch Verwendung verschiedener Kaskodentechniken. Diese Maßnahmen haben eine Verringerung der Konduktanzverhältnisfehler um mehrere Größenordnungen ermöglicht, sie haben eine wesentliche Mehraufwand an vergrößertem Siliziumgebiet und Leistungsaufnahme. Weiterhin ist, wenn Spannungsbauhöhe durch zusätzliche Transistoren benutzt wird, Niederspeisespannungsbetrieb (1,5 Volt oder 3 Volt) unmöglich. Die komplexere Rückkopplungsschleifen können Systeme dritter ordnung schaffen und dies verringert die verfügbare Bandbreite.
Es wurden viele andere Verbesserungen vorgeschlagen zur Verringerung von Ladungsinjektionsfehlern. Die üblichste Verbesserung ist der Gebrauch von Dum my-Schaltern, deren Gates durch invertierte Taktsignale betrieben werden in einem Versuch, gleiche und entgegengesetzte Ladung an den Speicherkondensator anzulegen. Damit diese Technik erfolgreich ist, muß die Schalterladung gleichermaßen aufgeteilt werden zwischen den Klemmen, und zwar derart, daß die Hälfte der gesamten Ladung in den Speicherkondensator fließt. Diese Anforderung läßt sich aber in der Praxis manchmal nur schwer erfüllen. Weiterhin kann, weil kleine Transistoren verwendet werden für den Schalter und die Dummy-Schalter zur Minimierung der Ladungsinjektion, die Anpassung der Transistorladungen geringfügig sein und dies kann zu einer nur mäßigen Reduktion der Ladungsinjektion führen. Völlig differentielle Schaltungsanordnungen haben eine niedrigere Ladungsinjektion und können zusammen mit Dummy- Schaltern verwendet werden zur weiteren Verringerung der Ladungsinjektion. Trotz dieser Verbesserungen bleibt die Ladungsinjektion eine wesentliche Fehlerquelle bei geschalteten Stromschaltungen, insbesonderen bei denen mit großen Bandbreiten.
Die in Fig. 2 dargestellte Stromspeicheranordnung wurde entworfen unter Anwendung eines alternativen Prinzips auf die Schaltungsverbesserungen, die anhand der Schaltungsanordnung nach Fig. 1 beschrieben wurden. Das Prinzip ist eine Gesamtfehlerverringerung zu schaffen, und zwar durch den betrieb der Schaltungsanordnung statt durch eine brockenweise Durchführung von Verbesserungen zum Ünterdrücken einzelner Fehler.
Wie in Fig. 2 dargestellt, hat die Stromspeicheranordnung einen Eingang 21, der über einen Schalter S21 mit den Eingängen einer ersten (groben) Stromspeicherzelle 22 und einer zweiten (feinen) Stromspeicherzelle 23 verbunden ist. Zwischen der ersten und der zweiten Stromspeicherzelle 21 und 22 und einem Ausgang 24 der Stromspeichweranordnung ist ein Schalter S22 vorgesehen.
Im Betrieb wird der Prozeß der Speicherung des dem Eingang 21 zugeführten Eingangsstroms in zwei Schritten durchgeführt. Während des ersten Unterteils der Phase Φ 1 wird der Eingangsstrom abgetastet und in der Speicherzelle 22 grob gespeichert und danach folgt in einem zweiten Unterteil der Phase Φ 1 ein feiner schritt, in dem der Fehler in dem groben Schritt hergeleitet und in der Speicherzelle 23 gespeichert wird. Das Ausgangssignal wird dann von den beiden Zellen in der Phase Φ 2 geliefert, so daß das Ausgangssignal der zelle 22 durch den in der Zelle 23 gemessenen Fehler korrigiert wird, damit eine genaue Reproduktion des Eingangsstroms erhalten wird.
Eine Schaltungsanordnung, welche diese Zwei-Schritte-Prozedur durchführt, ist in Fig. 3 dargestellt und deren Wirkungsweise wird anhand der Fig. 4 und 5 näher beschrieben.
Wie in Fig. 3 dargestellt, hat die Stromspeicheranordnung einen Eingang 30, der über einen Schalter S30 mit dem Knotenpunkt der Drain-Elektrode eines nMOS-Transistors T31 und eines pMOS-Transistors T32 verbunden ist. Zwischen der Gate-Elektrode und der Drain-Elektrode des Transistor T31 ist ein Schalter S31 vorgesehen, während zwischen der Gate-Elektrode und der Source-Elektrode ein Kondensator C31 vorgesehen ist. Zwischen der Gate-Elektrode und der Drain-Elektrode des Transistors T32 ist ein Schalter S32 vorgesehen, während zwischen der Gate-Elektrode und der Source-Elektrode ein Kondensator C32 vorgesehen ist über einen Schalter S33 ist eine Quelle von Bezugspotential VR mit der Gate-Elektrode des Transistors T32 verbunden. Die Source-Elektrode des Transistors T31 isr mit einer negativen Spannungsschiene 31 verbunden, während die Source-Elektrode des Transistors T32 mit einer positiven Speiseschiene 32 verbunden ist. Der Knotenpunkt der Source- Elektroden der Transistoren T31 und T32 ist über einen Schalter S34 mit einem Ausgang 33 verbunden.
Im Betrieb ist der Schalter S30 während eines ersten Teils Φ 1 eines Taktsignals geschlossen, während die Schalter S31 und S33 während eines ersten Unterteils Φ 1a des ersten Teils Φ 1 und der Schalter S32 während eines zweiten Unterteils Φ 1b des ersten Teils Φ 1 geschlossen ist. Der Schalter S34 ist während eines zweiten Teils Φ 2 des Taktsignals geschlossen. Die relative Pasierung der Taktsignale ist in Fig. 4 dargestellt.
Der Transistor T31, der Schalter S31 und der Kondensator C31 bilden einen groben Speicher, der den Eingangsstrom während des Unterteils Φ 1a des Taktsignals abtastet. Zu der Zeit, wie in Fig. 5a dargestellt, funktioniert der Transistor T32 als Vorstromquelle, die einen Vorstrom j erzeugt, dessen Größe abhängig ist von der Bezugsspannung VR. Am Ende des Unterteils Φ 1a wird der Schalter S31 geöffnet und der Transistor T31 läßt einen Strom i + j + δi durch, wobei δi der signalabhängige Feldef fekttransistorhlerstrom ist, der durch Ladungsinjektion in dem Transistor T31, durch unvollständige Einstellung während des Unterteils Φ 1a und durch abgetastete Störung entsteht. Während des Unterteils Φ 1b ist der Transistor T32 als Diode geschaltet (der Schalter S32 ist geschlossen und der Schalter S33 ist geöffnet, wie in Fig. 5b dargestellt). Der Signalstrom i fließt nach wie vor in den Eingang und durch den Schalter S30 und folglich geht Strom durch den Transistor S32 in Richtung von j + δi. Am Ende des Unterteils Φ 1b wird die Spannung an den Drain-Elektroden der Transistoren T31 und T32 nahe bei demjenigen Wert liegen, den es gibt, wenn kein Signal vorhanden ist (i = 0) da δi vielniedriger ist als j. Die Schaltungsanordnung entwickelt eine Spannung an den Drain-Elektroden der Speichertransistoren T31 und T32, die zu einer virtuellen Erdung gleichwertig ist.
Während des Teils Φ 2 ist der Schalter S32 geöffnet und der Schalter S34 geschlossen. Wenn der Schalter S32 geöffnet wird, tritt in dem feinen Speicher ein zusätzlicher Fahler Δi auf (T32, S32, C32), hauptsächlich durch Ladungsinjektion, und es wird ein Ausgangsstrom von -i + Δi erzeugt und durch den Schalter S34 zu dem Ausgang 33 geschickt. Wenn das Ausgangssignal einer zweiten Zelle gleichen Typs aber arbeitend in den Taktteilen Φ 2, Φ 2a, Φ 2b und Φ 1, zugeführt wird, bildet die zweite Zelle während des Unterteils Φ 2b eine ähnliche "virtuelle Erdung" -Spannung an dem Eingang. Die Drain-Elektroden der Transistoren T31 und T32 werden danach nahezu auf dieselbe Spannung gehalten, und zwar während des Eingangsunterteils Φ 1b und des Ausgangsteils Φ 2 (oder wenigstens des Unterteils Φ 2b). Dies entspricht der Bedingung, geschaffen durch die Gegenkopplung bei herkömmlichen Stromspeicherzellen. Weiterhin ist, weil der Stromin dem Feinspeichertransistot (T32) und die Spannung an dessen Schalter (S32) während dieser Teile gleichermaßen konstant sind, der Ladungsinjektionsfehler des Feinspeichers nahezu unabhängig von dem Eingangssignal, d. h. Δi nähert einem Offsetfehler. Trotz der signalabhängigen Fehler in dem Grobspeichertransistor T31 (und in den herkömmlichen Zellen) ist ein Offsetfehler weniger ernst, da in Schaltungsanordnungen, die Paaren von Zellen benutzen, beispielsweise in integrierten Schleifenschaltungen, Verzögerungszellen usw. der Offset der ersten Zelle durch den der zweiten Zelle nahezu rückgängig gemacht wird. Das Signal wird über die Speicheranordnung mit einem Fehler Δi übertragen, der eher von dem Zwischenfehler δi verursacht wird, als von dem vollen Eingangssignalstrom i.

Claims

1. Analoge Stromspeicheranordnung mit einem Eingang (30) zum Empfangen eines Eingangsstroms, mit einem Ausgang (33) für einen Ausgangsstrom, der den Eingangsstrom oder einen dazu in einem Verhältnis stehenden Strom reproduziert, mit einer ersten und einer zweiten Stromspeicherzelle (22, 23), und mit Stromkombiniermitteln, wobei die erste Stromspeicherzelle (22) Mittel (S31) aufweist zum Abtasten des Eingangsstromes während eines ersten Unterteils (Φ 1a) eines ersten Teils (Φ 1) einer Taktperiode und Mittel (C31) zum Reproduzieren des abgetasteten Stromes als Ausgangsstrom während eines zweiten Unterteils (Φ 1b) des ersten Teils (Φ 1) der Taktperiode, wobei die zweite Stromspeicherzelle (23) Mittel (S32) aufweist zum Abtasten der Summe des Eingangsstroms und des Ausgangsstroms der ersten Stromspeicherzelle während des zweiten Unterteils (Φ 1b), wobei die erste und die zweite Stromspeicherzelle Mittel (C31, C32) aufweist zum Reproduzieren der an den Eingängen abgetasteten Ströme zum Erzeugen eines ersten und eines zweiten Ausgangs- Unterstroms während eines zweiten späteren Teils (Φ 2) der Taktperiode und/oder während einer späteren Taktperiode, wobei Stromkombiniermittel vorgesehen sind zum Kombinieren des ersten und des zweiten Ausgangs-Unterstroms und wobei Mittel (S34) vorgesehen sind zum Zuführen der Unterströme zu dem Stromausgang.

2. Analoge Stromspeicheranordnung nach Anspruch 1, wobei die erste und die zweite Speicherzelle je einen MOS-Transistor (T31, T32) aufweisen, dessen Gate- Elektrode und Drain-Elektrode über einen Schalter (S31, S32) gekoppelt sind, wobei der Schalter auf das Taktsignal reagiert, wobei jede Zelle einen Eingangsstrom abtastet, wenn der zugeordnete Schalter geschlossen ist und einen Ausgangsstrom erzeugt, wenn der zugeordnete Schalter offen ist.

3. Analoge Stromspeicheranordnung nach Anspruch 2, wobei die zweite Stromspeicherzelle dazu vorgesehen ist, während des ersten Unterteils einen konstanten Vorstrom (j) zu schaffen, wobei der Vorstrom zusammen mit dem Eingangsstrom der ersten Speicherzelle zugefügt wird.

4. Analoge Stromspeicheranordnung nach Anspruch 3, mit Mitteln zum während des ersten Unterteils Verbinden der Gate-Elektrode des Transistors (T32) in der zweiten Stromspeicherzelle mit einer Bias-Potentialquele.