DE68922240T2

DE68922240T2 - Complementary output circuit for a logic circuit.

Info

Publication number: DE68922240T2
Application number: DE68922240T
Authority: DE
Inventors: Yasushi Aoki
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1988-05-13
Filing date: 1989-05-12
Publication date: 1995-12-07
Anticipated expiration: 2009-05-13
Also published as: EP0341740B1; JPH0716158B2; EP0341740A3; DE68922240D1; JPH01286618A; US5013937A; EP0341740A2

Description

Die vorliegende Erfindung betrifft eine MOS-Transistor-Logikschaltung und insbesondere eine Ausgangsschaltung für eine Hochgeschwindigkeits-Logikschaltung mit kleinem Leistungsverbrauch.The present invention relates to a MOS transistor logic circuit and, more particularly, to an output circuit for a high-speed, low-power consumption logic circuit.

Es gibt zwei Arten von Logikschaltkreisen. Eine von ihnen ist ein komplementärer MOS-Transistor-Logikschaltkreis und die anderen ein Einzelkanal-, insbesondere N-Kanal-MOS- Transistor-Logikschaltkreis. Der komplementäre MOS-Transistor-Logikschaltkreis verwendet P- und N-Kanal-MOS-FETs und besitzt den Vorteil eines geringen Leistungsverbrauchs, jedoch den Nachteil einer verhältnismäßig geringen Operationsgeschwindigkeit. Das hängt damit zusammen, daß ein P- Kanal-MOS-Transistor eine geringere Schaltgeschwindigkeit als ein N-Kanal-MOS-Transistor besitzt. Insbesondere benötigt ein Logikschaltkreis, der mehrere zwischen dem Betriebspannungsanschluß und dem Ausgangsanschluß in Reihe liegende P-Kanal-MOS-Transistoren besitzt, eine sehr große Schaltzeit. Im Gegensatz dazu verwendet der N-Kanal-MOS- Transistor-Dogikschaltkreis Anreicherungs- und Verarmungs- MOS-FETS und besitzt den Vorteil einer hohen Operationsgeschwindigkeit. Ein Logikschaltkreis mit Anreicherungs- und Verarmungs-N-Kanal-MOS-Transistoren besitzt aber den Nachteil eines hohen Leistungsverbrauchs.There are two types of logic circuits. One of them is a complementary MOS transistor logic circuit and the other is a single-channel, particularly N-channel MOS transistor logic circuit. The complementary MOS transistor logic circuit uses P- and N-channel MOS FETs and has the advantage of low power consumption, but has the disadvantage of relatively low operation speed. This is because a P-channel MOS transistor has a lower switching speed than an N-channel MOS transistor. In particular, a logic circuit having a plurality of P-channel MOS transistors connected in series between the power supply terminal and the output terminal requires a very long switching time. In contrast, the N-channel MOS transistor logic circuit uses enhancement and depletion MOS FETs and has the advantage of high operation speed. However, a logic circuit with enhancement and depletion N-channel MOS transistors has the disadvantage of high power consumption.

Für einen Hochgeschwindigkeits-Logikschaltkreis mit einem niedrigen Leistungsverbrauch wird deshalb eine solche Logikschaltung verwendet, bei der nur N-Kanal-Anreicherungs- MOS-Transistoren eingesetzt werden, die mit einer zwischen der oberen und unteren Betriebsspannung liegenden Spannung im Gegentakt (push-pull manner) angesteuert werden. Eine derartige Logikschaltung besitzt jedoch den Nachteil, daß der logische High-Pegel des von der Logikschaltung erzeugten Ausgangssignals nicht die obere Eetriebsspannung erreicht, obwohl der Low-Pegel des Ausgangssignals der Logikschaltkreis die untere Betriebsspannung erreicht. Das hängt damit zusammen, daß ein MOS-Transistor vorhanden ist, dessen Sourceelektrode mit dem Ausgangsanschluß verbunden ist und dessen Drainelektrode mit dem Betriebsspannungsanschluß verbunden ist, der mit der oberen Betriebsspannung versorgt wird. Der logische High-Pegel des Ausgangssignals der Logikschaltung ist deshalb um die Schwellenspannung des verwendeten Transistors niedriger als die obere Betriebsspannung. Häufig wird eine sogenannte Bootstrapschaltung eingesetzt, um den logischen High-Pegel des Ausgangssignals der Logikschaltung auf die obere Betriebsspannung anzuheben. Die Bootstrapschaltung verringert jedoch die Operationsgeschwindigkeit der Logikschaltung. Anstelle einer Bootstrapschaltung wird deshalb eine Pegelwandlerschaltung als Ausgangsschaltung hinzugefügt, um den logischen High-Pegel des Ausgangssignals auf eine Spannung zu bringen, die gleich der oberen Betriebsspannung ist.For a high-speed logic circuit with low power consumption, a logic circuit is therefore used in which only N-channel enhancement MOS transistors are used, which are operated at a voltage between the upper and lower operating voltages. in push-pull manner. However, such a logic circuit has the disadvantage that the logic high level of the output signal generated by the logic circuit does not reach the upper operating voltage, although the low level of the output signal of the logic circuit reaches the lower operating voltage. This is due to the fact that a MOS transistor is present whose source electrode is connected to the output terminal and whose drain electrode is connected to the operating voltage terminal, which is supplied with the upper operating voltage. The logic high level of the output signal of the logic circuit is therefore lower than the upper operating voltage by the threshold voltage of the transistor used. A so-called bootstrap circuit is often used to raise the logic high level of the output signal of the logic circuit to the upper operating voltage. However, the bootstrap circuit reduces the operating speed of the logic circuit. Instead of a bootstrap circuit, a level converter circuit is therefore added as an output circuit to bring the logic high level of the output signal to a voltage equal to the upper operating voltage.

Stand der Technik ist ein komplementärer MOS (C-MOS)-Inverter als Pegelwandlerschaltung. Der C-MOS-Inverter besteht aus P-Kanal- und N-Kanal-MOS-Transistoren, die zwischen den Anschlüssen der oberen und unteren Betriebsspannung in Reihe liegen, und das von der Logikschaltung erzeugte Ausgangssignal wird den Gateelektroden dieser Transistoren zugeführt. Der High-Pegel des Ausgangssignals schaltet den N- Kanal-Transistor EIN und sein Low-Pegel schaltet den P-Kanal-Transistor EIN. Als Folge davon vergrößert sich das Ausgangssignal der Logikschaltung, so daß seine Amplitude zwischen der ersten und der zweiten Betriebsspannung liegt.The state of the art is a complementary MOS (C-MOS) inverter as a level converter circuit. The C-MOS inverter consists of P-channel and N-channel MOS transistors that are connected in series between the terminals of the upper and lower operating voltages, and the output signal generated by the logic circuit is fed to the gate electrodes of these transistors. The high level of the output signal turns the N-channel transistor ON and its low level turns the P-channel transistor ON. As a result, the output signal of the logic circuit increases so that its amplitude lies between the first and second operating voltages.

Es sei hier jedoch angemerkt, daß der logische High-Pegel des Ausgangssignals immer noch etwas geringer ist als die erste Betriebsspannung, also nicht genau gleich dieser ist. Aus diesem Grund ist der Durchgangswiderstand des N-Kanal- Transistors verhältnismäßig groß, so daß sich sein Laststeuervermögen verringert. Dadurch verlangsamt sich die Operationsgeschwindigkeit bei einer Änderung des Ausgangssignals von der oberen Betriebsspannung auf die untere Betriebsspannung. Darüberhinaus arbeitet der C-MOS-Inverter als zusätzliche Gateschaltung, so daß die obige Änderungsgeschwindigkeit weiter verringert wird.However, it should be noted here that the logic high level of the output signal is still slightly lower than the first operating voltage, i.e. it is not exactly equal to it. For this reason, the on-resistance of the N-channel transistor is relatively large, so that its load driving capacity is reduced. As a result, the operation speed slows down when the output signal changes from the upper operating voltage to the lower operating voltage. In addition, the C-MOS inverter works as an additional gate circuit, so that the above change speed is further reduced.

Aus der GB-A-2 113 936 ist ein digitaler Pegelschieber bekannt, bei dem ein Transistor eines Transistorpaares rastend ausschaltet, um eine Fehlstromableitung zu verhindern.From GB-A-2 113 936 a digital level shifter is known in which one transistor of a transistor pair switches off in a latching manner in order to prevent a fault current discharge.

Weiterhin beschreibt GLASSER et al.: in "The Design and analysis of VLSI circuits", Addison-Wesley, 1985, Reading, US, auf den Seiten 20, 21 und 31, daß ein Anreicherungs- MOS-Transistor, dessen Drainelektrode und Gateelektrode mit derselben Spannung versorgt werden, an seiner Sourceelektrode eine Ausgangsspannung erzeugt, die um seine Schwellenspannung niedriger als die Gatespannung ist. Als Lösung wird eine Kombination aus beiden Arten Schalttransistoren und Restaurierungsgattern vorgeschlagen.Furthermore, GLASSER et al.: in "The Design and analysis of VLSI circuits", Addison-Wesley, 1985, Reading, US, on pages 20, 21 and 31, describe that an enhancement MOS transistor, whose drain electrode and gate electrode are supplied with the same voltage, produces an output voltage at its source electrode that is lower than the gate voltage by its threshold voltage. As a solution, a combination of both types of switching transistors and restoration gates is proposed.

Deshalb ist es eine Aufgabe der vorliegenden Erfindung, eine verbesserte Ausgangsschaltung für eine Logikschaltung bereitzustellen, mit der das Verhalten bei einer hohen Operationsgeschwindigkeit verbessert und der Leistungsverbrauch der Logikschaltung verringert wird.Therefore, it is an object of the present invention to provide an improved output circuit for a logic circuit which improves the performance at a high operation speed and reduces the power consumption of the logic circuit.

Eine andere Aufgabe der vorliegenden Erfindung besteht darin, eine Ausgangsschaltung bereitzustellen, welche ein Signal mit einer ersten Amplitude empfängt und ohne Verlust an Operationsgeschwindigkeit ein Signal mit einer zweiten, vergrößerten Amplitude abgibt.Another object of the present invention is to provide an output circuit which receives a signal having a first amplitude and without loss at operating speed a signal with a second, increased amplitude.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, ein Logikgate bereitzustellen, welches bei einer hohen Geschwindigkeit mit einem niedrigen Leistungsverbrauch arbeitet und ein Ausgangssignal erzeugt, dessen logischer High-Pegel im wesentlichen gleich dem oberen Pegel der Betriebsspannung ist und dessen logischer Low-Pegel im wesentlichen gleich dem unteren Pegel der Betriebsspannung ist.Another object of the present invention is to provide a logic gate which operates at a high speed with low power consumption and produces an output signal whose logic high level is substantially equal to the upper level of the operating voltage and whose logic low level is substantially equal to the lower level of the operating voltage.

Gemäß der vorliegenden Erfindung wird eine Ausgangsschaltung bereitgestellt, deren Merkmale im Anspruch 1 definiert sind.According to the present invention there is provided an output circuit, the features of which are defined in claim 1 .

Wenn das Eingangssignal auflogischem High-Pegel liegt, wird der n-Kanal-Transistor durch eine Spannung vorgespannt, die ein wenig kleiner als seine Schwellenspannung ist, und er ist somit AUS-geschaltet. Andererseits liegt an der Gateelektrode des P-Kanal-Transistors die zweite Betriebsspannung, und er ist somit EIN-geschaltet. Demzufolge wird der Ausgangsanschluß auf die obere Betriebsspannung angehoben. Wenn das Eingangssignal den logischen Low-Pegel annimmt, wird der N-Kanal-Transistor durch die obere Betriebsspannung vorgespannt und ist somit EIN-geschaltet. Da der N-Kanal-Transistor durch die Betriebsspannung vorgespannt wird, ist sein Durchgangswiderstand extrem klein um den Ausgangsanschluß mit einem großen Strom zu belasten. Da das Eingangssignal an die Sourceelektrode des N-Kanal-Transistors angelegt wird, nicht an seine Gateelektrode, schaltet der Ausgang darüberhinaus mit hoher Geschwindigkeit auf die untere Betriebsspannung um. In die Gateelektrode des P- Kanal-Transistors wird hingegen das Eingangssignal mit logischem High-Pegel eingespeist. Da das Eingangssignal mit logischem High-Pegel niedriger als die obere Betriebsspannung ist, gerät der P-Kanal-Transistor nicht in den AUS-Zustand, sondern in einen Zustand hohen Innenwiderstandes. Aus diesem Grund nimmt der Ausgangsanschluß nicht völlig die untere Betriebsspannung an, sondern eine Spannung, die etwas höher als die untere Betriebsspannung ist. Da der N- Kanal-Transistor jedoch ein großes Stromaufnahmevermögen aufweist, ist der Betrag der etwas über der unteren Betriebsspannung liegenden Spannung vernachlässigbar. Der so gestaltete Ausgangsanschluß nimmt praktisch die untere Betriebsspannung an.When the input signal is at logic high level, the n-channel transistor is biased by a voltage slightly lower than its threshold voltage and is turned OFF. On the other hand, the gate electrode of the p-channel transistor is applied with the second operating voltage and is turned ON. As a result, the output terminal is raised to the upper operating voltage. When the input signal becomes logic low level, the n-channel transistor is biased by the upper operating voltage and is turned ON. Since the n-channel transistor is biased by the operating voltage, its on-resistance is extremely small to load a large current to the output terminal. Moreover, since the input signal is applied to the source electrode of the n-channel transistor, not to its gate electrode, the output switches to the lower operating voltage at high speed. On the other hand, the gate electrode of the p-channel transistor is fed with the input signal at logic high level. Since the input signal with logic high level is lower than the upper operating voltage , the P-channel transistor does not go into the OFF state, but into a state of high internal resistance. For this reason, the output terminal does not completely assume the lower operating voltage, but a voltage slightly higher than the lower operating voltage. However, since the N-channel transistor has a large current capacity, the amount of voltage slightly above the lower operating voltage is negligible. The output terminal designed in this way practically assumes the lower operating voltage.

Die obigen und weitere Aufgaben, Vorteile und Merkmale der vorliegenden Erfindung sollen durch die folgende Beschreibung deutlicher werden, die an Hand der beiliegenden Zeichnungen erfolgt, von denenThe above and other objects, advantages and features of the present invention will become more apparent from the following description taken in conjunction with the accompanying drawings, in which

Fig. 1 ein typisches Schaltbild entsprechend einem ersten Ausführungsbeispiel der vorliegenden Erfindung darstellt;Fig. 1 is a typical circuit diagram according to a first embodiment of the present invention;

Fig. 2 ein typisches Schaltbild entsprechend einem zweiten Ausführungsbeispiel der vorliegenden Erfindung darstellt;Fig. 2 shows a typical circuit diagram according to a second embodiment of the present invention;

Fig. 3 ein typisches Schaltbild entsprechend einem dritten Ausführungsbeispiel der vorliegenden Erfindung darstellt;Fig. 3 is a typical circuit diagram according to a third embodiment of the present invention;

Fig. 4 ein typisches Schaltbild entsprechend einem vierten Ausführungsbeispiel der vorliegenden Erfindung darstellt; undFig. 4 shows a typical circuit diagram according to a fourth embodiment of the present invention; and

Fig. 5 ein typisches Schaltbild entsprechend einem fünften Ausführungsbeispiel der vorliegenden Erfindung darstellt.Fig. 5 shows a typical circuit diagram according to a fifth embodiment of the present invention.

Als erstes Ausführungsbeispiel der vorliegenden Erfindung wird in Fig. 1 eine 2-Eingangs-EX-OR(EXCLUSIV-ODER)-Gateschaltung gezeigt. Die Gateschaltung enthält erste direkte und inverse Eingangsdatenanschlüsse 1 und 2, zweite direkte und inverse Eingangsdatenanschlüsse 3 und 4, die direkten und inversen Ausgangsanschlüsse 5 und 6, die logische Verarbeitungsschaltung 7 und die Ausgangsschaltung 8. Am Anschluß 1 liegt ein erstes Datensignal IA an, dessen logischer High-Pegel im wesentlichen gleich einer ersten Betriebsspannung und dessen logischer Low-Pegel im wesentlichen gleich einer zweiten Betriebsspannung ist. In der vorliegenden und der folgenden Beschreibung ist die erste Betriebspannung eine positive Spannung von 5V und wird mit "VDD" bezeichnet, und die zweite Betriebsspannung ist das Massepotential, d.h. 0V, und wird mit "GND" bezeichnet. Der Anschluß 2 erhält das invertierte Signal IA des ersten Datensignals IA. Am Anschluß 3 liegt ein zweites Datensignal IB an, dessen logischer High-Pegel im wesentlichen gleich VDD und dessen logischer Low-Pegel im wesentlichen gleich GND ist, wobei der Anschluß 4 das invertierte Signal IB des zweiten Datensignals erhält.As a first embodiment of the present invention, a 2-input EX-OR gate circuit is shown in Fig. 1. The gate circuit includes first direct and inverse input data terminals 1 and 2, second direct and inverse input data terminals 3 and 4, the direct and inverse output terminals 5 and 6, the logic processing circuit 7 and the output circuit 8. At terminal 1 there is applied a first data signal IA whose logic high level is substantially equal to a first operating voltage and whose logic low level is substantially equal to a second operating voltage. In the present and the following description, the first operating voltage is a positive voltage of 5V and is referred to as "VDD" and the second operating voltage is the ground potential, i.e. 0V, and is referred to as "GND". At terminal 2 there is applied the inverted signal IA of the first data signal IA. At terminal 3 there is applied a second data signal IB whose logic high level is substantially equal to VDD and whose logic low level is substantially equal to GND, at terminal 4 there is applied the inverted signal IB of the second data signal.

Die logische Verarbeitungsschaltung 7 wird aus acht MOS- Transistoren MN13 bis MN20 gebildet, die sämtlich N-Kanal- Anreicherungstransistcren sind. Die Transistoren MN13 und MN14 sind zwischen dem ersten Betriebsspannungsanschluß 9, an dem VDD anliegt, und dem zweiten Betriebsspannungsanschluß 10, an dem Masse liegt, in Reihe angeschlossen. Ebenso sind die Transistoren MN15 und MN16 zwischen den Anschlüssen 9 und 10 in Reihe angeschlossen. Der Transistor MN 17 liegt zwischen dem Verbindungspunkt N1 der Transistoren MN13 und MN14 und dem inversen Zwischenausgangsanschluß 11, und der Transistor MN18 liegt zwischen dem Verbindungspunkt N1 und dem direkten Zwischenausgangsanschluß 12. Der Transistor MN19 liegt zwischen dem Verbindungspunkt N2 der Transistoren MN15 und MN16 und dem Anschluß 12 und der Transistor MN20 liegt zwischen dem Verbindungspunkt N2 und dem Anschluß 11. Der Eingangsanschluß 1 ist gleichzeitig mit den Gateelektroden der Transistoren MN14 und MN15 verbunden, und der Anschluß 2 ist gleichzeitig mit den Gateelektroden der Transistoren MN13 und MN16 verbunden. Der Anschluß 3 ist gleichzeitig mit den Gateelektroden der Transistoren MN18 und MN20 verbunden und der Anschluß 4 ist gleichzeitig mit den Gateelektroden der Transistoren MN17 und MN19 verbunden.The logic processing circuit 7 is formed of eight MOS transistors MN13 to MN20, all of which are N-channel enhancement transistors. The transistors MN13 and MN14 are connected in series between the first operating voltage terminal 9, to which VDD is applied, and the second operating voltage terminal 10, to which ground is applied. Likewise, the transistors MN15 and MN16 are connected in series between the terminals 9 and 10. The transistor MN 17 is connected between the connection point N1 of the transistors MN13 and MN14 and the inverse intermediate output terminal 11, and the transistor MN18 is connected between the connection point N1 and the direct intermediate output terminal 12. The transistor MN19 is connected between the connection point N2 of the transistors MN15 and MN16 and the terminal 12, and the transistor MN20 is connected between the connection point N2 and the terminal 11. The input terminal 1 is simultaneously connected to the gate electrodes of the transistors MN14 and MN15, and the terminal 2 is simultaneously connected to the gate electrodes of the transistors MN13 and MN16. Terminal 3 is simultaneously connected to the gate electrodes of the transistors MN18 and MN20 and terminal 4 is simultaneously connected to the gate electrodes of the transistors MN17 and MN19.

Wenn die ersten und zweiten Eingangsdatensignale IA und IB beide den logischen High-Pegel annehmen, werden die Transistoren MN14, MN18, MN15 und MN20 EIN-geschaltet und die übrigen Transistoren MN13, MN17, MN16 und MN19 werden AUS-geschaltet. In dem Fall, daß beide Datensignale IA und IB den logischen Low-Pegel annehmen, werden die Transistoren MN14, MN18, MN15 und MN20 AUS-geschaltet und die Transistoren MN13, MN17, MN16 und MN19 EIN-geschaltet. Solange beide Datensignale IA und IB denselben logischen Pegel besitzen, erhält demzufolge das direkte Zwischenausgangssignal P am Anschluß 12 logischen Low-Pegel und das inverse Zwischenausgangssignal P am Anschluß 11 logischen High-Pegel. Wenn die ersten und zweiten Datensignale IA und IB dagegen unterschiedliche logische Pegel zueinander haben, werden die Transistoren MN14, MN17, MN15 und MN19 (oder MN13, NN18, MN16 und NN20) EIN-geschaltet, und die Transistoren MN13, MN18, MN16 und MN20 (oder MN14, MN17, MN15 und MN19) werden AUS-geschaltet. Dadurch erhält das direkte und inverse Zwischenausgangssignal P beziehungsweise P logischen Low-Pegel beziehungsweise logischen High-Pegel. Die logische Verarbeitungsschaltung führt also mit den beiden Eingangsdatensignalen IA und IB eine logische EX-OR-Verarbeitung durch. Da die Schaltung 7 nur aus N-Kanal-Anreicherungstransistoren besteht, erfolgt die logische Verarbeitung mit einer hohen Geschwindigkeit. Darüberhinaus werden die Transistoren MN13 und MN14 beziehungsweise MN15 und MN16 im Gegentakt (push-pull manner) angesteuert, wodurch der Leistungsverbrauch der Schaltung 7 sehr klein wird.When the first and second input data signals IA and IB both assume the logic high level, the transistors MN14, MN18, MN15 and MN20 are turned ON and the remaining transistors MN13, MN17, MN16 and MN19 are turned OFF. In the case that both data signals IA and IB assume the logic low level, the transistors MN14, MN18, MN15 and MN20 are turned OFF and the transistors MN13, MN17, MN16 and MN19 are turned ON. As long as both data signals IA and IB have the same logic level, therefore, the direct intermediate output signal P at the terminal 12 receives the logic low level and the inverse intermediate output signal P at the terminal 11 receives the logic high level. On the other hand, when the first and second data signals IA and IB have different logic levels from each other, the transistors MN14, MN17, MN15 and MN19 (or MN13, NN18, MN16 and NN20) are turned ON, and the transistors MN13, MN18, MN16 and MN20 (or MN14, MN17, MN15 and MN19) are turned OFF. As a result, the direct and inverse intermediate output signals P and P become logic low and logic high, respectively. The logic processing circuit thus performs logic EX-OR processing on the two input data signals IA and IB. Since the circuit 7 consists only of N-channel enhancement transistors, the logic processing is carried out at a high speed. In addition, the transistors MN13 and MN14 or MN15 and MN16 are controlled in push-pull manner, whereby the power consumption of circuit 7 is very small.

Da die logische Verarbeitungsschaltung 7 nur N-Kanal-Anreicherungs-MOS-Transistoren enthält, erreicht jedoch der logische High-Pegel des Zwischenausgangssignals P (oder P) nicht das Niveau von VDD. Er ist um die Schwellenspannung (VTN) des N-Kanal-MOS-Transistors niedriger als VDD. Der logische High-Pegel des Zwischenausgangssignals P (P) erreicht also den Pegel (VDD - VTN) und sein logischer Low- Pegel GND-Pegel. Mit anderen Worten, das Zwischenausgangssignal P (P) besitzt eine logische Amplitude zwischen (VDD - VTN) und GND.However, since the logic processing circuit 7 contains only N-channel enhancement MOS transistors, the logic high level of the intermediate output signal P (or P) does not reach the level of VDD. It is lower than VDD by the threshold voltage (VTN) of the N-channel MOS transistor. Thus, the logic high level of the intermediate output signal P (P) reaches the level (VDD - VTN) and its logic low level reaches GND level. In other words, the intermediate output signal P (P) has a logic amplitude between (VDD - VTN) and GND.

Um ein Ausgangssignal zu gewinnen, dessen logische Amplitude im wesentlichen der Differenz zwischen den Pegeln von VDD und GND entspricht, ohne die Logikverarbeitungsgeschwindigkeit insgesamt zu verringern, ist zwischen den Zwischenausgangsanschlüsse 11 und 12 und den Ausgangsanschlüsse 5 und 6 als den endgültigen Ausgangsanschlüssen der EX-OR-Gateschaltung eine Ausgangsschaltung 8 vorgesehen. Die Ausgangsschaltung 8 enthält einen P-Kanal-Anreicherungs-MOS-Transistor MP11, dessen Sourceelektrode mit dem VDD-Anschluß 9 verbunden ist, dessen Drainelektrode mit dem Anschluß 6 für das inverse Ausgangssignal und dessen Gateelektrode mit dem Anschluß 12 für das direkte Zwischenausgangssignal verbunden ist, einen N-Kanal-Anreicherungs- MOS-Transistor MN11, dessen Drainelektrode mit dem Anschluß 6 verbunden ist, dessen Sourceelektrode mit dem Anschluß 11 für das inverse Zwischenausgangssignal und dessen Gateelektrode mit dem VDD-Anschluß 9 verbunden ist, einen P-Kanal- Anreicherungs-MOS-Transistor MP12, dessen Sourceelektrode mit dem VDD-Anschluß 9 verbunden ist, dessen Drainelektrode mit dem Anschluß 5 für das direkte Ausgangssignal und dessen Gateelektrode mit dem Anschluß 11 für das inverse Zwischenausgangssignal verbunden ist, und einen N-Kanal-Anreicherungs-MOS-Transistor MN12, dessen Drainelektrode mit dem Anschluß 15 verbunden ist, dessen Sourceelektrode mit dem Anschluß 12 für das direkte Zwischenausgangssignal und dessen Gateelektrode mit dem VDD-Anschluß 9 verbunden ist.In order to obtain an output signal whose logic amplitude substantially corresponds to the difference between the levels of VDD and GND without reducing the overall logic processing speed, an output circuit 8 is provided between the intermediate output terminals 11 and 12 and the output terminals 5 and 6 as the final output terminals of the EX-OR gate circuit. The output circuit 8 includes a P-channel enhancement MOS transistor MP11, the source electrode of which is connected to the VDD terminal 9, the drain electrode of which is connected to the inverse output signal terminal 6 and the gate electrode of which is connected to the direct intermediate output signal terminal 12, an N-channel enhancement MOS transistor MN11, the drain electrode of which is connected to the terminal 6, the source electrode of which is connected to the inverse intermediate output signal terminal 11 and the gate electrode of which is connected to the VDD terminal 9, a P-channel enhancement MOS transistor MP12, the source electrode of which is connected to the VDD terminal 9, the drain electrode of which is connected to the direct output signal terminal 5 and the gate electrode of which is connected to the inverse intermediate output signal terminal 11, and an N-channel enhancement MOS transistor MN12, the drain electrode of which is connected to the terminal 15, the source electrode of which is connected to the Terminal 12 for the direct intermediate output signal and whose gate electrode is connected to the VDD terminal 9.

Wenn sich das Zwischenausgangssignal P auflogischem Low- Pegel befindet (d.h. GND-Pegel), liegt zwischen der Gateelektrode und der Sourceelektrode des Transistors MN12 die VDD-Spannung, so daß sein Durchgangswiderstand extrem klein ist und er den Ausgangsanschluß 5 mit einem großen Strom versorgt. Das Potential am Anschluß 5 ändert sich dadurch mit einer hohen Geschwindigkeit auf GND-Pegel. Zu diesem Zeitpunkt liegt an der Gateelektrode des Transistors MP12 der Pegel (VDD - VTN) an, so daß er sich zwar nicht im ausgeschalteten Zustand befindet, aber in einem Zustand hohen Innenwiderstands. Da der Transistor MN12 eine große Stromergiebigkeit besitzt, ist das Potential am Anschluß 5 jedoch nur geringfügig höher als der GND-Pegel und beträgt etwa 0,2 V. Diese Spannung ist vernachlässigbar. Am Anschluß 5 entshet also ein direktes O-Ausgangssignal, dessen logischer Low-Pegel im wesentlichen auf GND-Pegel liegt. Liegt das Zwischenausgangssignal auf logischem Low-Pegel, dann ist der Transistor MP11 EIN-geschaltet. An der Sourceelektrode des Transistors MN11 liegt hingegen der Pegel (VNT - VTN). Die Gateelektrode des Transistors MN11 liegt auf VDD-Pegel, dadurch beträgt die Spannung zwischen seiner Gateelektrode und seiner Sourceelektrode gleich VTN. Da im Transistor MN11 der sogenannte Gate-Gegenspannungseffekt auftritt, wird der Transistor MN1 mit einer Spannung vorgespannt, die etwas geringer ist als seine Schwellenspannung. Der Transistor MN11 befindet sich dadurch im gesperrten Zustand, so daß das Potential am Anschluß 6 auf VDD-Pegel ansteigt. Am Anschluß 6 entsteht also das inverse Ausgangssignal O mit einem logischen High-Pegel von VDD. Wenn die Zwischenausgangssignale P und P auflogischem High-Pegel beziehungsweise Low-Pegel schalten, erhalten das direkte und inverse Signal O und O VDD-Pegel beziehungsweise praktisch GND-Pegel.When the intermediate output signal P is at a logic low level (i.e. GND level), the VDD voltage is present between the gate electrode and the source electrode of the transistor MN12, so that its on-resistance is extremely small and it supplies a large current to the output terminal 5. The potential at terminal 5 therefore changes to GND level at a high speed. At this time, the gate electrode of the transistor MP12 is at (VDD - VTN) so that it is not in the off state but in a state of high internal resistance. However, since the transistor MN12 has a large current output, the potential at terminal 5 is only slightly higher than the GND level and is about 0.2 V. This voltage is negligible. A direct O output signal is therefore generated at terminal 5, the logic low level of which is essentially at GND level. If the intermediate output signal is at logic low level, then transistor MP11 is switched ON. On the other hand, the level at the source electrode of transistor MN11 is (VNT - VTN). The gate electrode of transistor MN11 is at VDD level, so the voltage between its gate electrode and its source electrode is equal to VTN. Since the so-called gate countervoltage effect occurs in transistor MN11, transistor MN1 is biased with a voltage that is slightly lower than its threshold voltage. Transistor MN11 is therefore in the blocked state, so that the potential at terminal 6 rises to VDD level. The inverse output signal O with a logical high level of VDD is thus generated at connection 6. When the intermediate output signals P and P switch to a logical high level or low level, the direct and inverse signals O and O receive VDD level or practically GND level.

Die in Fig. 1 gezeigte EX-OR-Gateschaltung führt also an zwei Datensignalen IA und IB eine logische EXCLUSIV-ODER- Verarbeitung mit hoher Geschwindigkeit und geringem Leistungsverbrauch durch und erzeugt direkte und inverse Ausgangssignale O und O mit einer logischen Amplitude zwischen dem VDD-Pegel und praktisch dem GND-Pegel.The EX-OR gate circuit shown in Fig. 1 thus performs logical EXCLUSIVE-OR processing on two data signals IA and IB at high speed and low power consumption and produces direct and inverse output signals O and O with a logical amplitude between the VDD level and practically the GND level.

Wenn sich das Zwischensignal P bei der in Fig. 1 gezeigten Gateschaltung auflogischem Low-Pegel befindet, ist der Transistor MP12 nicht im gesperrten Zustand, wie oben beschrieben wurde. Aus diesem Grunde fließt über die Transistoren MP12, MN12, MN18 (oder MN19) und MN14 (oder MN16) ein geringer Strom vom VDD-Anschluß 9 zum GND-Anschluß 10. In dem Fall, daß sich das Signal P auf Low-Pegel befindet, fließt über die Transistoren MP11 und MN11 ein geringer Strom zum GND-Anschluß 10. Aus diesem Grund ist der Leistungsverbrauch der Gateschaltung nach Fig. 1 etwas größer als der einer C-MOS-Logikschaltung.When the intermediate signal P is at a logic low level in the gate circuit shown in Fig. 1, the transistor MP12 is not in the off state as described above. For this reason, a small current flows from the VDD terminal 9 to the GND terminal 10 via the transistors MP12, MN12, MN18 (or MN19) and MN14 (or MN16). In the case where the signal P is at a logic low level, a small current flows to the GND terminal 10 via the transistors MP11 and MN11. For this reason, the power consumption of the gate circuit shown in Fig. 1 is slightly larger than that of a C-MOS logic circuit.

Um den Leistungsverbrauch weiter zu verringern, enthält die als zweites Ausführungsbeispiel der vorliegenden Erfindung in Fig. 2 gezeigte Gateschaltung eine Leistungsreduktionsschaltung 20. Diese Gateschaltung ist ebenfalls eine 2-Eingangs-EX-OR-Gateschaltung, und deshalb wurden dieselben Elemente wie in Fig. 1 mit denselben Bezugszahlen und Symbolen gekennzeichnet, so daß ihre Beschreibung entfallen kann. Die Leistungsreduktionsschaltung 20 enthält einen P- Kanal-Anreicherungs-MOS-Transistor MP23, der zwischen den Anschluß 11 und dem Verbindungspunkt N3 liegt und dessen Gateelektrode mit dem Anschluß 12 verbunden ist, einen P- Kanal-Anreicherungs-MOS-Transistor NP24, der zwischen dem Anschluß 12 und dem Verbindungspunkt N3 liegt und dessen Gateelektrode mit dem Anschluß 11 verbunden ist, und einen P-Kanal-Anreicherungs-MOS-Transistor MP25, der zwischen dem Verbindungspunkt N3 und dem VDD-Anschluß 9 liegt und dessen Gateelektrode mit dem Steueranschluß 21 verbunden ist, über den das Leistungsreduktionssteuersignal PD zugeführt wird. Wenn dieses Steuersignal PD VDD-Pegel erhält, wird der Transistor MP25 AUS-geschaltet und der Verbindungspunkt N3 vom VDD-Anschluß 9 abgetrennt. Folglich arbeitet in diesem Fall die Logikschaltung auf dieselbe Weise wie die in Fig. 1. Wenn das Steuersignal den GND-Pegel erhält, schaltet der Transistor MP25 EIN und legt den Verbindungspunkt N3 auf VDD-Pegel. Nehmen wir an, daß sich das Signal P zu diesem Zeitpunkt auflogischem Low-Pegel befindet, dann wird der Transistor MP23 EIN-geschaltet. Damit ändert sich der logische High-Pegel des Signals P vom Wert (VDD - VTN) auf VDD. Als Folge davon wechselt der Transistor MP12 aus dem Zustand hohen Innenwiderstands in den gesperrten Zustand. Durch den Transistor MP12 fließt kein Strom mehr. In gleicher Weise schaltet der Transistor MP 24 EIN und bringt den Transistor MP11 in den gesperrten Zustand, wenn sich das Signal P auflogischem Low-Pegel befindet. Dabei wird keine Leistung verbraucht. Indem während der Standby-Periode der Logikschaltung und/oder während des Ruhezustands der logischen Pegel der Eingangsdatensignale IA und IB dem Anschluß 21 das Steuersignal PD mit GND-Pegel zugeführt wird, verringert sich der Leistungsverbrauch der in Fig. 2 gezeigten Logikschaltung.In order to further reduce the power consumption, the gate circuit shown in Fig. 2 as a second embodiment of the present invention includes a power reduction circuit 20. This gate circuit is also a 2-input EX-OR gate circuit, and therefore the same elements as in Fig. 1 have been designated with the same reference numerals and symbols, so that their description can be omitted. The power reduction circuit 20 includes a P-channel enhancement type MOS transistor MP23 which is connected between the terminal 11 and the connection point N3 and whose gate electrode is connected to the terminal 12, a P-channel enhancement type MOS transistor NP24 which is connected between the terminal 12 and the connection point N3 and whose gate electrode is connected to the terminal 11, and a P-channel enhancement type MOS transistor MP25 which is connected between the connection point N3 and the VDD terminal 9 and whose Gate electrode is connected to the control terminal 21 through which the power reduction control signal PD is supplied. When this control signal PD attains VDD level, the transistor MP25 is turned OFF and the connection point N3 is disconnected from the VDD terminal 9. Consequently, in this case, the logic circuit operates in the same manner as that in Fig. 1. When the control signal attains GND level, the transistor MP25 turns ON and sets the connection point N3 to VDD level. Assuming that the signal P is at a logic low level at this time, the transistor MP23 is turned ON. Thus, the logic high level of the signal P changes from the value (VDD - VTN) to VDD. As a result, the transistor MP12 changes from the state of high internal resistance to the blocked state. Current no longer flows through the transistor MP12. Similarly, when the signal P is at a logic low level, the transistor MP 24 turns ON and turns the transistor MP11 off. No power is consumed. By supplying the control signal PD of GND level to the terminal 21 during the standby period of the logic circuit and/or during the idle state of the logic levels of the input data signals IA and IB, the power consumption of the logic circuit shown in Fig. 2 is reduced.

In Fig. 3 wird als drittes Ausführungsbeispiel der vorliegenden Erfindung eine 3-Eingangs-EX-OR-Gateschaltung gezeigt, bei der dieselben Elemente wie die in Fig. 1 mit denselben Bezugszahlen und Symbolen gekennzeichnet sind, so daß ihre weitere Beschreibung entfallen kann. In dieser Gateschaltung sind die Transistoren MN17 und MN20 gemeinsam mit dem Verbindungspunkt N4 verbunden, und zwischen diesem Verbindungspunkt N4 und dem Anschluß 11 liegt ein N-Kanal- Anreicherungs-MOS-Transistor MN31. Die N-Kanal-Anreicherungs-MOS-Transistoren MN18 und MN19 sind gemeinsam an dem Verbindungspunkt N5 angeschlossen und zwischen diesem Verbindungspunkt N5 und dem Anschluß 11 liegt ein N-Kanal-Anreicherungs-MOS-Transistor MN 34. Desweiteren sind N-Kanal- Anreicherungs-MOS-Transistoren MN32 und MN33 vorgesehen, die zwischen dem Verbindungspunkt N4 und dem Anschluß 12 beziehungsweise dem Verbindungspunkt N5 und dem Anschluß 12 angeschlossen sind. Ein drittes Eingangsdatensignal IC, dessen logischer High-Pegel der VDD-Pegel ist und dessen logischer Low-Pegel der GND-Pegel ist, wird einem dritten Direkteingangsdatenanschluß 30 zugeführt, welcher seinerseits mit den Gateelektroden der Transistoren MN31 und MN33 verbunden ist. Das zum Signal IC inverse Datensignal IC wird einem dritten Inverseingangssignaldatenanschluß 31 zugeführt, welcher seinerseits mit den Gateelektroden der Transistoren MN32 und MN34 verbunden ist. Der übrige Schaltungsaufbau ist der gleiche wie der in Fig. 1 gezeigte. Die in Fig. 3 gezeigte Gateschaltung realisiert dementsprechend eine logische EXCLUSIV-ODER-Verarbeitung an den drei Eingangssignalen IA, IB und IC mit hoher Geschwindigkeit und niedrigem Leistungsverbrauch und erzeugt direkte und inverse Ausgangssignale O und O, die jeweils eine logische Amplitude aufweisen, welche der Differenz zwischen dem VDD- Pegel und praktisch dem GND-Pegel entspricht.In Fig. 3, a 3-input EX-OR gate circuit is shown as a third embodiment of the present invention, in which the same elements as those in Fig. 1 are designated by the same reference numerals and symbols, so that further description thereof can be omitted. In this gate circuit, the transistors MN17 and MN20 are connected in common to the connection point N4, and an N-channel enhancement MOS transistor MN31 is connected between this connection point N4 and the terminal 11. The N-channel enhancement MOS transistors MN18 and MN19 are connected in common to the connection point N5, and an N-channel enhancement MOS transistor MN31 is connected between this connection point N5 and the terminal 11 is an N-channel enhancement MOS transistor MN 34. Furthermore, N-channel enhancement MOS transistors MN32 and MN33 are provided, which are connected between the connection point N4 and the terminal 12 and the connection point N5 and the terminal 12, respectively. A third input data signal IC, whose logic high level is the VDD level and whose logic low level is the GND level, is fed to a third direct input data terminal 30, which in turn is connected to the gate electrodes of the transistors MN31 and MN33. The data signal IC which is inverse to the signal IC is fed to a third inverse input signal data terminal 31, which in turn is connected to the gate electrodes of the transistors MN32 and MN34. The rest of the circuit construction is the same as that shown in Fig. 1. The gate circuit shown in Fig. 3 accordingly realizes logical EXCLUSIVE-OR processing on the three input signals IA, IB and IC at high speed and low power consumption and produces direct and inverse output signals O and O each having a logical amplitude corresponding to the difference between the VDD level and practically the GND level.

Die in Fig. 2 gezeigte Leistungsreduktionsschaltung 20 kann in der in Fig. 3 gezeigten 3-Eingangs-EX-OR-Gateschaltung integriert werden. Eine derartige Gateschaltung wird in Fg. 4 als viertes Ausführungsbeispiel der vorliegenden Erfindung gezeigt.The power reduction circuit 20 shown in Fig. 2 can be integrated into the 3-input EX-OR gate circuit shown in Fig. 3. Such a gate circuit is shown in Fig. 4 as a fourth embodiment of the present invention.

In Fig. 5 wird eine Gateschaltung entsprechend einem fünften Ausführungsbeispiel der vorliegenden Erfindung gezeigt, in welcher dieselben Elemente wie in den vorhergehenden Zeichnungen mit denselben Bezugszahlen und Symbolen gekennzeichnet sind, so daß ihre weitere Beschreibung entfallen kann. Die dort dargestellte logische Verarbeitungsschaltung 7 besteht aus zwölf MOS-Transistoren MN51 bis MN62, allesamt N-Kanal-Anreicherungs-Transistoren. Diese Transistoren MN51 bis MN62 sind miteinander verbunden und werden selektiv mit den Datensignalen IA bis IC versorgt, so wie es die Zeichnung zeigt. Die Schaltung 7 realisiert damit die logische Operation IA X (IB + IC) an den drei Dateneingangssignalen IA, IB und IC. Die in Fig. 2 gezeigte Leistungsreduktionsschaltung 20 kann in die in Fig. 5 gezeigte Gateschaltung integriert werden.In Fig. 5, a gate circuit according to a fifth embodiment of the present invention is shown, in which the same elements as in the previous drawings are designated by the same reference numerals and symbols, so that their further description can be omitted. The logic processing circuit 7 shown there consists of twelve MOS transistors MN51 to MN62, all N-channel enhancement transistors. These transistors MN51 to MN62 are connected to one another and are selectively supplied with the data signals IA to IC, as shown in the drawing. The circuit 7 thus realizes the logical operation IA X (IB + IC) on the three data input signals IA, IB and IC. The power reduction circuit 20 shown in Fig. 2 can be integrated into the gate circuit shown in Fig. 5.

Die vorliegende Erfindung ist nicht auf die obigen Ausführungsbeispiele beschränkt, sondern kann verändert und modifiziert werden, ohne von dem in den anhängenden Ansprüchen festgelegten Umfang abzuweichen.The present invention is not limited to the above embodiments, but can be changed and modified without departing from the scope set out in the appended claims.

Claims

1. Output circuit (8) with a supply terminal (9) which is supplied with a supply potential (VDD) with respect to a reference potential (GND), a first and second input terminal (11, 12), a first and second output terminal (6, 5), a first transistor (MP11) with an insulated gate of one channel type, the source of which is connected to the supply terminal (9), the drain of which is connected to the first output terminal (6) and the gate of which is connected to the second input terminal (12), a second transistor (MN11) with an insulated gate of the opposite channel type, the source of which is connected to the first input terminal (11), the drain of which is connected to the first output terminal (6) and the gate of which is connected to the supply terminal (9), a third transistor (MP12) with an insulated gate of one channel type, the source of which is connected to the supply terminal (9), the drain of which is connected to the second output terminal (5) and the gate of which is connected to the first input terminal (11), a fourth insulated gate transistor (MN12) of the opposite channel type, the source of which is connected to the second input terminal (12), the drain of which is connected to the second output terminal (5) and the gate of which is connected to the supply terminal (9), a device for supplying a binary data signal to the first input terminal (11), and a device for supplying an inverted signal of the data signal to the second input terminal (12), the binary data signal and the inverted signal having levels in a range which is limited by the supply potential and the reference potential, so that expanded, complementary logical transitions at the output terminals (6, 5).

2. Output circuit according to claim 1,

characterized in that the first and third insulated gate transistors (MP11, MP12) are of the P-channel type and that the second and fourth insulated gate transistors (MN11, MN12) are of the N-channel type.

3. Output circuit according to claim 1,

characterized in that it further comprises a supply reduction circuit (20) comprising a fifth insulated gate transistor (MP23) of one channel type connected between the first input terminal (11) and a node (M3) and having its gate connected to the second input terminal (11), a sixth insulated gate transistor (MP24) of one channel type connected between the second input terminal and the node and having its gate connected to the first input terminal, and a seventh insulated gate transistor (MP25) of one channel type connected between the node and the supply terminal (9) and having its gate supplied with a supply control signal (PD).

4. Output circuit according to claim 3,

characterized in that the supply control signal (PD) turns ON the seventh insulated gate transistor (MP25) during the standby time of the output circuit and/or a continuous period in the logic level at the first and second input terminals.