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Gebiet der
Erfindung
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Diese
Erfindung betrifft allgemein eine Redundanzaustauscharchitektur
bzw. Redundanzersatzarchitektur für Speichervorrichtungen, und
insbesondere eine elektrisch programmierbare Redundanzaustauschkonfiguration,
die auf großräumige Speicher
anwendbar ist.
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Hintergrund
der Erfindung
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Die
CMOS-Technologie hat sich so entwickelt, dass sich der Computermarkt
schnell einem weiten Bereich von Verbrauchern geöffnet hat. Heutzutage erfordert
Multimedia wenigstens einen Speicher von 64 MB und vorzugsweise
sogar von 128 MB, was die relativen Kosten des Speichersystems innerhalb
des Computers erhöht.
In der nahen Zukunft ist es wahrscheinlich, dass Computer mit 256 MB
und 512 MB eine Alltäglichkeit
werden, was eine potenziell starke Forderung nach DRAMs (Dynamic Random
Access Memory = dynamischen Direktzugriffsspeichern) mit 256 MB
und darüber
vorschlägt. Noch
in der Entwicklungsphase sind DRAMs im Gigabyte-Bereich bereits
unterwegs. Da eine DRAM-Dichte und Lithographieschwierigkeiten größer werden,
ist es schwieriger, vollständig
funktionsfähige
DRAMs zu haben. Dies macht die Einführung von neuen Techniken zu
einer Notwendigkeit, die ungeachtet der zusätzlichen Komplexität des Entwurfs und
der Herstellung von solchen Speichervorrichtungen eine vernünftige Chip-Ausbeute
garantieren. Verfahrens- und Entwicklungsingenieure versuchen kontinuierlich,
Maskendefekte zu reduzieren und letztlich zu eliminieren. Fehler
bzw. Ausfälle,
die unvermeidlich im Chip bleiben, werden allgemein unter Verwendung
von speziellen Schaltkreisentwürfen überwunden,
und, spezifischer, eines Redundanzaustauschs bzw. -ersatzes.
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Eine
herkömmliche
Rundanzaustauscharchitektur eines Speichers ist in 1 gezeigt.
Ein Speicherchip (100) enthält eine Vielzahl von Elementen
(112) in wenigstens einem Feld (110), das durch eine
Vielzahl von Decodierern (120) unterstützt wird, die ein entsprechendes
Element (112) mit den Adresseneingängen (ADDs) auswählen. Das
Element wird dann ausgewählt,
wenn das STROBE- bzw. HINWEIS-Signal auf Hoch schaltet, was das
Element (112) mittels eines entsprechenden Decodierers (122)
aktiviert. Um eine Redundanzaustauscharchitektur zu implementieren,
enthält
das Feld (110) zusätzlich
wenigstens ein Redundanzelement (RE 114). Insbesondere
ersetzt RE (114) das Element (112) mit dem Fehler
(mit X bezeichnet), wobei die Auswahl des Schalters durch eine Redundanzschaltung
(130) gesteuert wird. Die Redundanzschaltung (130)
enthält
eine Vielzahl von Laser-Sicherungen (132),
die die (Redundanz-)Adressen der entsprechenden fehlerhaften Elemente
identifizieren und ein Redundanzanpassungs- bzw. Redundanzübereinstimungs-Erfassungssignal
(RMD) erzeugen. Zum Programmieren dieser Adresse werden ausgewählte Laser-Sicherungen
auf einer Wafer-Ebene
ausgelöst, bevor
der Chip auf der nächsten
Packungsebene montiert wird, wie z.B. ein Mehrfachchip-Modul. Somit
schaltet das Signal RMD dann, wenn die Eingangsadressen (ADDs) mit
der programmierten Redundanzadresse übereinstimmen, auf Hoch. Darüber hinaus
ist es dafür,
dass das Element (112) mit einem Fehler nicht aktiviert
wird, wenn STROBE auf Hoch schaltet, erforderlich, dass der Decodierer
(122) gesperrt wird. Der hohe Zustand von RMD gibt andererseits
den Redundanzdecodierer (124) dafür frei, RE (114) zu
aktivieren, wenn STROBE auf Hoch schaltet. Dieses Redundanzaustauschverfahren
bzw. Redundanzersatzverfahren überwindet
effektiv das Funktionsfähigkeitsproblem
selbst beim Vorhandensein eines defekten Elements auf Wafer-Ebene. Jedoch
werden irgendwelche weiteren Defekte, die darauffolgend bis zu und
einschließlich
der Entpackung des Chips auftreten, nicht repariert, weil über Redundanzadressen
hinausgehendes durch einen Laser nicht mehr auf Modulebene möglich ist.
Dies resultiert in einem Ausbeuteverlust.
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Es
ist im Stand der Technik bekannt, dass es elektrisch programmierbare
Sicherungen (e-Sicherungen) möglich
machen, Sicherungen elektrisch auszulösen, was eine ideale Lösung für eine Modulebenenredundanz
ist. 2 zeigt eine typische Redundanzschaltung (130),
die mit e-Sicherungen versehen ist. Die Redundanzschaltung (130)
besteht aus einem e-Sicherungsblock
(220) und einem Redundanzübereinstimmungs-Erfassungsdecodierer
(210). Der e-Sicherungsblock (220) besteht aus
einer Vielzahl von e-Sicherungen (222) und e-Sicherungsdecodierern
(224). Die e-Sicherungen (222) sind programmiert,
um Redundanzadressen der fehlerhaften Elemente zu identifizieren,
was analog zu den laserprogrammierbaren Sicherungen ist. Ungleich
den laserprogrammierbaren Sicherungen werden e-Sicherungen (222)
durch Anlegen einer großen
Spannung an die ausgewählte
Sicherung ausgelöst.
Die e-Sicherungsdecodierer (224) interpretieren die Adresseneingänge (ADDs)
und bestimmen, welche e-Sicherungen (222) zu programmieren
sind. Das in 2 gezeigte Beispiel stellt dar,
wie ein e-Sicherungsdecodierer (224-A) eine e-Sicherung (222-A) durch Öffnen eines
entsprechenden NMOS (226-A) auswählt. Als Ergebnis fließt ein großer Strom
(I) von der Hochspannungsversorgung (VSOURCE) zur Erde über die
ausgewählte
e-Sicherung (222-A), wenn VSOURCE auf Hoch schaltet. Die
hohe Spannung wird typischerweise von dem Hochspannungsgenerator
(230) zugeführt.
Die an die e-Sicherung
mit einem Widerstand (R) angelegte Leistung (P) wird durch P = I2R bestimmt. Wenn P bei einer gegebenen Stelle
der e-Sicherung ausreichend groß ist,
wird die e-Sicherungsleitfähigkeit
bewahrt. Dieser Prozess wird zum Auslösen von anderen e-Sicherungen
wiederholt, um die Redundanzadressen zu identifizieren.
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Die
im europäischen
Patent
EP 0867810 offenbarte
Speichervorrichtung ist ein Beispiel für den Stand der Technik auf
diesem Gebiet.
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AUFGABEN DER
ERFINDUNG
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Es
ist eine Aufgabe der vorliegenden Erfindung, ein effektives Verfahren
zum Decodieren von Sicherungen durch Anlegen von Leistung an ausgewählte Sicherungen,
zum zuverlässigen
Auslösen der
Sicherung und zum Verifizieren der Ergebnisse zur Verfügung zu
stellen.
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Es
ist eine weitere Aufgabe der Erfindung, die Chiparchitektur durch
Einbauen von elektrisch programmierbaren Sicherungen für eine Modulebenenredundanz
neu zu strukturieren.
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Es
ist eine weitere Aufgabe der Erfindung, ein einfaches und effizientes
Verfahren zum Liefern einer hohen Spannung zur Verfügung zu
stellen, die zum Auslösen
der e-Sicherungen adäquat
ist.
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Es
ist eine weitere Aufgabe der Erfindung, ein einfaches und effizientes
Verfahren zum Verifizieren des Zustands der programmierten e-Sicherungen zur
Verfügung
zu stellen.
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ZASAMMENFASSUNG
DER ERFINDUNG
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Gemäß einem
Aspekt der vorliegenden Erfindung wird eine Speichervorrichtung
zur Verfügung gestellt,
die folgendes aufweist: eine Vielzahl von Datenspeicherelementen;
wenigstens ein Redundanz-Datenspeicherelement; einen elektrisch
programmierbaren Sicherungsblock, nämlich einen e- Sicherungsblock,
der zum Identifizieren von Defekten der Vielzahl von Datenspeicherelementen
geeignet ist; einen Redundanzübereinstimmungs-Erfassungsdecodierer,
der zum Ersetzen eines Defekten der Vielzahl von Datenspeicherelementen
durch eines von dem wenigstens einen Redundanz-Datenspeicherelement
betreibbar ist, wenn der Redundanzübereinstimmungs-Erfassungsdecodierer
einen durch den e-Sicherungsblock eingestellten vorbestimmten Zustand
erfasst; gekennzeichnet durch: einen Sequenzer bzw. eine Ablaufsteuerung,
der bzw. die dazu geeignet ist, den e-Sicherungsblock mit dem Redundanzübereinstimmungs-Erfassungsdecodierer
zu koppeln, zum Kommunizieren von e-Sicherungsinformation von dem e-Sicherungsblock
zum Redundanzübereinstimmungs-Erfassungsdecodierer.
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Ein
mit einer Redundanzübereinstimmungs-Erfassungsschaltung
gekoppelter e-Sicherungsblock ist physikalisch unterschiedlichen
Abschnitten eines Chips zugeteilt, der Redundanzadresseninformation
zwischen den beiden gemeinsam nutzt. Ein Decodieren wird durch einen
Datenbus erreicht, der die auszulösende e-Sicherung auswählt. Der
Datenbus wird auch zum Lesen des Zustands der e-Sicherungen verwendet,
um sicherzustellen, dass die e-Sicherungen richtig ausgelöst sind.
Leistung wird effektiv an die ausgewählten e-Sicherungen angelegt, während der
Datenbus für
ein Decodieren und eine Verifizierung einer e-Sicherung gemeinsam
genutzt wird. Der Redundanzübereinstimmungs-Erfassungsdecodierer
ist vorzugsweise nahe dem Feld positioniert, um einen Betrieb mit
hoher Geschwindigkeit sicherzustellen. Zum Reduzieren der Anzahl
von Kommunikationskanälen
zwischen e-Sicherungen und der Redundanzanpassungs-Erfassungsschaltung
verwendet der Übertragungs-
bzw. Transferbetrieb ein Zeitmultiplexen, was zulässt, dass
e-Sicherungsinformation sequenziell zu der Redundanzanpassungs-Erfassunesschaltung transferiert
wird. Der tatsächliche
Zeitmultiplexbetrieb zum Durchführen
des Transfers wird vorzugsweise nur freigegeben, nachdem der Chip
im eingeschalteten Zustand ist.
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KURZE BESCHREIBUNG
DER ZEICHNUNGEN
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Das
Vorangehende und andere Aufgaben, Aspekte und Vorteile der Erfindung
werden besser aus der folgenden detaillierten Beschreibung eines bevorzugten
Ausführungsbeispiels
der Erfindung verstanden werden, wenn sie in Zusammenhang mit den
beigefügten
Zeichnungen genommen wird, wobei:
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1 eine
herkömmliche
Redundanzersatzarchitektur eines Speichers zeigt, die ein Feld enthält, das
durch Decodierer unterstützt
wird, die entsprechende Speicherelemente mittels Adresseneingängen auswählen;
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2 eine
typische Redundanzschaltung zeigt, die mit elektrisch programmierbaren
Sicherungen versehen ist;
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3A ein erstes bevorzugtes Ausführungsbeispiel
der Speichervorrichtung gemäß der vorliegenden
Erfindung zeigt;
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3B ein alternatives Verfahren zum Kommunizieren
der Sicherungsinformation durch Verwenden eines Schieberegisters
gemäß der Erfindung zeigt,
wobei eine Ablaufsteuerung programmierte e-Sicherungsinformation während jedes
Taktzyklus seriell zu einem Schieberegister transferiert;
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4 einen
Grundriss zeigt, der auf den Speicher mit einer e-Sicherungsredundanz
der Erfindung anwendbar ist, wobei der Speicherchip in vier Quadranten
aufgeteilt ist, von welchen jeder zwei Oktanten enthält, wobei
jeder Oktant wenigstens ein Speicherfeld enthält;
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5 eine
schematische Darstellung des bevorzugten Ausführungsbeispiels der Erfindung, gesehen
auf der Transistorebene, ist, welche Details des e-Sicherungsblocks,
der Ablauffolgesteuerung, der Redundanzübereinstimmungs-Erfassungsdecodierer
und des Registers zeigt; und
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6 ein
Schema auf Transistorebene eines Redundanzübereinstimmungs-Erfassungsdecodierers
zeigt, eine Vielzahl der Knoten von den Registern, die mit wenigstens
einen Redundanzübereinstimmungs-Erfassungsdecodierer
gekoppelt sind.
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BEVORZUGTES
AUSFÜHRUNGSBEISPIEL
DER ERFINDUNG
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3A zeigt ein erstes bevorzugtes Ausführungsbeispiel
der Erfindung. Ungleich existierenden e-Sicherungsarchitekturen
sind ein Redundanzübereinstimmungs-Erfassungsdecodierer
(210), gekoppelt mit einem e-Sicherungsblock (220),
nahe dem Feld, vorzugsweise in der Peripherie des Chips, platziert.
Der Redundanzübereinstimmungs-Erfassungsdecodierer
(210) und der e-Sicherungsblock (220) sind durch
einen Kommunikationskanal (225) gekoppelt. Genauer gesagt
besteht der e-Sicherungsblock (220) aus einer Vielzahl
von e-Sicherungen
(222). Ungleich dem herkömmlichen Ansatz verwenden die Eingänge der
e-Sicherungsdecodierer (224) eine Vielzahl von Lese/Schreib-Datenbussen
(RWDs 235). Somit wird die Auswahl von auszulösenden e-Sicherungen
durch die RWDs-Busse
bestimmt, die mit entsprechenden Eingangs- und Ausgangsports (I/Os)
gekoppelt sind. Die I/O-Anschlüsse
und RWDs sind für
den Speicherzellen-Lese/Schreib-Betrieb gemeinsam, wie es bei einem
herkömmlichen
Speicher bekannt ist. Genauer gesagt werden im Speicherschreibmode
die Daten von den I/O-Ports zu den entsprechenden RWDs transferiert,
was zulässt,
dass die Daten zum Speicherfeld (nicht gezeigt) geschrieben werden.
Während
des Lesemodebetriebs werden Daten aus dem Speicherfeld zu den RWDs
gelesen, was die Daten von den entsprechenden I/O-Ports ausgibt.
Die Speicherfeld-Lese/Schreib-Modebetriebe
sind typischerweise von einem herkömmlichen Speicher. Ungleich
dem herkömmlichen
Speicherchip ist die vorliegende Erfindung mit einem hinzugefügten programmierten
Mode für
e-Sicherungen versehen. Der e-Sicherungsblock (220) ist
vorzugsweise in dem Bereich angeordnet, der den RWD-Bus enthält. Wenn
der e-Sicherungs-Programmiermode
freigegeben wird, wählt
der Decodierer (224) wenigstens eine auszulösende e-Sicherung
aus. Durch Verwenden eines herkömmlichen
Schreibmodebetriebs kann das Datenmuster auf den RWDs durch die
I/O-Ports gesteuert werden, so dass die entsprechende e-Sicherung
ausgelöst wird,
wenn es erforderlich ist. Die tatsächliche Programmierung wird
durch Auswählen
der entsprechenden e-Sicherung (222) und durch Erhöhen der Hochspannungsversorgung
(VFSOURCE 230) freigegeben, wovon die Sequenz durch eine
Entwurfsauswahl durchgeführt
wird. Ungeachtet dessen, welcher Entwurf ausgewählt wird, fließt ein großer Strom nur
durch ausgewählte
e-Sicherungen, was sie auslöst.
Der e-Sicherungsblock
(220) enthält
zusätzlich eine
Ablauffolgesteuerung (320-A) zum Transferieren der programmierten
e-Sicherungsinformation zu den Redundanzübereinstimmungs-Erfassungsdecodierern
(210) mittels Registern (310-A).
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Eine
Kommunikation wird vorzugsweise in einem Zeitmultiplexmode freigegeben.
Praxisnäher wird
die e-Sicherungs-Programmierinformation
(wie beispielsweise ausgelöst
oder nicht ausgelöst)
sequenziell über
wenigstens einen Kommunikationskanal zu entsprechenden Registern
(310-A) transferiert, und zwar vorzugsweise während der
eingeschalteten Phase. Optional kann die Vorrichtung einen speziellen
Mode zum Transferieren der e-Sicherungsinformation von dem e-Sicherungsblock
(220) zu den Redundanzübereinstimmungs-Erfassungsdecodierern
(210) haben. Der zeitmultiplexte Transfer in Koordination
mit der Ablauffolgesteuerung (320-A) und den Registern
(310-A) reduziert die Anzahl von Kommunikationskanälen, die
zwischen einem e-Sicherungsblock (220) und einem Redundanzübereinstimmungs-Erfassungsdecodierer
(210) erforderlich sind. Ein Redundanzersatz wird durch
die Redundanzübereinstimmungs-Erfassungsdecodierer
(210) mit Daten gesteuert, die in den Registern (310-A)
gespeichert sind.
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3B zeigt ein anderes Verfahren zum Kommunizieren
der Sicherungsinformation durch Verwenden eines Schieberegisterverfahrens.
Die Ablauffolgesteuerung (320-B) transferiert programmierte
e-Sicherungsinformation seriell zu dem Register (310-B),
das als typische Schieberegisterschaltung konfiguriert ist, während jedes
Taktzyklus. Ungeachtet dessen, welcher Zeitmultiplexansatz oder
welches Schieberegisterverfahren verwendet wird, besteht ein Schlüsselmerkmal
der vorliegenden Erfindung im Transferieren von programmierter e-Sicherungsinformation
vom e-Sicherungsblock (220) zum Redundanzübereinstimmungs-Decodierer (210).
Optional können
die Adressendrähte
bzw. -leitungen für den
Eingang der e-Sicherungsdecodierer (224) verwendet werden,
wenn die e-Sicherungsblöcke
(220) nahe einem Adressenbereich angeordnet sind.
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4 zeigt
einen bevorzugten Grundriss, der für einen Speicher mit einer
e-Sicherungsredundanz anwendbar ist. Der Speicherchip (400)
besteht aus vier Quadranten (410), von welchen jeder zwei Oktanten
(412) enthält.
Jeder Oktant (412) besteht aus wenigstens einem Speicherfeld
(414). Eine Vielzahl von Speicherzellen (415)
ist in jedem Speicherfeld (414) angeordnet. Daten in den
Speicherzellen (416-A) werden durch Aktivieren einer Wortleitung (WL)
gelesen oder geschrieben, die wenigstens eine Zeile des Speicherfeldes
(414) auswählt,
und Spaltenauswahlleitungen (CSL), um wenigstens eine Spalte des
Speicherfeldes (414) zu bestimmen. Dies lässt zu,
dass Daten in der Speicherzelle (416-A) durch den Lese/Schreib-Datenbus
(RWD) zu den I/Os (330) gelesen werden, wenn er im Lesemode
ist, oder umgekehrt, wenn er im Schreibmode ist.
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Wie
es beim Hintergrund der Erfindung diskutiert ist, wird ein Redundanzersatz
bzw. Redundanzaustausch freigegeben, wenn herausgefunden wird, dass
eine Zelle defekt ist. Der Einfachheit halber nimmt die folgende
Diskussion einen Wortleitungsredundanzersatz an, der mit einer e-Sicherung
zur Verfügung
gestellt wird. Jedoch ist die vorliegende Erfindung auf eine Spaltenredundanzersatzarchitektur oder
sogar auf einen Einzelbitersatz mit e-Sicherungen anwendbar, was
auch der Anspruch dieser Erfindung ist, solange die gleiche Architektur
angewendet wird.
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Ein
Chip (400) koppelt einen e-Sicherungsblock (220)
mit einer Ablauffolgesteuerung (320), vorzugsweise im peripheren
Bereich (420) des Chips positioniert, und insbesondere
im I/O-Bereich mit RWDs. Im Oktanten angeordnete Redundanzübereinstimmungs-Erfassungsdecodierer
(210) mit Registern (310) sind vorzugsweise im
Zeilendecodiererbereich (120) angeordnet, der innerhalb
des Quadranten (410) angeordnet ist. Wie es zuvor beschrieben
ist, enthält
der e-Sicherungsblock
(220) eine Vielzahl von e-Sicherungen (222) und
e-Sicherungsdecodierern (224). Diese Konfiguration ist
gleich derjenigen, die in 3 gezeigt
ist. Die Adresse, die die WL mit einer defekten Zelle aktiviert,
wird durch Auslösen
der entsprechenden e-Sicherungen (222) programmiert. Das
Verfahren zum Finden einer WL mit einer defekten Zelle ist wohlbekannt
und wird hierin nicht diskutiert werden. Die im e-Sicherungsblock (220)
programmierte e- Sicherungsinformation
wird dann zum Register (310) transferiert. Der detaillierte Betrieb
für eine
Programmierung einer e-Sicherung und die Kommunikation wird nun
hierin nachfolgend diskutiert werden.
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5 ist
eine schematische Darstellung des bevorzugten Ausführungsbeispiels
der vorliegenden Erfindung, und zwar gesehen auf der Transistorebene.
Das Schema zeigt die Details des e-Sicherungsblocks (220)
und der Ablaufsteuerung (320) in 4. Sie sind
beim peripheren Bereich (420) angeordnet. Das Schema zeigt
auch die Details der Redundanzübereinstimmungs-Erfassungsdecodierer
(210) und eines Registerblocks (310-A). Sie sind
vorzugsweise zwischen Zeilendecodierern positioniert, die nahe einem
Oktanten sind. Wie es zuvor diskutiert ist, lässt das Schlüsselmerkmal
der vorliegenden Erfindung zu, dass e-Sicherungen im Sicherungsblock
(220) ausgelöst
werden, wovon die Ergebnisse zum Registerblock (310-A)
transferiert werden. Ein tatsächlicher
Redundanzersatz wird durch die Sicherungszustände gesteuert, die in einer
Vielzahl von Registern (312-A) im Registerblock (310-A)
kopiert sind.
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Die
vorliegende Erfindung ermöglicht
fünf Moden:
(1) einen e-Sicherungsprogrammiermode, (2)
einen e-Sicherungslesemode, (3) einen e-Sicherungsinformationskommunikationsmode,
(4) einen e-Sicherungsredundanzersatzmode und (5) einen e-Sicherungsverifizierungsmode,
wovon die Details als nächstes
diskutiert werden.
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(1) e-Sicherungspzogxammiermode:
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Ein
e-Sicherungsblock (220) mit einer Ablauffolgesteuerung
(320), bestehend aus einer Vielzahl von peripheren Sicherungszwischenspeichern (510)
ist so dargestellt, dass jeder Sicherungszwischenspeicher (510)
eine e-Sicherung (516), einen e-Sicherungsdecodierer (512)
und eine Schalt- NMOS-Vorrichtung
(518) enthält.
RWD-Busse werden dazu verwendet, die e-Sicherung auszulösen. Wie
es zuvor diskutiert ist, wird das RWD-Muster durch das Datenmuster
auf I/Os gesteuert, wenn der Chip in einem Schreibmode ist. Ein
Signal EFPRO (e-fuse program = e-Sicherungsprogramm) schaltet auf
Hoch, nachdem das Datenmuster auf den RWDs bestimmt worden ist.
Während
dieses Programmierbetriebs bleibt das Signal FPUN auf Niedrig, was
den CMOS-Zwischenspeicher (522) von den e-Sicherungen isoliert.
Ein Übergang
auf ein hohes Signal EFPRO öffnet
den entsprechenden Schalter (518), der durch den e-Sicherungsdecodierer (512)
ausgewählt
ist, was den ersten Knoten der ausgewählten e-Sicherung (516)
mit der Erdung koppelt. Gleichzeitig wird die zweite Knotenspannung (VFSOURCE)
der e-Sicherung, die für
alle e-Sicherungen gemeinsam ist, erhöht. Bei diesem Beispiel werden
zwei in Reihe geschaltete Inverter, nämlich NMOSs 234 und 238 und
PMOSs 233 und 236, durch den Hochspannungsgenerator
(VFSOURCE 230) verwendet. Es ist zu beachten, dass der
Sourceanschluss der PMOS-Vorrichtungen mit Vext gekoppelt ist, was
durch Erhöhen
der VFSOURCE-Spannung auf Vext als Hochspannungsgenerator handelt.
Dies lässt
zu, dass ein Strom zur ausgewählten
e-Sicherung fließt,
was darin resultiert, dass sie ausgelöst wird. Eine gleiche Prozedur
wird für
andere Sicherungen für
ein Auslösen
freigegeben.
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(2) e-Sicherungslesemode:
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Der
Zustand der e-Sicherung wird zum CMOS-Zwischenspeicher (522)
vorzugsweise während
einer Einschaltphase ausgelesen. Signale FPUN, bFPUP und VFSOURCE
bleiben auf 0 V, bis die Leistungsversorgung einen Pegel erreicht,
der ausreichend hoch zum Aktivieren einer CMOS-Logik ist. Ein Knoten "a" wird durch PMOS (524) vorgeladen.
Das Signal bFPUP schaltet auf Hoch, was den Vorladebetrieb des Knotens "a" sperrt. Die Spannung des Knotens "a" wird durch den CMOS-Zwischenspeicher
(522) aufrechterhalten. Das Signal FPUN wird dann periodisch eingeschaltet.
Die Spannung des Knotens "a" ist somit vom Zustand
der e-Sicherung abhängig.
Wenn die e-Sicherung nicht ausgelöst wird, wird der Knoten "a" über
die e-Sicherung (516) zu einer geerdeten VFSOURCE entladen. Wenn
die e-Sicherung
ausgelöst
wird, wird der Knoten "a" durch den CMOS-Zwischenspeicher
(522) auf hoch gehalten. Zusammenfassend wird der Zustand der
e-Sicherungen durch den CMOS-Zwischenspeicher
(522) zur Verfügung
gestellt, was den Knoten auf Niedrig lässt, wenn die e-Sicherung nicht
ausgelöst
wird, oder auf Hoch, wenn die e-Sicherung programmiert wird.
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(3) e-Sicherungsinformationskommunikationsmode
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Nun
wird der detaillierte Betrieb des Zeitmultiplexbetriebs diskutiert
werden, und wird derart gezeigt werden, dass er gleich der zur 3A gehörenden
Diskussion ist. Es ist zu beachten, dass ein Schieberegister, wie
es in 3B gezeigt ist, mit gleichem
Erfolg verwendet werden kann. Nach einem erfolgreichen Lesen des
Zustandes der e-Sicherung werden die Zustände der Sicherung sequenziell
zu einer Vielzahl von Registern (312-A) im Registerblock
(310-A) transferiert. Der Adressenbus (PADDs) wird in einer
vorbestimmten Ablauffolge inkrementiert. Die Adressenbusse PADDs
steuern die Decodierer (526), was sequenziell den entsprechenden Puffer
mit drei Zuständen
(528) gemäß der vorgenannten
vorbestimmten Sequenz freigibt. Dies lässt zu, dass der Zustand der
e-Sicherung beim Knoten "a" zwischengespeichert
wird und sequenziell über den
Kommunikationskanal zu den entsprechenden Registern (312-A), d.h. zu
dem CMOS-Zwischenspeicher 534, transferiert wird. Der Knoten
FS lädt sich
während
eines Einschaltens vor, da der niedrige Zustand von bFPUP den Knoten
FS über
PMOS (532) mit der Leistungsversorgung koppelt. Jedes Register
(312-A), das durch den entsprechenden Decodierer (530)
gesteuert wird, hat einen NMOS-Schalter zum Koppeln des Knotens
FS mit der Erdung. Der NMOS-Schalter öffnet sich nur dann, wenn die
Adressenbusse, die den Decodierer und die Daten auf dem Kommunikationskanal
auswählen, auf
Hoch schalten. Die PADDs werden durch sowohl die Decodierer in der
Ablauffolgesteuerung (320) als auch die Register (312-A)
verwendet, so dass die Datentransferphase von der Ablauffolgesteuerung (320)
und die Datenempfangsphase an den Registern (312-A) vollständig synchronisiert
sind. Zusammenfassend kann durch Inkrementieren der PADDs der Zustand
der innerhalb des e-Sicherungsblocks (220) programmierten
e-Sicherung sequenziell zu den Registern (410) transferiert
werden. Dieser Betrieb wird vorzugsweise sofort nach einem Einschalten
freigegeben. Alternativ kann dieser Betrieb durch einen speziellen
Befehl freigegeben werden, der an den Chip angelegt wird.
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(4) e-Sicherungsredundanzersatzmode
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6 zeigt
ein Schema auf Transistorebene eines Redundanzübereinstimmungs-Erfassungsdecodierers
(210). Eine Vielzahl der Knoten FS und FS von den Registern
(310-A) ist mit wenigstens einem Redundanzübereinstimmungs-Erfassungsdecodierer
(210) gekoppelt. Genauer gesagt koppeln FS und FS von jedem
Register CMOS-Übertragungsgatter 612 und 614,
was einen 1-Bit-Adressenkomparator (610) konfiguriert.
Wenn FS und FS niedrig und hoch sind, öffnet sich das Übertragungsgatter 612,
was den Adresseneingang (ADD) mit dem Eingang des Decodierers (620)
koppelt. Wenn FS und FS jeweils hoch und niedrig sind, öffnet sich
das Übertragungsgatter 614,
was die komplementierte Adresse (ADD) zum Eingang des Decodierers
(620) koppelt. Somit ist der Eingang des Decodierers (620)
auf niedrig, wenn die Zustände
vom FS und ADD beide auf Niedrig oder Hoch sind, was als ein Exklusiv-ODER-Gatter
wirkt. Das Exklusiv-ODER-Gatter (610) ermöglicht die
Funktion eines 1-Bit-Adressenkomparators, um den Adresseneingang
(ADD) mit einer vorprogrammierten Sicherungsadresse zu korrelieren.
Der Decodierer (620) koppelt den Ausgang des 1-Bit-Adressenkomparators
(610), was das Ausgangssignal RMD nur dann auf Hoch schaltet,
wenn alle Adressen mit der vorprogrammierten Adresse übereinstimmen.
Sonst wird RMD auf Niedrig gehalten. Wenn RMD auf Niedrig ist, wird
die WL gemäß dem Decodierergebnis
durch den entsprechenden Zeilendecodierer (122) aktiviert,
wenn das HINWEIS-Signal auf Hoch schaltet, d.h. im normalen Mode.
Wenn RMD auf Hoch ist, ist es nicht möglich, WL zu aktivieren, gleichgültig welche
Decodierergebnisse es gibt. Andererseits wird der Redundanz-Zeilendecodierer
(124) freigegeben, was die entsprechende Redundanz-Wortleitung
(RWL) aktiviert, wenn das STROBE- bzw. HINWEIS-Signal auf Hoch schaltet. Dies
ist ein Redundanzersatzmode.
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(5) e-Sicherungsverifizierungsmode
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Die
vorliegende Erfindung stellt weiterhin ein Verfahren zum Verifizieren
des Sicherungs-Auslösezustands
zur Verfügung,
wie er für
EPROMs durchgeführt
wird. Wie es in 5 gezeigt ist, enthält jeder periphere
Sicherungszwischenspeicher (510) einen Puffer mit drei
Zuständen
(514), der den Knoten "b" im Sicherungszwischenspeicher
mit den Datenbussen (RWDs) koppelt, wenn das Signal EFRD (e-fuse read
= e-Sicherungslesen)
auf Hoch schaltet. Dies lässt
zu, dass der Zustand der Sicherung gleichzeitig auf den RWDs gelesen
wird. Optional können
die im Knoten "b" gespeicherten Sicherungszustände durch Hinzufügen von
zusätzlichen
Decodierern oder Schieberegistern sequenziell ausgelesen werden. Die
Daten auf den RWDs können
von entsprechenden I/Os gleich wie beim Chiplesemode gelesen werden.
Bei diesem Betrieb wird der Felddatentransfer gesperrt, so dass
die Daten auf den RWDs nur durch den Zustand der e-Sicherungen bestimmt
sind.
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Während die
Erfindung in Bezug auf ein bevorzugtes Ausführungsbeispiel diskutiert worden
ist, werden Fachleute auf dem Gebiet erkennen, dass die Erfindung
mit Änderungen und
Modifizierungen in die Praxis umgesetzt werden kann, von welchen
alle innerhalb des Schutzumfangs der beigefügten Ansprüche bleiben.
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Ist
somit die Erfindung beschrieben worden, ist das, was als neu und
durch ein Patent geschützt erwünscht ist,
wie folgt: