DE60029097T2

DE60029097T2 - Pulscodemodulation/Pulsbreitenmodulation-Umsetzer mit Pulsbreitenmodulation-Leistungsverstärker

Info

Publication number: DE60029097T2
Application number: DE60029097T
Authority: DE
Inventors: Antonio Grosso; Edoardo Botti
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2000-08-04
Filing date: 2000-08-04
Publication date: 2007-06-14
Anticipated expiration: 2020-08-05
Also published as: US20020036579A1; EP1178388A1; DE60029097D1; EP1178388B1; US6473009B2

Description

Die vorliegende Erfindung ist ein PWM-Leistungsverstärker, insbesondere ein PWM-Leistungsverstärker mit Digitaleingang.
Der allgemeine Trend, den Energieverbrauch sowie das Gewicht und die Gesamtabmessung, die von Kühlkörpern dargestellt wird, zu verringern, hat die Nachfrage von Ausrüstungsherstellern nach Audioleistungsverstärkern mit größerem Wirkungsgrad als Verstärker der "AB"-Klasse angeregt.
Um diese Anforderungen zu erfüllen, wurden Audioverstärker der D-Klasse vorgeschlagen, die eine DC-AC-Umsetzerschaltung enthalten, die ein pulsbreitenmoduliertes (PWM = puls width modulated) Ausgangssignal erzeugen. Das PWM-Signal seinerseits treibt Leistungsschalter, die eine Last treiben, die zur Rekonstruktion des verstärkten Audiosignals mit einem passiven Filter versehen sind.
Ein einzelner Ausgangsverstärker mit analoger Eingabe und PWM-Ausgabe (Verstärker der D-Klasse) ist in dem Artikel von F. A. Himmelstoss, u.a.: "Analysis of a quality class-D amplifier", I.E.E.E. Transactions on Consumer Electronics, Bd. 42, Nr. 3, August 1996, beschrieben.
Ein erweitertes Interesse an der Digitalsignalverarbeitung von Signalen hat zur Herstellung von Leistungsverstärkern mit Digitaleingang anstelle eines Analogeingangs geführt. Diese Leistungsverstärker mit Digitaleingang enthalten PCM/PWM-Umsetzer, die in der Lage sind, ein PCM-Digitalsignal in ein PWM-Digitalsignal umzuwandeln, wobei eine Endstufe der Leistungsverstärkung das PWM-Digitalsignal empfängt und ein verstärktes PWM-Analogausgangssignal erzeugt, das eine Last treibt, die zur Wiederherstellung des verstärkten Audiosignals mit einem passiven Filter versehen ist. Der PCM/PWM-Umsetzer enthält einen Zähler, der von einem Taktsignal gespeist wird und digitale Vergleichswörter erzeugt, und einen digitalen Komparator, der die digitalen Vergleichswörter über einen ersten Eingang und das digitale PCM-Signal über einen zweiten Eingang empfängt und an seinem Ausgang ein digitales PWM-Signal erzeugt.
In einem Leistungsverstärker des obigen Typs ist die Vorrichtung zum Erzeugen des Taktsignals, das für die PCM/PWM-Umsetzung des Digitalsignals am Eingang benötigt wird, typischerweise aus einem PLL-Taktgenerator (phasenverriegelt) aufgebaut, der in an sich bekannter Weise aus einer Schleifenstruktur besteht, die einen Phasenvergleicher, ein Filter, einen spannungsgesteuerten Oszillator und einen Frequenzteiler enthält.
Ein PLL-Taktgenerator stellt jedoch einen komplexen Aufbau dar und wird vor allem Kraft des Vorhandenseins des Phasenkomparators durch verschiedene Arten von Störungen beeinträchtigt.
WO 00 35095 offenbart einen Digital-Analog-Wandler zum Umwandeln eines digitalen M-Bit-Eingangswerts in ein analoges Ausgangssignal durch getrennte Verarbeitung der Anzahl von (M-N) höchstwertiger Bits und der Anzahl von N niedrigstwertiger Bits der digitalen M-Bit-Eingangswerte.
US 6,066,988 offenbart eine phasenverriegelte Schleife, die eine Rücksetzsignalerzeugungsschaltung zum Erzeugen eines Referenztaktsignals und eines Rücksetzsignals aus einem Eingangstaktsignal enthält.
EP 711 036 offenbart eine variable Verzögerungsschaltung, die einen Hochgeschwindigkeitstaktgenerator enthält, der ein Triggersignal empfängt und ein Pulssignal nach einem gewünschten Zeitintervall von dem Ansteigen des Triggersignals aus ausgibt, und einen groben Verzögerungssignalgenerator.
EP 457 496 offenbart einen Digital-Analog-Wandler, der für ein Pulsbreitenmodulationssystem geeignet ist zum Umwandeln digitaler Eingangssignale in PWM-Signale und schließlich in ein Analogsignal. Der Wandler enthält ein PWM-Signalerzeugungsmittel, das die Abtastperiode des digitalen Datensignals in eine Anzahl m von Abtastperioden unterteilt und ein PWM-Signal mit zwei gleichen Pulsbreiten erzeugt, das dem digitalen Eingangssignal in jeder unterteilten Abtastperiode entspricht.
Angesichts des beschriebenen Stands der Technik besteht die Aufgabe der vorliegenden Erfindung darin, einen PWM-Leistungsverstärker bereitzustellen, der mit einem Taktgenerator versehen ist, der zumindest teilweise die oben genannten Nachteile vermeidet.
In Übereinstimmung mit der vorliegenden Erfindung wird diese Aufgabe gelöst mittels eines PWM-Leistungsverstärkers, wie er in Anspruch 1 definiert ist.
Dank der vorliegenden Erfindung kann ein PWM-Leistungsverstärker hergestellt werden, der mit einem Taktgenerator versehen ist, der eine einfachere Schaltung hat als die bekannten Taktgeneratorvorrichtungen und der im Vergleich mit denselben bekannten Vorrichtungen weniger durch Störungen beeinträchtigt wird. Die Eigenschaften und Vorteile der vorliegenden Erfindung werden klar aus der folgenden detaillierten Beschreibung ihrer Ausführungsformen, die in den beigefügten Zeichnungen als nichteinschränkende Beispiele dargestellt sind, wobei:
1 ein Blockdiagramm des grundsätzlichen Aufbaus eines PWM-Leistungsverstärkers gemäß einer ersten Ausführungsform der vorliegenden Erfindung ist;
2 ein Blockdiagramm eines Taktgenerators des PWM-Leistungsverstärkers von 1 ist;
3 die Signalverläufe des Taktgenerators von 2 zeigt;
4 ein Schaltbild eines Oszillators des Taktgenerators von 2 ist;
5 ein Diagramm des internen Aufbaus jeder der beiden PCM/PWM-Einzelrampenumsetzer von 1 ist;
6 die Betriebssignalverläufe eines PCM/PWM-Einzelrampenumsetzers zeigt;
7 ein Blockdiagramm des grundsätzlichen Aufbaus eines Leistungsverstärkers gemäß einer zweiten Ausführungsform der Erfindung ist, der durch die Verwendung von PCM/PWM-Doppelrampenumsetzern gekennzeichnet ist;
8 den internen Aufbau eines PCM/PWM-Doppelrampenumsetzers zeigt;
9 die Betriebssignalverläufe des PCM/PWM-Doppelrampenumsetzers von 8 zeigt;
10 ein Blockdiagramm des grundsätzlichen Aufbaus eines Leistungsverstärkers gemäß einer dritten Ausführungsform der Erfindung ist;
11 ein Blockdiagramm des grundsätzlichen Aufbaus eines Leistungsverstärkers gemäß einer vierten Ausführungsform der Erfindung ist;
12 ein Blockdiagramm des grundsätzlichen Aufbaus eines Leistungsverstärkers gemäß einer fünften Ausführungsform der Erfindung ist;
13 ein Blockdiagramm des grundsätzlichen Aufbaus eines Leistungsverstärkers gemäß einer sechsten Ausführungsform der Erfindung ist.
Mit Bezug auf 1 ist ein Leistungsverstärker gemäß einer ersten Ausführungsform der vorliegenden Erfindung dargestellt, bei dem zunächst ein Digitalsignal In mit Pulscodemodulation (PCM) mit einer Anzahl von M Bit mit der Bitfrequenz Fin an den Eingang eines Blocks 1 gesendet wird, wo er mit einer Überabtasttechnik und einer Rauschformung in ein Digitalsignal mit einer Anzahl von N Bit, die kleiner als die Anzahl der Bits des Digitalsignals In ist (M > N), und mit einer mehrfachen Bitfrequenz Fin·k im Vergleich zu der Bitfrequenz Fin des Digitalsignals In umgewandelt wird. Die N Bit, die das Signal am Ausgang des Blocks 1 des Überabtastens und Rauschformens bilden, sind in zwei verschiedene Busse aufgeteilt, einen ersten Bus, der eine erste Anzahl P von höherwertigen Bits (MSB = more significant bits) überträgt und einen zweiten Bus, der ein Anzahl S von niedrigerwertigen Bits (LSB = less significant bits) überträgt, so dass sie jeweils Digitalsignale Ip und Is mit der Frequenz Fin·k bilden.
Die Digitalsignale Ip und Is werden an die Eingänge von zwei PCM-PWM-Umsetzern übertragen, wobei jeweils das Digitalsignal Ip am Eingang des PCM/PWM-Umsetzers 2 anliegt, während das Digitalsignal Is am Eingang des PCM/PWM-Umsetzers 3 anliegt. Die PCM/PWM-Umsetzer 2 und 3 sind Teil eines Blocks 4 zum Umsetzen von Digitaldaten mit Pulscodemodulation (PCM) in Digitaldaten mit Pulsweitenmodulation (PWM), der auch einen Taktgenerator 5 enthält, der geeignet ist, ein Signal E mit einer Taktfrequenz Fclock zu erzeugen, die für die PCM/PWM-Umsetzung der Digitaldaten erforderlich ist.
Die Aufteilung der Bits der N-Bit-Digitalsignale, in die die PCM-Digitalsignale am Eingang In mit M Bit reorganisiert wer den, ermöglicht die Verwendung von nicht übermäßig hohen Taktfrequenzen Fclock in dem Block 4. In der Tat wäre, wenn ein PCM-Signal mit 16 Bit bei 44,1 kHz ohne bemerkbare Verschlechterung des Signal/Rausch-Verhältnisses in ein PWM-Signal umgewandelt werden soll, ein Abtasttakt von 44.100·2¹⁶ = 2,8 GHz erforderlich, was ein Wert ist, der für die derzeitigen integrierten Schaltungen nicht vorgeschlagen werden könnte.
Ein weiteres Problem, das durch die durchgeführte Unterteilung beseitigt wird, besteht in der Tatsache, dass die Kommutierungsfrequenz des PWM-Signals am Ausgang, die in dem betrachteten Beispiel 44,1 kHz ist, zu nahe an der maximal wiederzugebenden Frequenz (in einem Audiosystem im allgemeinen etwa 20 kHz) wäre, was Probleme von harmonischer Verzerrung, Frequenzlinearität und Signalrückständen bei der Kommutierungsfrequenz hinter dem Tiefpasswiederherstellungsfilters verursacht.
Wenn eine hinreichend weit von dem Audioband entfernte Kommutierungsfrequenz des PWM-Signals erforderlich ist, und unter Berücksichtigung der Tatsache, dass die Kommutierungsfrequenz von PWM-Verstärkern normalerweise zwischen 100 kHz und 500 kHz liegt, beispielsweise in dem betrachteten Fall etwa 44.100·8 = 352,8 kHz, und unter Auswahl einer Anzahl höherwertiger Bits (MSB) P = 6 und einer Anzahl von niedrigerwertigen Bits (LSB) S = 6, wird die Taktfrequenz Fclock 352800·2⁶ = 22,57 MHz sein, was mit den derzeitigen für die Herstellung integrierter Schaltungen verwendeten Technologien gehandhabt werden kann.
Der Taktgenerator 5 enthält wie aus 2 ersichtlich einen Rücksetzpulsgenerator 6 und einen Oszillator 7. Der Rücksetzpulsgenerator 6, der beispielsweise durch einen Einzelpulsmultivibrator gebildet sein kann, hat ein Eingangssignal IG mit Rechteckverlauf bei der Frequenz Fin·k und erzeugt ein Pulsausgangssignal IR, dessen Pulse wie aus 3 ersichtlich bei jedem Wechsel des Signals IG erzeugt werden. Das Signal IR wird an einen Eingang R des Oszillators 7 übertragen, das an seinem Ausgang (OUT) das erforderliche Taktsignal E mit der Taktfrequenz Fclock erzeugt.
In 4 ist eine mögliche Verwirklichung des Oszillators 7 dargestellt. Der Eingang R des Oszillators 7 ist auf den Gateanschluss eines MOS-Transistors Mr gelegt, dessen Source mit Masse verbunden ist und dessen Drain verbunden ist mit einem Anschluss eines Kondensators C1, dessen anderer Anschluss mit Masse verbunden ist, mit Gateanschlüssen von MOS-Transistoren M1, M2, die Teile eines ersten Inverters sind, und mit dem Ausgang OUT des Oszillators 7. Die Sourceanschlüsse der Transistoren M1, M2 sind mit geeigneten Stromerzeugern verbunden, und die Drainanschlüsse sind mit einem Anschluss eines Kondensators C2 verbunden, dessen anderer Anschluss mit Masse verbunden ist, und sie sind mit dem Gateanschlüssen von zwei MOS-Transistoren M3, M4 verbunden, die Teil eines zweiten Inverters sind. Die Sourceanschlüsse der Transistoren M3, M4 sind mit geeigneten Stromerzeugern verbunden, und die Drainanschlüsse sind mit einem Anschluss eines Kondensators C3 verbunden, dessen anderer Anschluss mit Masse verbunden ist, und sie sind mit den Gateanschlüssen von zwei MOS-Transistoren M5, M6 verbunden, die Teil eines dritten Inverters sind. Die Sourceanschlüsse der Transistoren M5, M6 sind mit geeigneten Stromerzeugern verbunden, und die Drainanschlüsse sind mit dem Ausgang OUT verbunden. Die Bulkanschlüsse der Transistoren Mr, M2, M4, M6 sind mit Masse verbunden, während die Bulkanschlüsse der Transistoren M1, M3, M5 mit einer Versorgungsspannung Vcc verbunden sind. Der Transistor Mr bringt das Taktsignal E wie aus 3 ersichtlich auf einen niedrigen Wert, wenn ein Puls IR an seinem Gateanschluss anliegt auf diese Weise kann der Oszillator 7 zurückgesetzt werden.
Das Funktionsblockdiagramm und die Funktionssignalverläufe, die für jeden der zwei in dem PWM-Leistungsverstärker von 1 verwendeten PCM/PWM-Umsetzer 2 und 3 gilt, sind in 5 und 6 dargestellt; der Einfachheit halber wird im folgenden nur der PCM/PWM-Umsetzer 2 beschrieben.
Dieser PCM/PWM-Umsetzer 2 ist von dem Einzelrampentyp B, der durch einen zyklischen oder rücksetzbaren Aufwärtszähler (up-counter) gewonnen wird, der von dem Taktsignal E mit der Frequenz Fclock = (Fin·k)·2^P versorgt wird, was gleich dem Produkt der Frequenz des Signals Ip am Eingang des Umsetzers 2 mit der Zweierpotenz der Anzahl von Bits P ist, die das Signal Ip bilden; das Taktsignal E wird mittels des vorher beschriebenen Taktgenerators 5 gewonnen. Das Rampensignal B wird von einem digitalen Komparator 8 mit dem digitalen PCM-Signal Ip verglichen; das Ergebnis des Vergleichs ist das digitale PWM-Signal Op am Ausgang des Umsetzers 2, dessen Tastverhältnis eine Funktion der MSB-Eingangsdaten ist und dessen Frequenz Fin·k ist. Auf dieselbe Weise hat das PWM-Digitalsignal Os am Ausgang des Umsetzers 3 ein Tastverhältnis, das von den LSB-Eingangsdaten abhängt und dessen Frequenz Fin·k ist.
Das PWM-Digitalsignal Os am Ausgang des Umsetzers 3 wird in dem Block 9 in einem Verhältnis gedämpft, das gleich der Zweierpotenz der Anzahl S von Bits ist, die dem Eingang dieses Umsetzers zugeführt wurden, wodurch ein Signal O's = Os/(2^S) gewonnen wird. Die Signale Op und O's werden an dem invertierenden Knoten eines Leistungsverstärkungsendblocks 10 (der Ausgangsstufe des PWM-Leistungsverstärkers) addiert, welches das in der europäischen Patentanmeldung Nr. 1 001 526 beschriebene und veranschaulichte Leistungsverstärkungsmodul ist, das in Klasse D arbeitet. Eine Referenzspannung Vref ist mit dem nichtinvertierenden Knoten des Blocks 10 verbunden.
Das von dem PCM/PWM-Umsetzer 2 erzeugte Digitalsignal Op treibt die Ausgangsstufe 10 und bestimmt seine Kommutierungsfrequenz. Das digitale PWM-Signal O's treibt den Block 10 mit einer um 1/2^S verringerten Gewichtung; auf diese Weise moduliert das Signal O's das PWM-Signal Iout am Ausgang des Blocks 10, indem es seine Nichtlinearität korrigiert und das Rauschen dämpft, das durch die Quantisierung zu einer verringerten Anzahl p von Bits des PWM-Digitalsignals Op eingeführt wurde.
Das verstärke PWM-Signal Iout wird an den Eingang eines Tiefpassfilters 11 übertragen, das für die Wiederherstellung des ursprünglichen Audiosignals sorgt; das Signal am Ausgang des Filters 11 wird an eine Last 12 übertragen, die beispielsweise durch einen Lautsprecher gebildet ist.
Im folgenden werden Ausführungsformen der vorliegenden Erfindung beschrieben, bei denen Elemente, die gleich denen der ersten oder anderer Ausführungsformen sind, dieselben Bezugszeichen haben.
In 7 bis 9 wird ein PWM-Leistungsverstärker gemäß einer zweiten Ausführungsform beschrieben, der sich von der ersten Ausführungsform in der Verwendung von PCM/PWM-Doppelrampenumsetzern anstelle von Einzelrampenumsetzern unterscheidet. Auf diese Weise ist die Frequenz der am Ausgang der zwei PCM/PWM-Umsetzer erzeugten PWM-Signale halbiert im Vergleich zu der Frequenz Fin·k der Digitalsignale Ip und Is am Eingang der Umsetzer 2 und 3.
Das Funktionsblockdiagramm und die Funktionssignalverläufe, die für jeden der zwei in dem PWM-Leistungsverstärker von 1 verwendeten PCM/PWM-Doppelrampenumsetzer 2 und 3 gelten, sind in 8 und 9 dargestellt; zur Vereinfachung wird im folgenden nur der PCM/PWM-Umsetzer 2 beschrieben.
Dieser PCM/PWM-Umsetzer 2 ist vom Doppelrampentyp, der mittels eines zyklischen oder rücksetzbaren Aufwärts/Abwärts-Zählers (up-down counter) gewonnen wird, der sowohl von dem Taktsignal E gespeist wird bei einer Frequenz Fclock = (Fin·k)·2^P, die gleich dem Produkt der Frequenz des Signals Ip am Eingang des Umsetzers 2 mit der Zweierpotenz der Bitzahl P ist, die das Signal Ip bilden (das Taktsignal E wird mittels des oben beschriebenen Taktgenerators 5 gewonnen), als auch mit einem zweiten Taktsignal D bei einer Frequenz Fup/down, das von einem von dem Generator 5 verschiedenen Taktgenerator erzeugt wird, mit der Frequenz Fup/down = Fin·k, das die Rampenumkehr synchronisiert. Das Doppelrampensignal Z wird von einem digitalen Komparator 8 mit dem PCM-Digitalsignal Ip verglichen. Das Ergebnis des Vergleichs ist das PWM-Digitalsignal Op am Ausgang des Umsetzers 2, dessen Tastverhältnis eine Funktion der MSB-Eingangsdaten ist und dessen Frequenz Fin·k/2 ist. Auf dieselbe Weise hat das PWM-Digitalsignal Os am Ausgang des Umsetzers 3 ein Tastverhältnis, das von den LSB-Eingangsdaten abhängt und dessen Frequenz Fin·k/2 ist.
Das PWM-Digitalsignal Os am Ausgang des Umsetzers 3 wird in einem Block 9 in einem Verhältnis gedämpft, das gleich der Zweierpotenz der Anzahl S von Bits ist, die an den Eingang dieses Umsetzers übertragen werden, wodurch ein Signal O's = Os/(2^S) gewonnen wird. Die Signale Op und O's werden an dem invertierenden Knoten des Leistungsverstärkungsendblocks 10 addiert.
Die Doppelrampenumsetzer ermöglichen es, dass die Leistungsfähigkeit des Verstärkers unter dem Gesichtspunkt des Signal/Rausch-Verhältnisses und der Verzerrung im Vergleich zu der Verwendung von Einzelrampenumsetzern verbessert wird.
Das Blockdiagramm eines PWM-Leistungsverstärkers gemäß einer dritten Ausführungsform der Erfindung ist in 10 gezeigt und unterscheidet sich von der oben beschriebenen zweiten Ausführungsform nur in dem Vorhandensein eines Ausgangs, der nicht mehr ein einzelner ist, sondern vom Brückentyp unter Verwendung von zwei push-pull-getriebenen Ausgangsstufen 101 und 102 mit jeweiligen Tiefpassfiltern 111 und 112. Die Signale Op und O's werden an dem invertierenden Knoten der ersten Ausgangsstufe 101 addiert, während die Signale Opn und O'sn (das Signal O'sn ist das von dem Block 9 gedämpfte Signal Osn), die jeweils die negierten Signale Op und O's sind, werden an dem invertierenden Knoten der zweiten Ausgangsstufe 102 addiert. Die Ausgangssignale der zwei Stufen 101 und 102 I'out und I''out werden zu den jeweiligen Tiefpassfiltern 111 und 112 übertragen, und die Ausgangssignale der Filter treiben die Last 12.
11 zeigt das Blockdiagramm eines PWM-Leistungsverstärkers gemäß einer vierten Ausführungsform der Erfindung, die sich von der oben beschriebenen dritten Ausführungsform darin unterscheidet, dass sie sowohl für die Signale Ip und Is als auch für die Signale Ipn und Isn, die die negierten Signale Ip und Is sind, für eine Doppelrampenumsetzung sorgt mittels weiterer PCM/PWM-Doppelrampenumsetzer 20 und 30, die den Umsetzern 2 und 3 ähnlich sind und am Ausgang die Signale Opn und Osn liefern. In diesem Fall ist der Ausgang des PWM-Leistungsverstärkers vom Phasenschiebebrückentyp und weist eine komplexe Architektur als die in 10 auf, aber er ist in der Lage, eine höhere Leistungsfähigkeit zu liefern, wie es in der europäischen Patentanmeldung Nr. 1 001 526 im Detail beschrieben ist.
12 zeigt das Blockdiagramm eines PWM-Leistungsverstärkers gemäß einer fünften Ausführungsform der Erfindung, die sich von der oben beschriebenen vierten Ausführungsform darin unterscheidet, dass die Signale Opn und Osn am Ausgang der PCM/PWM-Umsetzer 20 und 30 nicht aus invertierten Signalen Ipn und In abgeleitet sind, sondern durch Invertieren des Taktsignals D bei der Frequenz Fup/down der Aufwärts/Abwärts-Zähler der Umsetzer 20 und 30, so dass Dreieckssignale erzeugt werden, die zueinander gegenphasig sind.
13 zeigt das Blockdiagramm eines PWM-Leistungsverstärkers gemäß einer sechsten Ausführungsform der Erfindung, die sich von der oben beschriebenen fünften Ausführungsform darin un terscheidet, dass die PWM-Digitalsignale Op und Opn an den jeweiligen invertierenden Knoten der zwei Ausgangsstufen 101 und 102 zu dem Doppelten der jeweiligen Signale O's1 und O'sn1 addiert werden, die Signale O's und O'sn mit doppelter Frequenz im Vergleich zu der Frequenz der Signale Op und Opn sind.
Die Vorteile dieser Ausführungsform liegen sowohl in der Tatsache, dass das Korrektursignal (bezüglich der Signale Os und Osn) addiert oder subtrahiert werden kann oder auch das Haupttreibersignal (bezüglich der Signale Op und Opn) nicht beeinflussen kann, als auch in der Tatsache, dass das Korrektursignal keine Töne bei der PWM-Kommutierungsfrequenz oder in ihrer Nähe enthält (die Töne eines Bands von 20 kHz um eine Kommutierungsfrequenz herum werden in das Basisband zurückgegeben, was ein Ansteigen von Verzerrung oder Rauschen bewirkt).
Bei den in den Figuren dargestellten Ausführungsformen können die Blöcke 9 und 200 aus einfachen Widerständen oder durch Stromerzeuger gebildet sein, die von dem Ausgangslogiksignal der jeweiligen PCM/PWM-Umsetzer gesteuert werden.
Die Frequenz des Oszillators 7 des Taktgenerators 5 kann verändert werden durch kontinuierliches Ändern seiner Eigenschaften, die Konsequenz ist eine kontinuierliche Veränderung der Breite des Ausgangssignals des PWM-Verstärkers aufgrund der variablen Verstärkung des PCM/PWM-Umsetzungsblocks 4.
In allen oben beschriebenen Ausführungsformen wird das Taktsignal E bei der Frequenz Fclock von dem Generator 5 von 2 erzeugt.

Claims

PCM-Leistungsverstärker mit zumindest einem PCM/PWM-Umsetzer (2, 3, 20, 30), der mit digitalen PCM-Eingangssignalen (Ip, Is) gespeist wird und digitale PWM-Ausgangssignale (Op, Os, Opn, Ops) erzeugt, und zumindest einer Endstufe (10, 101, 102) zur Leistungsverstärkung der digitalen PWM-Signale (Op, Os, Opn, Ops) am Ausgang des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30), wobei der zumindest eine PCM/PWM-Umsetzer (2, 3, 20, 30): einen Aufwärtszähler oder einen Aufwärts/Abwärtszähler enthält, der mit zumindest einem Taktsignal (E) gespeist wird, das von einer Takterzeugungsvorrichtung (5) erzeugt wird, und einen digitalen Komparator (8) enthält, der geeignet ist, die digitalen PCM-Eingangssignale (Ip, Is) des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30) mit einem digitalen Vergleichssignal (B, Z) zu vergleichen, das von dem Aufwärtszähler oder Aufwärts/Abwärtszähler erzeugt wird, und am Ausgang die digitalen PWM-Signale (Op, Os, Opn, Ops) zu erzeugen; dadurch gekennzeichnet, dass die Takterzeugungsvorrichtung (5) eine Pulserzeugungsvorrichtung (6) und einen Oszillator (7) enthält, die Pulserzeugungsvorrichtung (6) ein Signal mit einer Frequenz (Fin·k) gleich der Frequenz der digitalen PCM-Eingangssignale (Ip, Is) des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30) empfängt und Ausgangsrücksetzpulse (IR) erzeugt, und die Rücksetzpulse (IR) an den Eingang des Oszillators (7) gesendet werden, der das zumindest eine Taktsignal (E) als Ausgabe erzeugt.
Verstärker nach Anspruch 1, dadurch gekennzeichnet, dass er einen Überabtast- und Rauschformblock (1) enthält, der ein erstes digitales PCM-Eingangssignal (In) empfängt, das in Wörtern mit einer vorgegebenen Anzahl von Bits (M) bei einer vorgegebenen Frequenz (Fin) organisiert ist, und als Ausgabe zweite digitale PCM-Signale (Ip, Is) erzeugt, die in Wörtern organisiert sind, die aus einer kleineren Anzahl von Bits (N) als die vorgegebene Anzahl von Bits (M) und mit einer Vielfachfrequenz (Fin·k) relativ zu der vorgegebenen Frequenz (Fin) des ersten digitalen PCM-Eingangssignals (In) zusammengesetzt sind, wobei die zweiten digitalen PCM-Signale (Ip, Is) die digitalen PCM-Signale am Eingang des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30) sind.
Verstärker nach Anspruch 2, dadurch gekennzeichnet, dass er enthält: einen ersten Bus, der geeignet ist, erste digitale PCM-Daten (Ip) zu übertragen, die eine erste Anzahl (P) von höherwertigen Bits (MSB) der zweiten digitalen PCM-Signale (Ip, Is) enthalten, und einen zweiten Bus, der geeignet ist, zweite digitale PCM-Daten (Is) zu übertragen, die eine zweite Anzahl (S) von niedrigerwertigen Bits (LSB) der zweiten digitalen PCM-Signale (Ip, Is) enthalten, und dadurch gekennzeichnet, dass ein erster (2, 20) und ein zweiter (3, 30) PCM/PWM-Umsetzer vorgesehen sind, die jeweils von den ersten (Ip) bzw. den zweiten (Is) digitalen PCM-Daten gespeist werden und am Ausgang jeweils ein erstes (Op, Opn) und ein zweites (Os, Osn) PWM-Signal erzeugen.
Verstärker nach Anspruch 3, dadurch gekennzeichnet, dass das zweite PWM-Signal (Os, Osn) vorher in einem Verhältnis gedämpft wird, das gleich der Zweierpotenz der zweiten Anzahl (S) von niedrigerwertigen Bits (LSB) ist, die von dem zweiten Bus zu dem Eingang des zweiten PCM/PWM-Umsetzers (3, 30) übertragen werden, und an einem invertierenden Knoten (–) der zumindest einen Leistungsverstärkungsendstufe (10, 101, 102) des Verstärkers zu dem ersten PWM-Signal (Op, Opn) addiert wird.
Verstärker nach Anspruch 1, dadurch gekennzeichnet, dass der zumindest eine Taktgenerator (5) ein Taktsignal (E) erzeugt, dessen Frequenz (Fclock) gleich dem Produkt aus der Frequenz (Fin·k) der Bits der digitalen PCM-Signale (Ip, Is) als Eingabe für den zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) und der Zweierpotenz der Anzahl der Bits (P, S) der digitalen PCM-Signale (Ip, Is) ist, die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, wobei der Aufwärtszähler oder Aufwärts/Abwärtszähler, der von dem zumindest einen Taktsignal (E) gespeist wird, ein digitales Vergleichsausgabesignal (B, Z) erzeugt zusammengesetzt aus der Anzahl von Bits (P, S) in der Form zumindest einer Rampe von Digitalwerten mit derselben oder der halben Frequenz im Vergleich zu der Frequenz (Fin·k) der Bits der digitalen PCM-Signale (Ip, Is) am Eingang des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30).
Verstärker nach Anspruch 5, dadurch gekennzeichnet, dass das digitale Vergleichssignal (B) des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30) ausgebildet ist in der Form einer Aufeinanderfolge von Aufwärtsrampen von Digitalwerten mit einer Frequenz, die dieselbe ist wie die Frequenz (Fin·k) der Bits der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden.
Verstärker nach Anspruch 5, dadurch gekennzeichnet, dass der zumindest eine PCM/PWM-Umsetzer (2, 3, 20, 30) ein Doppelrampentyp ist, der Aufwärts/Abwärtszähler vom Aufwärts/Abwärtstyp ist, als Eingabe ein Rampeninversionssignal (D) hat und als Ausgabe ein digitales Vergleichssignal (Z) erzeugt zusammengesetzt aus der Anzahl von Bits (P, S) der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, in der Form einer Aufeinanderfolge von Aufwärts- und Abwärtsrampen bei einer halben Frequenz (Fin·k/2) im Vergleich zu der Frequenz der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden.
Verstärker nach Anspruch 1 oder 4, dadurch gekennzeichnet, dass eine einzige Leistungsverstärkungsendstufe (10) vorgesehen ist.
Verstärker nach Anspruch 1 oder 4, dadurch gekennzeichnet, dass zwei identische Leistungsverstärkungsendstufen (102, 102) vorgesehen sind, die im Gegentakt arbeiten und bei denen das Invertieren des Signals, das dem invertierenden Eingang der zwei Endstufen zugeführt wird, geschieht durch Invertieren des digitalen PWM-Signals (Op, Os), das von dem zumindest einen PCM/PWM-Umsetzer (2, 3) ausgegeben wird.
Verstärker nach Anspruch 1 oder 4, dadurch gekennzeichnet, dass zwei identische Leistungsverstärkungsendstufen (101, 102) vorgesehen sind, die im Gegentakt arbeiten und bei denen das Invertieren des Signals, das dem invertierenden Eingang (–) der zwei Endstufen (101, 102) zugeführt wird, geschieht durch Verdoppeln des zumindest einen PCM/PWM-Umsetzer (2, 3) und Invertieren der digitalen PCM-Signale (Ip, Is), die den zumindest zwei PCM/PWM-Umsetzern (2, 3) eingegeben werden.
Verstärker nach Anspruch 1 und 4, dadurch gekennzeichnet, dass der zumindest eine Taktgenerator (5) ein Taktsignal (E) erzeugt, dessen Frequenz (Fclock) gleich dem Produkt aus der Frequenz (Fin·k) der Bits der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) einge geben werden, und der Zweierpotenz der Anzahl der Bits (P, S) der digitalen PCM-Signale (Ip, Is) ist, die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, der zumindest eine PCM/PWM-Umsetzer (2, 3, 20, 30) ein Doppelrampentyp ist, der Aufwärts/Abwärtszähler, der von dem Taktsignal (E) gespeist wird und vom Aufwärts/Abwärtstyp ist, als Eingabe ein Rampeninversionssignal (D) hat und als Ausgabe ein digitales Vergleichssignal (Z) erzeugt zusammengesetzt aus der Anzahl von Bits (P, S) der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, in der Form einer Aufeinanderfolge von Aufwärts- und Abwärtsrampen bei einer halben Frequenz (Fin·k/2) verglichen mit der Frequenz der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, und dadurch gekennzeichnet, dass zwei identische Leistungsverstärkungsendstufen (101, 012) vorgesehen sind, die im Gegentakt arbeiten und bei denen das Invertieren des Signals, das dem invertierenden Eingang (–) der zwei Endstufen (101, 102) zugeführt wird, geschieht durch Verdoppeln des zumindest einen PCM/PWM-Doppelrampenumsetzers (2, 3) und Invertieren des Rampeninversionssignals (D) des zumindest einen PCM/PWM-Umsetzers (2, 3) und Speisen sowohl des zumindest einen PCM/PWM-Umsetzers (2, 3) als auch seines Duplikats (20, 30) mit denselben digitalen PCM-Signalen (Ip, Is).
Verstärker nach Anspruch 4, dadurch gekennzeichnet, dass der zumindest eine Taktgenerator (5) ein Taktsignal (E) erzeugt, dessen Frequenz (Fclock) gleich dem Produkt aus der Frequenz (Fin·k) der Bits des digitalen PCM-Signals (Ip, Is) am Eingang des zumindest einen PCM/PWM-Umsetzers (2, 3, 20, 30) und der Zweierpotenz der Anzahl der Bits (P, S) der digitalen PCM-Signale (Ip, Is) ist, die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, der zumindest eine PCM/PWM-Umsetzer (2, 3, 20, 30) ein Doppelrampentyp ist, der Aufwärts/Abwärtszähler, der von dem Taktsignal (E) gespeist wird und vom Aufwärts/Abwärtstyp ist, als Eingabe ein Rampeninversionssignal (D) hat und als Ausgabe ein digitales Vergleichssignal (Z) erzeugt zusammengesetzt aus der Anzahl von Bits (P, S) der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, in der Form einer Aufeinanderfolge von Aufwärts- und Abwärtsrampen bei einer halben Frequenz (Fin·k/2) verglichen mit der Frequenz der digitalen PCM-Signale (Ip, Is), die dem zumindest einen PCM/PWM-Umsetzer (2, 3, 20, 30) eingegeben werden, und dadurch gekennzeichnet, dass zwei identische Leistungsverstärkungsendstufen (101, 102) vorgesehen sind, die im Gegentakt arbeiten und bei denen das Invertieren des Signals, das dem invertierenden Eingang (–) der zwei Endstufen (101, 102) zugeführt wird, geschieht durch Verdoppeln des Paars von PCM/PWM-Doppelrampenumsetzern (2, 3) und Invertieren des Rampeninversionssignals (D) des Paars von PCM/PWM-Umsetzern (2, 3) und Speisen sowohl des Paars von PCM/PWM-Umsetzern (2, 3) als auch seines Duplikats (20, 30) mit denselben digitalen PCM-Signalen (Ip, Is) des ersten Busses und des zweiten Busses.
Verstärker nach Anspruch 12, dadurch gekennzeichnet, dass er enthält: ein Mittel zum Invertieren des PWM-Signals (Os, Osn), das am Ausgang der PCM/PWM-Umsetzer (3, 30) des Paars (2, 3) und seines Duplikats (20, 30), die mit den digitalen PCM-Signalen (Is) gespeist werden, die die niedrigerwertigen Bits (LSB) enthalten, ein Mittel zum Dämpfen (200) der invertierten PWM-Signale und ein Mittel zum Addieren jedes der PWM-Signale, die invertiert und gedämpft wurden, an dem invertierenden Knoten (–), an dem die PWM-Signale, die von zu dem anderen aus dem Paar (2, 3) von Umsetzern und seinem Duplikat (20, 30) gehörenden PCM/PWM-Umsetzern (2, 20) erzeugt werden, addiert werden.
Verstärker nach Anspruch 1, dadurch gekennzeichnet, dass der Oszillator (7) enthält Inverter, von denen jeder aus einem Paar von MOS-Transistoren (M1, M2, M3, M4, M5, M6) gebildet ist und die in Serie in einer Schleife geschaltet sind, so dass der Eingang des ersten Inverters mit dem Ausgang des letzten Inverters verbunden ist, Kapazitäten (C1, C2, C3) in der gleichen Anzahl wie die Inverter, wobei bei jedem ein Anschluss mit einem jeweiligen Eingang jedes Inverters verbunden ist und der andere Anschluss mit Masse verbunden ist, und einen MOS-Transistor (Mr), der als Eingabe die Rücksetzpulse (IR) hat und dessen Ausgang mit dem Eingang des ersten Inverters verbunden ist.