DE4433695C2 - Dynamische Halbleiterspeichervorrichtung - Google Patents
Dynamische HalbleiterspeichervorrichtungInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000012546 transfer Methods 0.000 claims description 10
- 239000011159 matrix material Substances 0.000 claims description 6
- 210000004027 cell Anatomy 0.000 description 109
- 239000010410 layer Substances 0.000 description 32
- 238000013461 design Methods 0.000 description 21
- 238000000034 method Methods 0.000 description 11
- 230000008878 coupling Effects 0.000 description 9
- 238000010168 coupling process Methods 0.000 description 9
- 238000005859 coupling reaction Methods 0.000 description 9
- 238000012986 modification Methods 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000008901 benefit Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 238000010276 construction Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000012856 packing Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000012549 training Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Description
Die Erfindung betrifft eine dynamische
Halbleiterspeichervorrichtung.
Dynamische Halbleiterspeichervorrichtungen (nachstehend als
DRAMs bezeichnet) mit einem Speicherzellenaufbau, bei welchem
jeweils ein Transistor und ein Kondensator vorgesehen ist,
weisen seit kurzem eine erheblich höhere Dichte auf, infolge
von Verbesserungen der Speicherzellenstruktur und
Fortschritten bei der Verarbeitungstechnologie im
submikroskopischen Maßstab. Die Design-Regeln für
Verdrahtungsleitungen einschließlich Bitleitungen und
Wortleitungen, und für Transistoren, wurden daher verringert.
Das Verfahren der Anordnung von Speicherzellen und von
Leseverstärkerblöcken stellt eine der hauptsächlichen Design-
Anforderungen dar, welche die Fläche eines DRAM oder dessen
Leistung bestimmen.
Bereits vorgeschlagene Verfahren für die Konstruktion eines
Zellenfeldes, welches Speicherzellen und Leseverstärkerblöcke
aufweist, werden nachstehend kurz erläutert.
Für Leseverstärkersysteme für DRAMs wird eine Architektur mit
offenen Bitleitungen bis herauf zu 16 K-Bit verwendet, und
für die Generationen von 16 K-Bit bis zu den momentanen
64 Mega-Bit wird eine Architektur mit gefalteten Bitleitungen
eingesetzt.
Fig. 1A zeigt ein Verfahren zur Konstruktion eines DRAMs,
welches als Architektur mit offener Bitleitung bekannt ist.
Speicherzellen MC sind an sämtlichen Schnittpunkten
angeordnet, an welchen Wortleitungen WL Bitleitungen BL
kreuzen. Diese Anordnung führt zu einer maximalen Dichte der
Speicherzellen und ist dazu geeignet, einen Chip mit einer
kleinen Fläche zu erzielen. Ist die minimale Design-Abmessung
gleich F, so beträgt bei diesem Verfahren die theoretische
Zellenfläche 4F2.
Beim Layout-Design eines Leseverstärkerblockes müssen
Leseverstärkerblöcke SA in einem Unterteilungsabstand von 1BL
angeordnet werden, was zu sehr strengen Design-Regeln für
Leseverstärkerblöcke SA führt. Da Bitleitungspaare in
unterschiedlichen Zellenfeldern liegen, wird in einem
Zellenfeld erzeugtes Rauschen nur auf eine Leitung des
Bitleitungspaares übertragen. Da das Rauschen schwer
auszuschalten ist, ist eine derartige Anordnung gegenüber
Rauschen weniger unempfindlich. Weiterhin sind Speicherzellen
an sämtliche Schnittpunkte von Bitleitungen und Wortleitungen
angeschlossen, und die Bitleitungskapazität pro Wortleitung
ist groß, und daher ist es unmöglich, eine sehr große Anzahl
an Wortleitungen vorzusehen. Daher ist die Anzahl an
Leseverstärkern innerhalb des Chips groß, wodurch die
erwartete Verringerung der Chipabmessungen verhindert wird.
Fig. 1B zeigt ein Verfahren zur Konstruktion eines DRAMs,
welches als entspannte Architektur mit offenen Bitleitungen
(relax open bit line architecture) bezeichnet wird. Bei
diesem Verfahren werden Speicherzellen MC an sämtlichen
Schnittpunkten von Wortleitungen WL und Bitleitungen BL mit
einem Leseverstärkerblock SA für jeweils zwei Bitleitungen
angeordnet. Das Design des Layouts des Leseverstärkerblocks
SA ist einfacher als bei der Architektur mit offenen
Bitleitungen. Allerdings ist dies nicht zufriedenstellend.
Darüber hinaus ist die entspannte Architektur mit offenen
Bitleitungen empfindlich für Rauschen, ebenso wie die
Architektur mit offenen Bitleitungen. Zusätzlich weist sie
eine hohe Bitleitungskapazität pro Wortleitung auf.
Fig. 1C zeigt ein Verfahren zur Konstruktion eines DRAMs,
welches als Architektur mit gefalteter Bitleitung bekannt
ist. Bei diesem Verfahren werden Leseverstärkerblöcke SA in
einem Unterteilungsabstand von 4-BL angeordnet. Daher ist das
Layout-Design eines DRAMs einfacher als bei der Architektur
mit offener Bitleitung. Da bei der Architektur mit gefalteter
Bitleitung Bitleitungspaare innerhalb eines einzelnen
Zellenfeldes vorgesehen sind, wird innerhalb des Feldes
hervorgerufenes Rauschen bei beiden Leitungen jedes Paars
eingeführt, wodurch der DRAM in Bezug auf Rauschen
unempfindlich wird.
Wenn bei der Architektur mit gefalteter Bitleitung die
minimale Abmessung F beträgt, so ist die Fläche einer
Speicherzelle gleich 8F2. Daher ist die Fläche einer
Speicherzelle doppelt so groß wie bei der Architektur mit
offenen Bitleitungen, was zu einer Erhöhung der Chipfläche
führt.
Wie voranstehend erwähnt sind die Design-Regeln für
Leseverstärkerblöcke bei der Architektur mit offenen
Bitleitungen weniger streng, noch weniger streng bei der
entspannten Architektur mit offenen Bitleitungen, und noch
weniger streng bei der Architektur mit gefalteten
Bitleitungen, und zwar in dieser Reihenfolge. Die Chipfläche
ist infolge der Vergrößerung der Speicherzellenfläche größer.
Die Design-Regeln für Leseverstärkerblöcke werden durch
Änderung des Leseverfahrens weniger streng, was zu einer
entsprechenden Erhöhung der Chipfläche führt.
Darüber hinaus führt bei konventionellen DRAMs die
Architektur mit gefalteter Bitleitung zu einer größeren
Unempfindlichkeit des DRAMs gegenüber Rauschen, jedoch kann
die Speichergröße hierdurch nicht verkleinert werden. Im
Gegensatz hierzu führt die Architektur mit offener Bitleitung
zu geringeren Abmessungen des Speichers, jedoch kann
hierdurch der DRAM nicht unempfindlicher gegenüber Rauschen
ausgebildet werden.
Aus DE 39 15 438 A1 ist ein Verdrahtungsaufbau für
Halbleiterspeicher bekannt, bei dem auf einem
Halbleitersubstrat Wortleitungen, Bitleitungen,
Speicherzellen und ein Leseverstärker angeordnet sind. Die
Wortleitungen und Bitleitungen überkreuzen sich gegenseitig
auf einer Hauptoberfläche des Substrats. Die Bitleitungen
sind in der Form von parallelen Bitleitungen angeordnet.
Aufgabe der vorliegenden Erfindung ist die Bereitstellung
einer dynamischen Halbleiterspeichervorrichtung, welche eine
kleine Speicherzellengröße und damit hohe
Speicherzellendichte ermöglicht, wobei gleichzeitig die
Design-Regeln gelockert sind.
Gelöst wird diese Aufgabe durch die dynamischen
Halbleiterspeichervorrichtungen nach Anspruch 1 und 14.
Bevorzugte Ausgestaltungen sind, in den abhängigen Ansprüchen
beschrieben.
Eine dynamische Halbleiterspeichervorrichtung gemäß einer
ersten Zielrichtung der Erfindung zeichnet sich dadurch aus,
daß vorgesehen sind: erste Bitleitungen; zweite Bitleitungen,
die zum Teil oberhalb der ersten Bitleitungen laminiert
angeordnet sind, und zusammen mit den ersten Bitleitungen
Bitleitungspaare bilden, zur Ausbildung einer Struktur mit
gefalteten Bitleitungen; Wortleitungen, die so angeordnet
sind, daß sie die ersten Bitleitungen und die zweiten
Bitleitungen kreuzen; und zumindest ein Speicherzellenfeld,
in welchem an die ersten Bitleitungen und an die zweiten
Bitleitungen angeschlossene Speicherzellen in einer Matrix
angeordnet sind, wobei das Speicherzellenfeld mehrere erste
Bereiche aufweist, in welchen Speicherzellen angeordnet sind,
und zweite Bereiche, die so angeordnet sind, daß sie sich mit
den ersten Bereichen abwechseln und keine Speicherzelle
enthalten, und die zweiten Bereiche Bereiche umfassen, bei
welchen die ersten Bitleitungen der festgelegten Anzahl an
Bitleitungspaaren an die zweiten Bitleitungen angeschlossen
sind, und die zweiten Bitleitungen mit den ersten
Bitleitungen verbunden sind.
Die zweiten Bereiche können umfassen:
dritte Bereiche, bei welchen für die Hälfte der
Bitleitungspaare die ersten Bitleitungen die zweiten
Bitleitungen kreuzen, und bei welchen für
die verbleibende Hälfte die ersten Bitleitungen an die
zweiten Bitleitungen angeschlossen sind, und die zweiten
Bitleitungen an die ersten Bitleitungen angeschlossen sind;
sowie vierte Bereiche, welche über die ersten Bereiche in der
Nähe der dritten Bereiche angeordnet sind, wobei die ersten
Bitleitungen und die zweiten Bitleitungen der
Bitleitungspaare, bei welchen die ersten Bitleitungen an die
zweiten Bitleitungen und die zweiten Bitleitungen an die
ersten Bitleitungen angeschlossen sind, einander
kreuzen, und bei der verbleibenden Hälfte der
Bitleitungspaare die ersten Bitleitungen an die zweiten
Bitleitungen und die zweiten Bitleitungen an die ersten
Bitleitungen angeschlossen sind.
Eine weitere dynamische Halbleiterspeichervorrichtung gemäß
der ersten Zielrichtung der vorliegenden Erfindung zeichnet
sich dadurch aus, daß vorgesehen sind: erste Bitleitungen;
zweite Bitleitungen, die teilweise oberhalb der ersten
Bitleitungen laminiert angeordnet sind und zusammen mit den
ersten Bitleitungen Bitleitungspaare zur Ausbildung einer
Struktur mit gefalteten Bitleitungen bilden; Wortleitungen,
die so angeordnet sind, daß sie die ersten Bitleitungen und
die zweiten Bitleitungen kreuzen; und zumindest ein
Speicherzellenfeld, in welchem an die ersten Bitleitungen und
die zweiten Bitleitungen angeschlossene Speicherzellen in
einer Matrix angeordnet sind, wobei das Speicherzellenfeld
erste Bereiche aufweist, die mit Speicherzellen versehen
sind, sowie zweite Speicherbereiche, die abwechselnd mit den
ersten Bereichen angeordnet sind und keine Speicherzelle
enthalten, wobei die ersten Bitleitungen und die zweiten
Bitleitungen erste Bitleitungspaare bilden, die einander
in einem vorbestimmten zweiten Bereich
kreuzen.
Bevorzugte Ausführungsformen der ersten Zielrichtung der
Erfindung sind wie folgt:
- 1. Die voranstehend geschilderte dynamische Halbleiterspeichervorrichtung weist weiterhin auf: Transfer-Gates, die zwischen den Speicherzellen und den ersten Bitleitungen angeordnet und an die jeweiligen ersten Bitleitungen angeschlossen sind; sowie dritte Bitleitungen, die mit den Speicherzellen verbunden und an die ersten Bitleitungen über die Transfer-Gates angeschlossen sind.
- 2. Die dynamische Halbleiterspeichervorrichtung weist weiterhin Verdrahtungsleitungen auf, die an die ersten Bitleitungen und die zweiten Bitleitungen angeschlossen sind, wobei ein Ende jeder Verdrahtungsleitung über einen ersten Kontakt mit der ersten Bitleitung und das andere Ende über einen zweiten Kontakt mit der zweiten Bitleitung in dem zweiten Bereich verbunden ist.
- 3. Wenn bei der voranstehend geschilderten dynamischen Halbleiterspeichervorrichtung die Breite und der Abstand der bzw. zwischen den ersten Bitleitungen und die Breite und der Abstand der bzw. zwischen den zweiten Bitleitungen durch L1, S1 bzw. L2, S2 bezeichnet sind, so erfüllt die Entfernung P1 zwischen entweder dem ersten oder dem zweiten Kontakt und der Verdrahtungsleitung folgende Beziehung: P1 = S1, S2 und S1 ≦ P1 < 2S1 und S2 ≦ P1 < 2S2.
Gemäß der ersten Zielrichtung der Erfindung können, da
Speicherzellen an sämtlichen Schnittpunkten der ersten
Bitleitungen und der Wortleitungen angeordnet sind, doppelt
so viele Speicherzellen wie bei der konventionellen,
gefalteten Bitleitungsarchitektur vorgesehen werden, wodurch
eine ebenso hohe Packungsdichte an Speicherzellen wie bei der
Architektur mit offenen Bitleitungen erzielt wird. Da die
zweiten Bitleitungen oberhalb der enger beabstandeten ersten
Bitleitungen mit einem kürzeren Abstand dazwischen vorgesehen
sind, und die paarweise vorgesehenen ersten und zweiten
Bitleitungen an die Innenseite des Feldes angeschlossen sind,
kann Rauschen dadurch verringert werden, daß die ersten
Bitleitungen und die zweiten Bitleitungen zur Ausbildung
gefalteter Bitleitungen kombiniert werden.
Da die Hälfte der Bitleitungspaare einander in drei
Dimensionen in einem Grenzabschnitt kreuzen, in welchem
Verbindungen der ersten und zweiten Bitleitungen geändert
sind, und die verbleibende Hälfte einander in drei
Dimensionen an der nächsten Grenze kreuzen, können die
Design-Regeln für den Grenzabschnitt erleichtert werden. Da
die Breite der ersten und zweiten Bitleitungen enger gewählt
werden kann, und der Abstand zwischen den ersten Bitleitungen
und zwischen den zweiten Bitleitungen kürzer gewählt werden
kann, kann darüber hinaus eine höhere Packungsdichte erzielt
werden. Dadurch, daß die ersten Bitleitungen die zweiten
Bitleitungen in drei Dimensionen kreuzen dürfen, kann darüber
hinaus Rauschen zwischen Bitleitungen stärker verringert
werden als bei verdrillten Leitungen in einem konventionellen
Entsprechungsfall.
Wie voranstehend geschildert ist es gemäß der ersten
Zielrichtung der vorliegenden Erfindung möglich, eine
dynamische Halbleitervorrichtung zur Verfügung zu stellen,
welche geringere Speicherabmessungen ermöglicht, eine höhere
Packungsdichte an Speicherzellen, und eine
Rauschverringerung, selbst bei einer Architektur mit
gefalteten Bitleitungen.
Das Wesen einer dynamischen Halbleiterspeichervorrichtung
gemäß einer zweiten Zielrichtung der Erfindung besteht darin,
daß die Anzahl an Verdrahtungsleitungsschichten, die zur
Verdrahtung der Diffusionsschichten und von Gateelektroden
von Transistoren innerhalb eines Leseverstärkerblocks
verwendet werden, erhöht ist, wodurch Leseverstärkerblöcke in
Spalten angeordnet werden können, anders als bei einem
konventionellen Zellenfeld, bei welchem nur eine Spalte an
Leseverstärkerblöcken entlang der Wortlinie vorgesehen ist,
und darin, daß diese Anordnung Erleichterungen für den
Unterteilungsabstand entlang der Wortleitung beim Design des
Layouts eines Leseverstärkerblocks ermöglicht.
Genauer gesagt zeichnet sich eine
Halbleiterspeichervorrichtung gemäß der zweiten Zielrichtung
der vorliegenden Erfindung dadurch aus, daß vorgesehen sind:
zumindest ein Speicherzellenfeld, in welchem Speicherzellen
in einer Matrix angeordnet sind; Bitleitungen, die an die
Speicherzellen angeschlossen sind, und zum Lesen und
Schreiben von Information von den Speicherzellen und in diese
hinein verwendet werden; Wortleitungen, die so angeordnet
sind, daß sie die Bitleitungen kreuzen, und zur Auswahl einer
Speicherzelle verwendet werden, aus welcher Information auf
die Bitleitung ausgelesen werden soll; Leseverstärkerblöcke,
die an die Bitleitungen angeschlossen sind, und
Leseverstärker zum Lesen und Verstärken der aus einer
Speicherzelle auf die Bitleitung ausgelesenen Information
enthalten, wobei zumindest zwei der Leseverstärker Seite an
Seite entlang der Bitleitung angeordnet sind; und
Verdrahtungsleitungen, welche die Bitleitungen mit den
Leseverstärkerblöcken verbinden, so daß sie an die
Bitleitungen dadurch angeschlossen sind, daß sie durch
Leseverstärkerblöcke hindurch gelangen, die zwischen den
Bitleitungen und den Leseverstärkerblöcken angeordnet sind,
wobei die Verdrahtungsleitungen in einer Schicht vorgesehen
sind, die sich von einer Schicht unterscheidet, in welcher
die Bitleitungen ausgebildet sind.
Bevorzugte Ausführungsformen der zweiten Zielrichtung der
Erfindung sind wie folgt:
- 1. Bei der voranstehend geschilderten, dynamischen Halbleiterspeichervorrichtung weisen die Leseverstärkerblöcke erste und zweite Knoten auf, und sind so an die Bitleitungen angeschlossen, daß eine Struktur mit offfenen Bitleitungen gebildet wird, wobei zwei der Leseverstärkerblöcke Seite an Seite entlang der Bitleitung angeordnet sind, der erste Knoten an eine Leitung eines Bitleitungspaares angeschlossen ist, und der zweite Knoten an die andere Leitung des Bitleitungspaars über die Verdrahtungsleitung angeschlossen ist.
- 2. Bei der voranstehend geschilderten dynamischen Halbleiterspeichervorrichtung weisen die Leseverstärkerblöcke erste und zweite Knoten auf, und sind so an die Bitleitungen angeschlossen, daß eine entspannte Struktur mit offenen Bitleitungen gebildet wird, wobei zwei der Leseverstärkerblöcke Seite an Seite entlang der Bitleitung angeordnet sind, der erste Knoten an eine Leitung eines Bitleitungspaares angeschlossen ist, und der zweite Knoten an die andere Leitung des Bitleitungspaares über die Verdrahtungsleitung angeschlossen ist.
- 3. Bei der voranstehend geschilderten dynamischen Halbleiterspeichervorrichtung sind die Leseverstärkerblöcke so an die Bitleitungen angeschlossen, daß eine Struktur mit gefalteten Bitleitungen ausgebildet wird, wobei zwei der Leseverstärkerblöcke Seite an Seite entlang der Bitleitung angeordnet sind, der Leseverstärkerblock, der näher an dem anzuschließenden Zellenfeld liegt, direkt an die Bitleitung angeschlossen ist, und der Leseverstärkerblock, der weniger nahe an der anzuschließenden Bitleitung liegt, mit dem Zellenfeld über die Verdrahtungsleitung verbunden ist.
Bei der dynamischen Halbleiterspeichervorrichtung gemäß der
zweiten Zielrichtung der Erfindung werden
Verdrahtungsleitungen verwendet, die in einer anderen Schicht
liegen als jener, in welcher Bitleitungen vorgesehen sind,
und die Verdrahtungsleitungen können durch einen
Leseverstärkerblock hindurchgehen, und sind an den anderen
Leseverstärker angeschlossen. Diese Verbindung ermöglicht es,
daß diese Leseverstärkerblöcke Signale auf den entsprechenden
Bitleitungen lesen, selbst wenn Leseverstärkerblöcke
(beispielsweise zwei Leseverstärkerblöcke) Seite an Seite
entlang der Bitleitung angeordnet sind. Da
Leseverstärkerblöcke in einem Bereich angeordnet werden
können, in welchem doppelt so viele Bitleitungen wie bei der
konventionellen Entsprechung vorgesehen sind, kann in diesem
Fall der Unterteilungsabstand entlang der Wortleitung eine
Erleichterung im Design des Layouts eines
Leseverstärkerblockes erfahren.
Bei einer anderen dynamischen Halbleiterspeichervorrichtung
gemäß der zweiten Zielvorrichtung der Erfindung sind die
Leseverstärkerblöcke an die Bitleitungen so angeschlossen,
daß ein Aufbau mit gefalteten Bitleitungen gebildet wird,
wobei zwei der Leseverstärkerblöcke Seite an Seite entlang
der Bitleitung angeordnet sind, die Bitleitungen erste
Bitleitungen und zweite Bitleitungen umfassen, die oberhalb
der ersten Bitleitung vorgesehen sind, entweder die ersten
Bitleitungen oder die zweiten Bitleitungen als Durchgangs-
Verdrahtungsleitungen für die Leseverstärker verwendet
werden, und die anderen als Verdrahtungsleitungen für die
Leseverstärker verwendet werden.
Bei der voranstehend geschilderten dynamischen
Halbleiterspeichervorrichtung weist ein Speicherzellenfeld
erste Bereiche auf, die mit Speicherzellen versehen sind, und
zweite Speicherbereiche, die so angeordnet sind, daß sie sich
mit den ersten Bereichen abwechseln und keine Speicherzelle
enthalten, und die zweiten Speicherbereiche umfassen
Bereiche, bei welchen für eine festgelegte Anzahl an
Bitleitungspaaren die ersten Bitleitungen an die zweiten
Bitleitungen angeschlossen sind, und die zweiten Bitleitungen
an die ersten Bitleitungen angeschlossen sind.
Bei der dynamischen Halbleitervorrichtung umfassen zweite
Bereiche: dritte Bereiche, in welchen bei der Hälfte der
Bitleitungspaare die ersten Bitleitungen die zweiten
Bitleitungen in drei Dimensionen kreuzen, und bei der übrigen
Hälfte die ersten Bitleitungen an die zweiten Bitleitungen
angeschlossen sind, und die zweiten Bitleitungen an die
ersten Bitleitungen angeschlossen sind; sowie vierte
Bereiche, die über die ersten Bereiche neben den dritten
Bereichen angeordnet sind, wobei die ersten Bitleitungen und
die zweiten Bitleitungen der Bitleitungspaare, bei welchen
die ersten Bitleitungen an die zweiten Bitleitungen und die
zweiten Bitleitungen an die ersten Bitleitungen angeschlossen
sind, einander in drei Dimensionen kreuzen, und bei der
übrigen Hälfte der Bitleitungspaare die ersten Bitleitungen
mit den zweiten Bitleitungen und die zweiten Bitleitungen mit
den ersten Bitleitungen verbunden sind.
Bei der voranstehend geschilderten dynamischen
Halbleiterspeichervorrichtung weist das Speicherzellenfeld
erste Bereiche auf, die mit Speicherzellen versehen sind, und
zweite Speicherbereiche, die so angeordnet sind, daß sie sich
mit den ersten Bereichen abwechseln und keine Speicherzellen
enthalten, und die zweiten Speicherbereiche weisen dritte
Bereiche auf, in welchen die ersten Bitleitungen und die
zweiten Bitleitungen einer Hälfte der Bitleitungspaare
einander in drei Dimensionen kreuzen, sowie vierte Bereiche,
bei welchen die ersten Bitleitungen und die zweiten
Bitleitungen der Bitleitungspaare der übrigen Hälfte des
zweiten Bereichs einander in drei Dimensionen in den dritten
Bereichen neben den ersten Bereichen kreuzen.
Bei der voranstehend geschilderten dynamischen
Halbleiterspeichervorrichtung sind die in den
Leseverstärkerblöcken, die einander anschließen, angeordneten
Leseverstärker Seite an Seite so angeordnet, daß sie
n-Graben-Bereiche miteinander teilen, um pMOS-Transistoren
zur Verfügung zu stellen, die zwischen den Verstärkerblöcken
angeordnet sind.
Bei einer weiteren dynamischen Halbleiterspeichervorrichtung
gemäß der zweiten Zielrichtung der Erfindung bestehen
Bitleitungen aus zwei Schichten aus Verdrahtungsleitungen,
und eine Schicht der Bitleitungen ist als Durchgangs-
Verdrahtungsleitungen durch einen Leseverstärkerblock
eingesetzt. Diese Anordnung ermöglicht eine Anordnung von
Leseverstärkerblöcken in einem Bereich, in welchem doppelt so
viele Bitleitungen wie bei einem konventionellen Äquivalent
vorgesehen sind, ohne zusätzliche Verdrahtungsleitungen zur
Verfügung zu stellen. Daher ist es möglich, die Anforderungen
an den Unterteilungsabstand entlang der Wortleitung beim
Design des Layouts eines Leseverstärkerblocks zu erleichtern.
Wie voranstehend geschildert ist bei der zweiten Zielrichtung
der Erfindung die Anzahl an Verdrahtungsleitungsschichten,
die zur Verdrahtung der Diffusionsschichten und
Gateelektroden von Transistoren innerhalb eines
Leseverstärkerblocks verwendet werden, erhöht, wodurch eine
Anordnung von Leseverstärkerblöcken in Spalten ermöglicht
wird, anders als bei einem konventionellen Zellenfeld, bei
welchem nur eine Spalte an Leseverstärkerblöcken entlang der
Wortlinie vorgesehen ist. Diese Anordnung kann die
Anforderungen an den Unterteilungsabstand entlang der
Wortleitung beim Design des Layouts eines
Leseverstärkerblockes erleichtern. Daher können unabhängig
vom Leseverfahren die Design-Regeln für Leseverstärker
gelockert werden. Dies führt dazu, daß es ermöglicht wird,
eine dynamische Halbleiterspeichervorrichtung zur Verfügung
zu stellen, welche eine Erhöhung der Chipfläche infolge der
Leseverstärker minimalisiert, unabhängig von der Struktur des
Zellenfeldes.
Darüber hinaus können die dynamischen
Halbleiterspeichervorrichtungen gemäß der ersten und zweiten
Zielrichtung der Erfindung miteinander kombiniert werden,
wodurch dann die Wirkungen beider Zielrichtungen erhalten
werden.
Die Erfindung wird nachstehend anhand zeichnerisch
dargestellter Ausführungsbeispiele näher erläutert, aus
welchen weitere Vorteile hervorgehen. Die Ziele
und Vorteile der vorliegenden Erfindung lassen sich durch die
Vorgehensweisen und Kombinationen erzielen, die insbesondere
in den beigefügten Patentansprüchen angegeben sind.
Die beigefügten Zeichnungen, welche in die Beschreibung
eingeschlossen sind und ein Teil der Beschreibung bilden,
stellen momentan bevorzugte Ausführungsformen der
vorliegenden Erfindung dar, und dienen, zusammen mit der
voranstehenden, allgemeinen Beschreibung und der
nachstehenden, ins Einzelne gehenden Beschreibung der
bevorzugten Ausführungsformen, zur Erläuterung der Grundlagen
der vorliegenden Erfindung. Es zeigt:
Fig. 1A bis 1C den Aufbau eines Zellenfeldabschnitts bei
konventionellen dynamischen
Halbleiterspeichervorrichtungen;
Fig. 2 den Aufbau einer dynamischen
Halbleiterspeichervorrichtung gemäß einer
ersten Ausführungsform der vorliegenden
Erfindung;
Fig. 3 eine Schnittansicht entlang einer Linie
2A (8A) bis 2A' (8A');
Fig. 4 eine Schnittansicht verwendeter
Speicherzellen;
Fig. 5 das Layout der
Verbindungsänderungsabschnitte und
Verdrillungsabschnitte erster und zweiter
Bitleitungen bei der ersten
Ausführungsform;
Fig. 6 eine Schnittansicht entlang einer Linie
6E-6E' von Fig. 5;
Fig. 7 ein weiteres Layout der
Verbindungsänderungsabschnitte und
Verdrillungsabschnitte erster und zweiter
Bitleitungen bei der ersten
Ausführungsform;
Fig. 8A bis 8D die Koppelkapazität zwischen Bitleitungen
bei der ersten Ausführungsform;
Fig. 9 eine Gesamtdarstellung der
Koppelkapazität zwischen Bitleitungen;
Fig. 10 eine Darstellung einer Abänderung der
ersten Ausführungsform;
Fig. 11 eine Darstellung einer weiteren
Abänderung der ersten Ausführungsform;
Fig. 12 den Aufbau einer dynamischen
Halbleuterspeichervorrichtung gemäß einer
zweiten Ausführungsform der vorliegenden
Erfindung;
Fig. 13 eine Schnittansicht entlang der Linie
13F-13F' von Fig. 12;
Fig. 14 den Aufbau einer dynamischen
Halbleiterspeichervorrichtung gemäß einer
dritten Ausführungsform der vorliegenden
Erfindung;
Fig. 15 den Aufbau des Zellenfeldabschnitts bei
einer dynamischen
Halbleiterspeichervorrichtung gemäß einer
vierten Ausführungsform der vorliegenden
Erfindung;
Fig. 16 den Aufbau des Zellenfeldabschnitts bei
einer dynamischen
Halbleiterspeichervorrichtung gemäß einer
fünften Ausführungsform der vorliegenden
Erfindung;
Fig. 17 den Aufbau des Zellenfeldabschnittes bei
einer dynamischen
Halbleiterspeichervorrichtung gemäß einer
sechsten Ausführungsform der vorliegenden
Erfindung;
Fig. 18 den Aufbau des Zellenfeldabschnittes bei
einer dynamischen
Halbleiterspeichervorrichtung gemäß einer
siebten Ausführungsform der vorliegenden
Erfindung;
Fig. 19 eine Schnittansicht des bei der siebten
Ausführungsform verwendeten
Leseverstärkerabschnitts;
Fig. 20 den Aufbau des bei der siebten
Ausführungsform verwendeten
Leseverstärkerabschnitts;
Fig. 21A bis 21D das Layout von Bitleitungsschichten usw.
bei der siebten Ausführungsform;
Fig. 22 das Layout eines Bereiches, in welchem
Bitleitungsverbindungen in dem
Leseverstärkerabschnitt der Fig. 21A
bis 21D geändert sind;
Fig. 23 das Layout eines Bereichs, in welchem
Bitleitungsverbindungen in dem
Leseverstärkerabschnitt der Fig. 21A
bis 21D geändert sind;
Fig. 24 einen anderen Aufbau des bei der siebten
Ausführungsform verwendeten
Leseverstärkerabschnitts;
Fig. 25A bis 25D Layouts von Bitleitungsschichten usw. bei
der siebten Ausführungsform;
Fig. 26 das Layout eines Bereiches, in welchem
Bitleitungsverbindungen in dem
Leseverstärkerabschnitt in den Fig.
25A bis 25D geändert sind; und
Fig. 27 das Layout eines Bereiches, in welchem
Bitleitungsverbindungen in dem
Leseverstärkerabschnitt in den Fig.
25A bis 25D geändert sind.
Nachstehend werden unter Bezugnahme auf die beigefügten
Zeichnungen Ausführungsformen der vorliegenden Erfindung
erläutert.
Fig. 2 zeigt den Aufbau einer dynamischen
Halbleiterspeichervorrichtung (nachstehend als DRAM
bezeichnet) gemäß einer ersten Ausführungsform der
vorliegenden Erfindung.
Wortleitungen WL (WL0, WL1, . . .) sind vertikal angeordnet,
und erste Bitleitungen 11, die mit durchgezogenen Linien
dargestellt sind, sind horizontal in Bezug auf Speicherzellen
10 angeordnet. Zweite Bitleitungen 12, die durch gestrichelte
Linien dargestellt sind, sind oberhalb der ersten
Bitleitungen 11 vorgesehen. Die ersten Bitleitungen 11 und
die zweiten Bitleitungen 12 bilden Bitleitungspaare, die an
rechte und linke Leseverstärker 13 angeschlossen sind, um ein
DRAM unter Verwendung einer Architektur mit gefalteten
Bitleitungen auszubilden.
In Fig. 2 bezeichnen Blockmarkierungen Punkte, an welchen
Verbindungen der ersten Bitleitungen 11 und der zweiten
Bitleitungen 12 geändert sind. In der Figur ist das
Zellenfeld grob in vier Teile unterteilt. Beispielsweise auf
der linken Hälfte des Feldes ist BL0 an die erste Bitleitung
11 angeschlossen, und in der rechten Hälfte ist BL0 an die
zweite Bitleitung 12 angeschlossen. Im Gegensatz hierzu ist
in der linken Hälfte /BL0 an die zweite Bitleitung 12 als
DurchgangsBitleitung angeschlossen, und in der rechten Hälfte
ist /BL0 mit der ersten Bitleitung 11 verbunden, die an
Speicherzellen angeschlossen ist. BL0 und /BL0 bilden ein
gefaltetes Bitleitungspaar, welches an den Leseverstärker 13
angeschlossen ist.
Wie voranstehend erläutert ermöglicht die Verwendung der
ersten Bitleitung 11 und der zweiten Bitleitung 12, daß die
Daten in der Speicherzelle nur auf BL0, nicht auf /BL0
ausgelesen werden, wenn beispielsweise die Wortleitung WL0
ausgewählt ist. Da dies durch die Architektur mit gefalteten
Bitleitungen erfolgt, ist Rauschen des Feldes wesentlich
verringert, verglichen mit der Architektur mit offenen
Bitleitungen. Dies unterstützt die Verringerung der
Bitleitungskapazität pro Wortleitung, was die Anzahl an
Wortleitungen erhöht, die an den Leseverstärker 13
angeschlossen sind, jeweils für Bitleitungspaare, wodurch die
Abmessungen des Chips verringert werden.
Da bei der ersten Ausführungsform Speicherzellen an
sämtlichen Schnittpunkten der Wortleitungen und der ersten
Bitleitungen 11 vorgesehen sind, anders als bei der
Architektur mit gefalteten Bitleitungen, bei welcher eine
einzige Schicht an Bitleitungen vorgesehen ist
(beispielsweise die zweite Bitleitung 12 von Fig. 2 entfernt
ist), können die Abmessungen der Speicherzelle die Hälfte
jener bei der Architektur mit gefalteten Bitleitungen
betragen, oder gleich jener der Architektur mit offenen
Bitleitungen sein.
Die Breite der ersten Bitleitungen 11 und der Abstand
zwischen ihnen kann auf einen geringeren Wert gesetzt werden,
der durch das Herstellungsverfahren festgelegt ist. An der
Grenze des in vier Quadrate unterteilten Feldes werden für
die Hälfte der Bitleitungspaare die ersten Bitleitungen 11
auf die zweiten Bitleitungen 12 oder umgekehrt umgeschaltet,
und bei der übrigen Hälfte kreuzen die ersten Bitleitungen 11
die zweiten Bitleitungen 12 in drei Dimensionen. Dies
minimalisiert die Breite der ersten und zweiten Bitleitungen
und den Abstand zwischen den ersten Bitleitungen und zwischen
den zweiten Bitleitungen in dem Speicherzellenfeld, wie
nachstehend noch genauer erläutert wird. Darüber hinaus kann
Kopplungsrauschen zwischen Bitleitungen bei der Architektur
mit gefalteten Bitleitungen stärker verringert werden als bei
der konventionellen Verdrillung der Bitleitungen.
Fig. 3 ist eine Schnittansicht entlang der Lnie 2A (8A) bis
2A' (8A') von Fig. 2. Die Speicherzellen 10 sind mit den
ersten Bitleitungen 11 mit Hilfe von Bitleitungs-
Direktkontakte 14 verbunden. Oberhalb und zwischen den ersten
Bitleitungen 11 sind die zweiten Bitleitungen 12 vorgesehen.
Fig. 4 zeigt Speicherzellen, die bei der ersten
Ausführungsform einsetzbar sind. An der Oberfläche eines
Substrats werden MOS-Transistoren ausgebildet, die als
Transfer-Gates dienen. In dem Substrat ausgebildete Gräben 16
sind mit Kondensatoren 17 versehen. Das Gate eines MOS-
Transistors 15 stellt eine Wortleitung WL dar, seine Source
ist an einen Kondensator 17 angeschlossen und sein Drain ist
mit einer ersten Bitleitung 11 verbunden.
Fig. 5 zeigt den Abschnitt, der von einer einfach
gepunkteten, gestrichelten Linie von Fig. 2 umschlossen ist,
oder das Layout des Verbindungsänderungsabschnitts der ersten
Bitleitungen 11 und der zweiten Bitleitungen 12 und des
Verdrillungsabschnitts. Fig. 6 ist eine Schnittansicht
entlang der Linie 6E-6E' von Fig. 5. Bei diesem Layout sind
neben den ersten und zweiten Verdrahtungsleitungen (den
ersten Bitleitungen 11 und den zweiten Bitleitungen 12)
vierte Verdrahtungsleitungen 24 vorgesehen.
Unter den von links aus ankommenden zweiten Bitleitungen 12
wird /BL0 einmal auf die vierte Verdrahtungsleitung 24
umgeschaltet, um zur zweiten Bitleitung 12 zurückzukehren.
Sie kreuzt dann BL0, die als die erste Bitleitung 11 dient,
in der Mitte in drei Dimensionen. Unter den ersten
Bitleitungen 11, die von links ankommen, wird BL1 von der
ersten Bitleitung 11 auf die zweite Bitleitung 12
umgeschaltet. Unter den zweiten Bitleitungen 12 verwendet
/BL1 die vierte Verdrahtungsleitung 24 zum Umschalten von der
zweiten Bitleitung 12 auf die erste Bitleitung 11.
Wie voranstehnd erläutert findet über eine Kreuzung auf
mehreren Niveaus von BL0 und /BL0 und die Umschaltung von BL1
und /BL1 eine Überkreuzung der Hälfte der Bitleitungen in
drei Dimensionen statt, wodurch die Anzahl geänderter
Verbindungen verringert wird. Darüber hinaus kann die
Verwendung der vierten Verdrahtungsleitungen 24 die
Entfernung zwischen dem Kontakt am
Verbindungsänderungsabschnitt und der Kontakthalterung und
anderen Verdrahtungsleitungen bis herauf zur Basisregel (F)
für den Abstand zwischen Verdrahtungsleitungen erhöhen. Dies
bedeutet, daß in Fig. 5 gilt: P1 = F.
Ist bei Kontakten bei einem konventionellen Verfahren P1 = F,
und ist die Kontaktgröße F, und die Leitungsbreite von
Verdrahtungsleitungen L = F, dann ergibt dies einen Abstand S
zwischen Verdrahtungsleitungen auf folgende Weise:
S = F + F + F = 3F. Daher ist es schwierig, die Bedingung
L ≦ S < 2 L zu erfüllen. Es ist ebenfalls schwierig, P1 = S
auszubilden (also die Bedingung S ≦ P1 zu erfüllen). Wie
voranstehend erläutert ermöglicht bei der vorliegenden
Ausführungsform die Musteranordnung am Grenzabschnitt, daß
die Breite der ersten und zweiten Bitleitungen und der
Abstand zwischen ihnen bis auf die Minimalregeln verringert
sind, wodurch das Speicherzellenfeld kleiner ausgebildet
wird.
Fig. 7 zeigt ein weiteres Layout der Grenze, bei welcher die
ersten Bitleitungen 11 keinen direkten Kontakt mit den
zweiten Bitleitungen 12 ausbilden. In diesem Fall erlaubt,
wie in Fig. 7 gezeigt, die Verwendung fünfter
Verdrahtungsleitungen 25, daß die ersten Bitleitungen 11 auf
die fünften Verdrahtungslietungen 25 umgeschaltet werden, und
dann zu den zweiten Bitleitungen 12 zurückkehren.
Die Fig. 8A bis 8D zeigen die Kopplung zwischen den
Bitleitungen, wenn sich die ersten und zweiten Bitleitungen
in drei Dimensionen kreuzen, wie in Fig. 2 gezeigt ist. Die
Fig. 8A, 8B, 8C und 8D sind Schnittansichten, die entlang
einer Linie 2A (8A) bis 2A' (8A), einer Linie 8B-8B', einer
Linie 8C-8C' bzw. 8D-8D' verlaufen.
Beträgt die Kapazität zwischen unteren, ersten Bitleitungen
(ein Viertel des in vier Quadrate unterteilten Feldes) C3,
die Kapazität zwischen oberen, zweiten Bitleitungen C1, und
die Kapazität zwischen den oberen und unteren Bitleitungen
C2, so ist die Kapazität jedes der vier Abschnitte in den
Fig. 8A bis 8D dargestellt. Die nachstehende Erläuterung
konzentriert sich auf ein Paar von Bitleitungen BL1 und /BL1.
Sich kreuzende Bitleitungen in drei Dimensionen ergeben die
Gesamtkapazität zwischen Bitleitungen, die in Fig. 9 gezeigt
ist. Die Kopplung der anderen Bitleitungen BL2, /BL2, BL0,
/BL0 mit jeder Leitung des Bitleitungspaares BL1, /BL1 ergibt
in der Summe C1 + C2 + C3. Da BL1 und /BL1 durch Rauschen
infolge derselben Kopplung beeinflußt werden, werden diese
Kopplungsrauschvorgänge sämtlich ausgeschaltet, wenn die
Spannungsdifferenz zwischen BL1 und /BL1 durch einen
Leseverstärker gelesen wird.
Daher rührt das verbleibende Rauschen nur von der
Kopplungskapazität 4C2 zwischen BL1 und /BL1 her, wodurch das
Rauschen wesentlich verringert wird. Bei Verdrillungen bei
konventionellen Bitleitungen verringert eine Verdrillung der
Bitleitungen nur das Kopplungsrauschen, da die Kapazität C1
zwischen den Leitungen des Bitleitungspaars BLa und /BLa
gleich der Kapazität C2 zwischen den anderen Bitleitungen
(C1 = C2) ist, und daher wird das Rauschen nur halbiert. Bei
der vorliegenden Erfindung allerdings werden große
Kapazitäten C3 und C2 einschließlich der Kapazität zwischen
Kontakthalterungen für Speicherzellen ausgeschaltet, wobei
nur eine kleine Kapazität C1 übrigbleibt (diese Kapazität
kann dadurch verringert werden, daß die Entfernung zwischen
den ersten und den zweiten Bitleitungen vergrößert wird),
wodurch Rauschen wesentlich verringert wird.
Fig. 10 und 11 zeigen eine erste bzw. zweite Abänderung der
ersten Ausführungsform. In den Fig. 10 und 11 sind die
gleichen Teile wie in Fig. 2 mit den gleichen Bezugsziffern
bezeichnet, und auf deren detaillierte Beschreibung wird
verzichtet. Die erste und zweite Abänderung unterscheiden
sich von dem, was in Fig. 2 dargestellt ist, bezüglich der
Verbindungen der Leseverstärker 13. Selbst wenn die
Verbindungen der Leseverstärker 13 auf diese Weise geändert
sind, bilden die ersten Bitleitungen 11 und die zweiten
Bitleitungen Paare, und bilden eine Architektur mit
gefalteten Bitleitungen, wie voranstehend bereits erläutert
wurde.
Diese Anordnung ermöglicht eine Auslöschung des Rauschens in
Bitleitungspaaren, wodurch das Rauschen insgesamt verringert
wird, obwohl Rauschen infolge anderer Ursachen als der
Bitleitungspaare übrigbleibt.
Wie voranstehend beschrieben sind bei der ersten
Ausführungsform doppelt so viele Speicherzellen vorgesehen
wie bei der konventionellen Architektur mit gefalteten
Bitleitungen, bei welchen sich Speicherzellen an den
Schnittpunkten der Bitleitungen und Wortleitungen befinden,
wodurch die Dichte der Speicherzellen so hoch ist wie bei der
Architektur mit offenen Bitleitungen. Da die zweiten
Bitleitungen 12 oberhalb der engeren ersten Bitleitung 11
angeordnet sind, mit einem kürzeren Abstand dazwischen, und
die ersten Bitleitungen 11 auf die zweiten Bitleitungen 12 in
der Mitte des Feldes umgeschaltet sind, können die ersten
Bitleitungen 11 und die zweiten Bitleitungen 12 gefaltete
Bitleitungen bilden, wodurch das Rauschen wesentlich
verringert wird. In dem Bereich, in welchem die ersten
Bitleitungen auf die zweiten Bitleitungen umgeschaltet sind,
erfolgt für die Hälfte der Bitleitungspaare eine Umschaltung
der ersten Bitleitungen auf die zweiten Bitleitungen, und die
zweiten Bitleitungen werden auf die ersten Bitleitungen
umgeschaltet, und die verbleibende Hälfte kreuzt sich in drei
Dimensionen. Dies führt zu strengeren Anforderungen an die
Design-Regeln in diesem Bereich, wodurch die Breiten der
ersten Bitleitungen 11 und der zweiten Bitleitungen 12
geringer und der Abstand zwischen ersteren und letzteren
kürzer ausgebildet werden, wodurch eine hohe Dichte erzielt
wird. Eine Überkreuzung der ersten und zweiten Bitleitungen
in drei Dimensionen ermöglicht eine Rauschverringerung
zwischen Bitleitungen in größerem Ausmaß als bei den
konventionellen Verdrillungen der Bitleitungen.
Fig. 12 zeigt den Aufbau eines DRAMs gemäß einer zweiten
Ausführungsform der vorliegenden Erfindung. Die gleichen
Teile wie in Fig. 2 werden durch die gleichen Bezugszeichen
bezeichnet, und daher wird auf ihre erneute Beschreibung
verzichtet.
Die zweite Ausführungsform unterscheidet sich in der Hinsicht
von der ersten Ausführungsform, daß dritte Bitleitungen 23
hinzugefügt sind, welche direkt an die Speicherzellen 10
angeschlossen sind. Während bei der ersten Ausführungsform
die Speicherzellen 10 direkt an die erste Bitleitung 11
angeschlossen sind, sind bei der zweiten Ausführungsform
mehrere dritte Bitleitungen 23 mit den ersten Bitleitungen 11
des in vier Quadrate unterteilten Speicherzellenfeldes über
Blockauswahltransistoren 27 angeschlossen. Darüber hinaus
sind die Speicherzellen 10 direkt mit diesen dritten
Bitleitungen 23 verbunden.
Fig. 13 ist eine Schnittansicht entlang der Linie 13F-13F'
von Fig. 12. Fig. 13 zeigt eine dreischichtige
Bitleitungsanordnung, bei welcher sich oberhalb der dritten
Bitleitungen 23 die ersten Bitleitungen befinden, und
oberhalb von diesen Bitleitungen 12.
Wenn bei einem derartigen Aufbau beispielsweise die
Wortleitung WL0 ausgewählt ist, so wird auch die
Blockauswahlleitung SWL0 ausgewählt, wodurch die Daten in der
Speicherzelle auf BL0 des Bitleitungspaars BL0, /BL0
ausgelesen werden kann. Daher stellt dies eine Architektur
mit gefalteten Bitleitungen dar. Da die Blockauswahlleitungen
für Speicherzellen, abgesehen von den ausgewählten Zellen,
ausgeschaltet sind (also nichts mit den ersten Bitleitungen
11 und den zweiten Bitleitungen 12 zu tun haben), ist zu
diesem Zeitpunkt die gesamte Bitleitungskapazität gering.
Daher kann die zweite Ausführungsform weiterhin die Anzahl an
Wortleitungen innerhalb eines Zellenfeldes erhöhen,
verglichen mit der ersten Ausführungsform, und daher die
Anzahl der Leseverstärker verringern, wodurch die
Chipabmessungen verringert werden. Die anderen Merkmale
einschließlich der Kreuzung von Bitleitungen führen zu
denselben Ergebnissen wie bei der ersten Ausführungsform. Da
bei der zweiten Ausführungsform konventionelle, offene Zellen
in einer Struktur mit einer gefalteten Bitleitung organisiert
sind, kann hierdurch das Rauschen verringert werden, während
die Chipfläche kleiner ist.
Fig. 14 zeigt den Aufbau eines DRAMs gemäß einer dritten
Ausführungsform der vorliegenden Erfindung, welche eine
Abänderung der Blockauswahlleitungen (SWL) bei der zweiten
Ausführungsform darstellt. Während in Fig. 12 dritte
Bitleitungen 23 an beide Seiten des Drains eines
Blockauswahltransistors 27 angeschlossen sind, ist in Fig.
14 eine dritte Bitleitung 23 nur mit einer Seite des Drains
verbunden.
Die voranstehend geschilderte Anordnung erzeugt dieselben
Effekte wie die zweite Ausführungsform. Obwohl bei der
dritten Ausführungsform die Anzahl der
Blockauswahltransistoren vergrößert ist, weist sie den
Vorteil auf, daß sie auch in einem Fall eingesetzt werden
kann, in welchem keine Transistoren in Kaskadenschaltung
verwendet werden, und daß sie eine Erleichterung der Design-
Regeln ermöglicht, da es keinen Blockauswahltransistor in
benachbarten Bitleitungspaaren gibt.
Fig. 15 zeigt den Aufbau des Zellenfeldabschnitts in einem
DRAM gemäß einer vierten Ausführungsform der vorliegenden
Erfindung. Mehrere Speicherzellen MC (MC1, MC2, . . .) sind
matrixförmig angeordnet, und mehrere Bitleitungen BL (BL1,
BL2, . . .) zum Austausch von Informationsladungen mit den
Speicherzellen sind parallel angeordnet. Mehrere
Wortleitungen WL (WL1, WL2, . . .) zur Auswahl einer
Speicherzelle sind parallel zur Richtung senkrecht zu den
Bitleitungen BL angeordnet.
Die Speicherzelle MC weist einen bekannten Aufbau auf der
Grundlage eines Transistors und eines Kondensators auf. Der
Bitleitungsaufbau entsprechend dem Zellenfeld ist von der Art
der offenen Bitleitung. Speicherzellen MC sind nämlich an
sämtlichen Schnittpunkten der Bitleitungen BL und der
Wortleitungen WL angeordnet.
Wenn eine Wortleitung WL (WL1, WL2, . . .) ausgewählt wird, so
werden eine Dummy-Wortleitung DWL (DWL1, DWL2, . . .) und eine
Dummy-Zelle DC (DC1, DC2, . . .) auf dieselbe Weise ausgewählt,
und befinden sich in dem Zellenfeld auf der
gegenüberliegenden Seite des Leseverstärkerblockes SA in der
Mitte. Wenn beispielsweise die Wortleitung WL1 ausgewählt
wird, so wird die Dummy-Wortleitung DWL2 ausgewählt. Jede
Dummy-Zelle DC tauscht eine Ladung mit der Bitleitung /BL
(/BL1, /BL2, . . .) aus.
Ein Leseverstärkerblock SA1 entsprechend BL1, /BL1 und ein
Leseverstärkerblock SA2 entsprechend BL2, /BL2 sind Seite an
Seite entlang der Bitleitung angeordnet. BL2 ist mit einer
weiteren Verdrahtungsleitungsschicht TL verbunden, die nicht
innerhalb SA1 verwendet wird, gelangt dann durch SA1 hindurch
und ist an SA2 angeschlossen. Entsprechend ist /BL1 an eine
weitere Verdrahtungsleitungsschicht TL angeschlossen, die
nicht innerhalb von SA2 verwendet wird, gelangt dann durch
SA2, und ist mit SA1 verbunden.
Die Durchgangs-Verdrahtungsleitungen TL müssen nur in einer
Schicht vorhanden sein, die sich von BL und /BL
unterscheidet. Es kann beispielsweise eine zusätzliche
Verdrahtungsleitungsschicht oberhalb der ursprünglichen
Bitleitungen vorhanden sein und als TL verwendet werden.
Bei der vierten Ausführungsform kann durch Benutzung der
Durchgangs-Verdrahtungsleitungen TL in einer anderen Schicht
als jener der Bitleitungen eine Anordnung der
Leseverstärkerblöcke SA Seite an Seite der Bitleitung
erfolgen. In diesem Zustand kann ein Lesevorgang auf dieselbe
Weise ausgeführt werden wie bei der normalen Architektur mit
einer offenen Bitleitung. Da Leseverstärkerblöcke SA mit
einem Unterteilungsabstand von 2BL entlang der Wortleitung
angeordnet sind, kann in diesem Fall der Unterteilungsabstand
von Leseverstärkerblöcken entlang der Wortleitung doppelt so
groß ausgebildet werden wie bei der konventionellen
Architektur mit offenen Bitleitungen, wodurch die
Flexibilität beim Design der Leseverstärker wesentlich erhöht
wird.
Fig. 16 zeigt den Aufbau des Zellenfeldabschnitts eines
DRAMs gemäß einer fünften Ausführungsform der vorliegenden
Erfindung. Bei der fünften Ausführungsform wird die Erfindung
bei einem Zellenfeld eingesetzt, welches eine entspannte
Architektur mit offenen Bitleitungen gemäß Fig. 1B
verwendet.
Bei der fünften Ausführungsform ist der Unterteilungsabstand
von Leseverstärkern SA doppelt so groß wie bei einer
konventionellen Entsprechungsform, was ein Layout-Design mit
einem Unterteilungsabstand von 4BL ermöglicht. Daher können
die Design-Regeln für den Leseverstärker weniger streng sein
als bei der konventionellen, entlasteten Architektur zwischen
den Bitleitungen.
Fig. 17 zeigt den Aufbau eines Zellenfeldabschnitts eines
DRAMs gemäß einer sechsten Ausführungsform der vorliegenden
Erfindung. Bei der sechsten Ausführungsform wird die
Erfindung bei einem Zellenfeld eingesetzt, welches eine in
Fig. 1C gezeigte Architektur mit gefalteten Bitleitungen
verwendet.
Bei der sechsten Ausführungsform werden zwei
Leseverstärkerblöcke SA (SA1 bis SA4) Seite an Seite auf
jeder Seite des Zellenfeldes angeordnet. Die Anordnung der
Leseverstärker auf der linken Seite wird erläutert. Der
Leseverstärkerblock SA1, der sich näher an dem Zellenfeld
befindet, ist direkt an das Bitleitungspaar BL1, /BL1
angeschlossen. Der Leseverstärkerblock, der weniger nahe an
dem Zellenfeld liegt, ist mit dem Bitleitungspaar BL3, /BL3
über die Verdrahtungsleitung BL verbunden, welche durch SA1
hindurchgeht. Die Anordnung der Leseverstärker auf der
rechten Seite ist im wesentlichen dieselbe. Die Anordnung der
Speicherzellen ist dieselbe wie bei der normalen Architektur
mit gefalteten Bitleitungen, bei welcher jede Speicherzelle
MC nur auf einer Leitung eines Bitleitungspaares für jede
Wortleitung vorgesehen ist.
Bei der sechsten Ausführungsform ist der Teilungsabstand von
Leseverstärkerblöcken SA doppelt so groß gewählt wie bei
einer konventionellen Entsprechungsform, was ein Layout-
Design mit einem Unterteilungsabstand von 8BL ermöglicht.
Daher können die Design-Regeln für Leseverstärker weniger
streng sein als bei der konventionellen Architektur mit
gefalteten Bitleitungen.
Fig. 18 zeigt den Aufbau eines Zellenfeldabschnitts eines
DRAMs gemäß einer siebten Ausführungsform der vorliegenden
Erfindung. Bei der siebten Ausführungsform wird die Erfindung
bei einem Zellenfeld eingesetzt, welches zwei Schichten von
Bitleitungen aufweist, wobei die Architektur mit gefalteten
Bitleitungen gemäß der zweiten Zielrichtung der vorliegenden
Erfindung benutzt wird.
Während bei der vierten bis sechsten Ausführungsform nur der
Leseverstärkerabschnitt eine neue Verdrahtungsleitungsschicht
verwendet, zeichnet sich die siebte Ausführungsform dadurch
aus, daß zwei Arten von Bitleitungen BL in unterschiedlichen
Schichten eingesetzt werden. Fig. 19 ist eine Schnittansicht
des Leseverstärkerabschnitts entlang einer Linie 19G-19G' von
Fig. 18. Oberhalb eines Paars von Bitleitungen BL geht ein
weiteres Paar an Bitleitungen BL hindurch.
Bei der siebten Ausführungsform, bei welcher die
Verdrahtungsleitungen der unteren Schicht durch durchgezogene
Linien BL bezeichnet sind, und die Verdrahtungsleitung der
oberen Schicht durch gestrichelte Linien dargestellt ist,
sind Speicherzellen MC an die Verdrahtungsleitungen der
unteren Schicht angeschlossen. Ein Paar aus einer
Verdrahtungsleitung der unteren Schicht und einer
Verdrahtungsleitung der oberen Schicht bildet ein
Bitleitungspaar, wodurch eine Architektur mit gefalteten
Bitleitungen ausgebildet wird. Verbindungsänderungspunkte
sind in regelmäßigen Abständen auf den Verdrahtungsleitungen
der oberen Schicht und der unteren Schicht vorgesehen. An
diesen Punkten dürfen die Verdrahtungsleitungen der oberen
Schicht die Verdrahtungsleitungen der unteren Schicht
kreuzen. Dies erfolgt deswegen, um eine Kopplung von Rauschen
zwischen Bitleitungen in der Architektur mit gefalteten
Bitleitungen zu verringern.
Bei der Anordnung gemäß der siebten Ausführungsform kann die
Fläche der Speicherzelle gleich 4F2 ausgebildet werden. Eine
Doppelschichtstruktur von Bitleitungen ermöglicht eine
Architektur mit gefalteten Bitleitungen. Leseverstärkerblöcke
MA sind wie in Fig. 19 gezeigt auf dieselbe Weise angeordnet
wie bei der sechsten Ausführungsform.
Anders als bei der Architektur mit gefalteten Bitleitungen
mit einer einzigen Schicht an Bitleitungen läßt es die siebte
Ausführungsform zu, daß Speicherzellen MC an sämtlichen
Schnittpunkten der Wortleitungen und der unteren Bitleitungen
angeordnet werden, wobei beispielsweise die oberen
Bitleitungen in Fig. 18 entfernt sind. Daher können die
Speicherabmessungen halb so groß ausgebildet sein wie bei der
Architektur mit gefalteten Bitleitungen, oder gleich jenen
bei der Architektur mit offenen Bitleitungen sein. Daher ist
es möglich, daß die Leseverstärker-Design-Regeln weniger
streng sind, und die Chipfläche kleiner ist.
Fig. 20 zeigt den Aufbau des Leseverstärkerabschnitts SA bei
der siebten Ausführungsform. Die Fig. 21A bis 21D zeigen
das Layout von Bitleitungsschichten usw. Im allgemeinen weist
ein Lesevestärkerblock in einem DRAM eine Entzerrerschaltung
EQ zur Entzerrung von BL und /BL auf, um diese auf eine
konstante Spannung aufzuladen, ein Transfer-Gate PT zur
Auswahl eines Speicherzellenfelds, an welches der
Leseverstärker angeschlossen ist, eine
Leseverstärkerschaltung SA zum Lesen und Verstärken der
Information in der Speicherzelle, die auf einer Bitleitung
angeordnet ist, sowie eine Datentransferschaltung DQ zur
Übertragung des verstärkten Signals von dem Leseverstärker
nach außerhalb des Zellenfeldes.
Ein einzelner Leseverstärkerblock SAG weist einen
Schaltungsaufbau auf, der bei einem DRAM verwendet wird,
welcher ein allgemeines, gefaltetes BL-Verfahren verwendet.
Die Fig. 21A bis 21D zeigen Beispiele für die Anordnung
derartiger Leseverstärkerblöcke Seite an Seite, und für die
Änderung der Verbindungen der ersten Bitleitungsschicht und
der zweiten Bitleitungsschicht. Die Fig. 22 und 23 zeigen
Beispiele von Muster-Layouts für den Bereich 61 und den
Bereich 62, in welchen Verbindungen von Bitleitungen geändert
werden.
Fig. 24 zeigt eine weitere Anordnung des
Leseverstärkerabschnitts bei der siebten Ausführungsform. Die
Fig. 25A bis 25D zeigen Layouts von Bitleitungsschichten
usw. Im Vergleich zu den Fig. 20 bis 21D werden die
Entzerrerschaltung EQ und das Transfer-Gate PT auf der Seite
des Zellenfeldes angeordnet, und die Flip-Flop-Schaltungen
werden Seite an Seite im Zentrum der Leseverstärkerschaltung
angeordnet. Im allgemeinen erfordert in einer
Schaltungsgruppe, welche den Leseverstärkerblock SAG bildet,
die Leseverstärkerschaltung SA pMOS-Transistoren. Bei der
siebten Ausführungsform werden die Leseverstärkerschaltungen
Seite an Seite angeordnet, um p-Graben-Bereiche in einem
einzelnen Bereich zu gruppieren, in welchem pMOS-Transistoren
ausgebildet werden sollen, wodurch die Graben-Isolierbereiche
verringert werden, die normalerweise eine beträchtliche
Ausdehnung erfordern. Dies führt dazu, daß die Chipfläche
verringert werden kann.
Die Fig. 26 und 27 zeigen Muster-Layouts eines Bereiches
81 und eines Bereiches 82, bei welchem bei dieser
Ausführungsform die Verbindungen von Bitleitungen geändert
sind.
Bei den in den Fig. 22, 23, 26 und 27 gezeigten Layouts
sind die ersten Bitleitungen direkt an die zweiten
Bitleitungen angeschlossen. Erstere sind nicht
notwendigerweise direkt mit letzteren verbunden. Um die
Herstellungsvorgänge zu vereinfachen, können erstere mit
letzteren beispielsweise über eine darüberliegende oder
darunterliegende Verdrahtungsleitungsschicht verbunden sein.
Die vorliegende Erfindung ist nicht auf die voranstehend
beschriebenen Ausführungsformen beschränkt.
Während bei der ersten bis dritten Ausführungsform die
Verbindungen der ersten Bitleitungen und der zweiten
Bitleitungen geändert sind, und die ersten Bitleitungen die
zweiten Bitleitungen in drei Dimensionen überkreuzen können,
wird nicht notwendigerweise eine Änderung der Verbindungen
und eine Mehrfachkreuzung zur selben Zeit ausgeführt.
Beispielsweise kann nur entweder eine Änderung der
Verbindungen oder aber eine Mehrfach-Niveaukreuzng eingesetzt
werden.
Während beispielsweise bei der vierten bis siebten
Ausführungsform zwei Lesebitverstärkerblöcke Seite an Seite
entlang der Bitleitung angeordnet sind, können auch drei oder
mehr Leseverstärkerblöcke Seite an Seite angeordnet werden.
Die Speicherzellenstruktur ist nicht notwendigerweise eine
Struktur mit jeweils einem Transistor und einem Kondensator,
sondern kann entsprechend den Anforderungen je nach Wunsch
geändert werden.
Die vorliegende Erfindung kann auch noch auf andere Weise
durchgeführt oder verwirklicht werden, ohne vom Wesen oder
den grundsätzlichen Eigenschaften der Erfindung abzuweichen.
Zusätzliche Vorteile und Abänderungen werden Fachleuten auf
diesem Gebiet sofort deutlich werden. Daher ist die Erfindung
in ihrem Gesamtaspekt nicht auf die spezifischen Einzelheiten
und repräsentativen Vorrichtungen beschränkt, die hier
gezeigt und beschrieben wurden. Es lassen sich daher
zahlreiche Abänderungen vornehmen, ohne vom Wesen oder Umfang
des erfinderischen Gesamtkonzepts abzuweichen, welches sich
aus der Gesamtheit der vorliegenden Anmeldeunterlagen ergibt
und von den beigefügten Patentansprüchen und deren
Äquivalenten umfaßt sein soll.
Claims (22)
1. Dynamische Halbleiterspeichervorrichtung mit
in einer ersten Schicht ausgebildeten ersten Bitleitungen (11);
in einer zweiten Schicht oberhalb der ersten Schicht ausgebildeten zweiten Bitleitungen (12), die zusammen mit den ersten Bitleitungen (11) Bitleitungspaare für eine gefaltete Bitleitungsstruktur bilden;
Wortleitungen (WL), die die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) kreuzen; und
wenigstens ein Speicherzellenfeld, in dem mit den ersten Bitleitungen (11) und den zweiten Bitleitungen (12) verbundene Speicherzellen (10) in einer Matrix angeordnet sind, wobei
das Speicherzellenfeld erste Bereiche mit Speicherzellen (10) und zweite Bereiche ohne Speicherzellen (10) enthält, wobei die ersten und zweiten Bereiche einander abwechselnd angeordnet sind; und wobei
in den zweiten Bereichen die ersten Bitleitungen (11) in der ersten Schicht und die zweiten Bitleitungen (12) in der darüberliegenden zweiten Schicht einander kreuzen, um die gefaltete Bitleitungsstruktur zu bilden, oder die ersten Bitleitungen (11) der Bitleitungspaare aus der ersten Schicht in die darüberliegende zweite Schicht geführt sind und die zweiten Bitleitungen (12) der Bitleitungspaare aus der zweiten Schicht in die erste Schicht geführt sind.
in einer ersten Schicht ausgebildeten ersten Bitleitungen (11);
in einer zweiten Schicht oberhalb der ersten Schicht ausgebildeten zweiten Bitleitungen (12), die zusammen mit den ersten Bitleitungen (11) Bitleitungspaare für eine gefaltete Bitleitungsstruktur bilden;
Wortleitungen (WL), die die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) kreuzen; und
wenigstens ein Speicherzellenfeld, in dem mit den ersten Bitleitungen (11) und den zweiten Bitleitungen (12) verbundene Speicherzellen (10) in einer Matrix angeordnet sind, wobei
das Speicherzellenfeld erste Bereiche mit Speicherzellen (10) und zweite Bereiche ohne Speicherzellen (10) enthält, wobei die ersten und zweiten Bereiche einander abwechselnd angeordnet sind; und wobei
in den zweiten Bereichen die ersten Bitleitungen (11) in der ersten Schicht und die zweiten Bitleitungen (12) in der darüberliegenden zweiten Schicht einander kreuzen, um die gefaltete Bitleitungsstruktur zu bilden, oder die ersten Bitleitungen (11) der Bitleitungspaare aus der ersten Schicht in die darüberliegende zweite Schicht geführt sind und die zweiten Bitleitungen (12) der Bitleitungspaare aus der zweiten Schicht in die erste Schicht geführt sind.
2. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 1, dadurch gekennzeichnet, dass weiterhin
vorgesehen sind:
Transfer-Gates, die zwischen den Speicherzellen (10) und den ersten Bitleitungen (11) angeordnet sind, und mit den jeweiligen ersten Bitleitungen (11) verbunden sind; und
dritte Bitleitungen (23), die an die Speicherzellen (10) angeschlossen sind, und mit den ersten Bitleitungen (11) über die Transfer-Gates verbunden sind.
Transfer-Gates, die zwischen den Speicherzellen (10) und den ersten Bitleitungen (11) angeordnet sind, und mit den jeweiligen ersten Bitleitungen (11) verbunden sind; und
dritte Bitleitungen (23), die an die Speicherzellen (10) angeschlossen sind, und mit den ersten Bitleitungen (11) über die Transfer-Gates verbunden sind.
3. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 1, dadurch gekennzeichnet, dass die zweiten
Bereiche umfassen:
dritte Bereiche, bei welchen für die Hälfte der Bitleitungspaare die ersten Bitleitungen (11) die zweiten Bitleitungen (12) kreuzen, und für die verbleibende Hälfte die ersten Bitleitungen (11) mit den zweiten Bitleitungen (12) verbunden sind, und die zweiten Bitleitungen (12) mit den ersten Bitleitungen (11) verbunden sind; und
vierte Bereiche, die über die ersten Bereiche neben den dritten Bereichen angeordnet sind, wobei die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) der Bitleitungspaare, bei welchen die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind, einander kreuzen, und bei der verbleibenden Hälfte der Bitleitungspaare die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind.
dritte Bereiche, bei welchen für die Hälfte der Bitleitungspaare die ersten Bitleitungen (11) die zweiten Bitleitungen (12) kreuzen, und für die verbleibende Hälfte die ersten Bitleitungen (11) mit den zweiten Bitleitungen (12) verbunden sind, und die zweiten Bitleitungen (12) mit den ersten Bitleitungen (11) verbunden sind; und
vierte Bereiche, die über die ersten Bereiche neben den dritten Bereichen angeordnet sind, wobei die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) der Bitleitungspaare, bei welchen die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind, einander kreuzen, und bei der verbleibenden Hälfte der Bitleitungspaare die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind.
4. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 2, dadurch gekennzeichnet, dass weiterhin
vorgesehen sind:
Verdrahtungsleitungen (24), die an die ersten
Bitleitungen (11) und die zweiten Bitleitungen (12)
angeschlossen sind, wobei ein Ende jeder
Verdrahtungsleitung über einen ersten Kontakt an die
erste Bitleitung angeschlossen ist, und das andere Ende
über einen zweiten Kontakt an die zweite Bitleitung in
dem zweiten Bereich angeschlossen ist.
5. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 4, dadurch gekennzeichnet, dass die
Entfernung P1 zwischen dem ersten oder zweiten Kontakt
und der Verdrahtungsleitung, falls die Breite der ersten
Bitleitungen (11) und der Abstand zwischen diesen und
die Breite der zweiten Bitleitungen (12) und der Abstand
zwischen diesen durch L1, S1 bzw. L2, S2 bezeichnet ist,
die Bedingungen P1 = S1, S2 und S1 ≦ P1 < 2S1 und
S2 ≦ P1 < 2S2 erfüllt.
6. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 3, dadurch gekennzeichnet, dass weiterhin
vorgesehen sind:
Verdrahtungsleitungen (24), die an die ersten
Bitleitungen (11) und die zweiten Bitleitungen (12)
angeschlossen sind, wobei ein Ende jeder
Verdrahtungsleitung über einen ersten Kontakt mit der
ersten Bitleitung verbunden ist, und das andere Ende
über einen zweiten Kontakt mit der zweiten Bitleitung in
dem dritten Bereich und dem vierten Bereich verbunden
ist.
7. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 6, dadurch gekennzeichnet, dass die
Entfernung P1 zwischen entweder den ersten oder den
zweiten Kontakten und der Verdrahtungsleitung, wenn die
Breite der ersten Bitleitungen (11) und der Abstand
zwischen diesen und die Breite der zweiten Bitleitungen
(12) und der Abstand zwischen diesen durch L1, S1 bzw.
L2, S2 bezeichnet ist, folgende Bedingungen erfüllt:
P1 = S1, S2 und S1 ≦ P1 < 2S1 und S2 ≦ P1 < 2S2.
8. Dynamische Halbleiterspeichervorrichtung nach Anspruch
1, wobei sich bei benachbart angeordneten
Bitleitungspaaren das Kreuzen und das Verbinden der
ersten Bitleitungen (11) und der zweiten Bitleitungen
(12) in den zweiten Bereichen des Speicherzellenfelds
ohne Speicherzellen (10) abwechselt.
9. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 8, dadurch gekennzeichnet, dass weiterhin
vorgesehen sind:
Verdrahtungsleitungen (24), die an die ersten
Bitleitungen (11) und die zweiten Bitleitungen (12)
angeschlossen sind, wobei ein Ende jeder
Verdrahtungsleitung über einen ersten Kontakt an die
erste Bitleitung angeschlossen ist, und das andere Ende
über einen zweiten Kontakt an die zweite Bitleitung in
dem dritten Bereich und dem vierten Bereich
angeschlossen ist.
10. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 9, dadurch gekennzeichnet, dass die
Entfernung P1 zwischen entweder dem ersten und dem
zweiten Kontakt und der Verdrahtungsleitung, wenn die
Breite der ersten Bitleitungen (11) und der Abstand
zwischen diesen und die Breite der zweiten Bitleitungen
(12) und der Abstand zwischen diesen durch L1, S1 bzw.
L2, S2 bezeichnet ist, folgende Bedingungen erfüllt:
P1 = S1, S2 und S1 ≦ P1 < 2S1 und S2 ≦ P1 < 2S2.
11. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 8, dadurch gekennzeichnet, dass weiterhin
vorgesehen sind:
Transfer-Gates, die zwischen den Speicherzellen (10) und den ersten Bitleitungen (11) vorgesehen sind, und an die jeweiligen ersten Bitleitungen (11) angeschlossen sind; und
dritte Bitleitungen (23), die an die Speicherzellen (10) angeschlossen sind, und auch an die ersten Bitleitungen (11) über die Transfer-Gates angeschlossen sind.
Transfer-Gates, die zwischen den Speicherzellen (10) und den ersten Bitleitungen (11) vorgesehen sind, und an die jeweiligen ersten Bitleitungen (11) angeschlossen sind; und
dritte Bitleitungen (23), die an die Speicherzellen (10) angeschlossen sind, und auch an die ersten Bitleitungen (11) über die Transfer-Gates angeschlossen sind.
12. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 11, dadurch gekennzeichnet, dass weiterhin
vorgesehen sind:
Verdrahtungsleitungen (24), die an die ersten
Bitleitungen (11) und die zweiten Bitleitungen (12)
angeschlossen sind, wobei ein Ende jeder
Verdrahtungsleitung über einen ersten Kontakt an die
erste Bitleitung angeschlossen ist, und das andere Ende
über einen zweiten Kontakt an die zweite Bitleitung in
dem dritten Bereich und dem vierten Bereich
angeschlossen ist.
13. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 12, dadurch gekennzeichnet, dass die
Entfernung P1 zwischen entweder dem ersten oder dem
zweiten Kontakt und der Verdrahtungsleitung, wenn die
Breite der ersten Bitleitungen (11) und der Abstand
zwischen diesen bzw. die Breite der zweiten Bitleitungen
(12) und der Abstand zwischen diesen durch L1, S1 bzw.
L2, S2 definiert ist, folgende Bedingungen erfüllt:
P1 = S1, S2 und S1 ≦ P1 < 2S1 und S2 ≦ P1 < 2S2.
14. Dynamische Halbleiterspeichervorrichtung mit
wenigstens einem Speicherzellenfeld, in welchem Speicherzellen (MC) in Form einer Matrix angeordnet sind;
Bitleitungen (BL), die an die Speicherzellen (MC) angeschlossen sind, und zum Auslesen von Information aus den und zum Einlesen von Information in die Speicherzellen (MC) verwendet werden;
Wortleitungen (WL), die die Bitleitungen (BL) kreuzen und zum Auswählen einer Speicherzelle (MC) verwendet werden, aus der Information auf die Bitleitung (BL) ausgelesen werden soll;
Leseverstärkerblöcken (SA), welche an die Bitleitungen (BL) diesen zugeordnet angeschlossen sind und Leseverstärker aufweisen, um die aus einer Speicherzelle (MC) ausgelesene Information zu lesen und zu verstärken, wobei entlang den Bitleitungen (BL) zumindest zwei Leseverstärkerblöcke (SA) nebeneinander angeordnet sind; und
Verdrahtungsleitungen (TL), welche die Bitleitungen (BL) mit den an sie anzuschließenden Leseverstärkerblöcken (SA), die nicht direkt neben den Bitleitungen angeordnet sind, dadurch verbinden, dass sie an den Leseverstärkerblöcken (SA) vorbeiführen, die direkt neben den Bitleitungen (BL) und weiteren Leseverstärkerblöcken (SA) angeordnet sind, wobei die Verdrahtungsleitungen (TL) in einer anderen Schicht als die Bitleitungen (BL) vorgesehen sind.
wenigstens einem Speicherzellenfeld, in welchem Speicherzellen (MC) in Form einer Matrix angeordnet sind;
Bitleitungen (BL), die an die Speicherzellen (MC) angeschlossen sind, und zum Auslesen von Information aus den und zum Einlesen von Information in die Speicherzellen (MC) verwendet werden;
Wortleitungen (WL), die die Bitleitungen (BL) kreuzen und zum Auswählen einer Speicherzelle (MC) verwendet werden, aus der Information auf die Bitleitung (BL) ausgelesen werden soll;
Leseverstärkerblöcken (SA), welche an die Bitleitungen (BL) diesen zugeordnet angeschlossen sind und Leseverstärker aufweisen, um die aus einer Speicherzelle (MC) ausgelesene Information zu lesen und zu verstärken, wobei entlang den Bitleitungen (BL) zumindest zwei Leseverstärkerblöcke (SA) nebeneinander angeordnet sind; und
Verdrahtungsleitungen (TL), welche die Bitleitungen (BL) mit den an sie anzuschließenden Leseverstärkerblöcken (SA), die nicht direkt neben den Bitleitungen angeordnet sind, dadurch verbinden, dass sie an den Leseverstärkerblöcken (SA) vorbeiführen, die direkt neben den Bitleitungen (BL) und weiteren Leseverstärkerblöcken (SA) angeordnet sind, wobei die Verdrahtungsleitungen (TL) in einer anderen Schicht als die Bitleitungen (BL) vorgesehen sind.
15. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 14,
dadurch gekennzeichnet, daß die
Leseverstärkerblöcke (SA) erste und zweite Knoten
aufweisen, an die Bitleitungen (BL) angeschlossen sind,
um so eine Anordnung mit offenen Bitleitungen zu bilden,
wobei zwei der Leseverstärkerblöcke (SA) Seite an Seite
entlang der Bitleitungen angeordnet sind, der erste
Knoten an eine Leitung des Bitleitungspaars
angeschlossen ist, und der zweite Knoten an die andere
Leitung des Bitleitungspaars über die
Verdrahtungsleitung angeschlossen ist.
16. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 14,
dadurch gekennzeichnet, daß die
Leseverstärkerblöcke (SA) erste und zweite Knoten
aufweisen, an die Bitleitungen (BL) so angeschlossen
sind, daß sie eine entlastete Anordnung mit offenen
Bitleitungen bilden, wobei zwei der Leseverstärkerblöcke
(SA) Seite an Seite entlang der Bitleitung angeordnet
sind, der erste Knoten an eine Leitung des
Bitleitungspaars angeschlossen ist, und der zweite
Knoten an die andere Leitung des Bitleitungspaars über
die Verdrahtungsleitung angeschlossen ist.
17. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 14,
dadurch gekennzeichnet, daß die
Leseverstärkerblöcke (SA) so an die Bitleitungen (BL)
angeschlossen sind, daß eine Anordnung mit gefalteten
Bitleitungen ausgebildet wird, wobei zwei der
Leseverstärkerblöcke (SA) Seite an Seite entlang der
Bitleitungen angeordnet sind, der Leseverstärkerblock,
der näher an dem Zellenfeld liegt, welches angeschlossen
werden soll, direkt mit der Bitleitung verbunden ist,
und der Leseverstärkerblock, der weniger nahe an der
Bitleitung liegt, die angeschlossen werden soll, mit dem
Zellenfeld über die Verdrahtungsleitung verbunden ist.
18. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 14,
dadurch gekennzeichnet, daß die
Leseverstärkerblöcke (SA) so mit den Bitleitungen (BL)
verbunden sind, daß eine Anordnung mit gefalteten
Bitleitungen gebildet wird, wobei zwei der
Leseverstärkerblöcke (SA) Seite an Seite entlang der
Bitleitung angeordnet sind,
und daß die Bitleitungen (BL) erste Bitleitungen (11)
und zweite Bitleitungen (12) aufweisen, die oberhalb der
ersten Bitleitungen (11) vorgesehen sind, wobei entweder
die ersten Bitleitungen (11) oder die zweiten
Bitleitungen (12) als Durchgangs-Verdrahtungsleitungen
(TL) für die Leseverstärker verwendet werden, und die
anderen als Verdrahtungsleitungen (TL) für die
Leseverstärker verwendet werden.
19. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 18,
dadurch gekennzeichnet, daß das
Speicherzellenfeld erste Bereiche aufweist, welche mit
Speicherzellen (MC) versehen sind, und zweite
Speicherbereiche, die abwechselnd mit den ersten
Bereichen angeordnet sind und keine Speicherzelle (MC)
enthalten, und
die zweiten Speicherbereiche Bereiche umfassen, bei
welchen für eine festgelegte Anzahl Bitleitungspaare die
ersten Bitleitungen (11) an die zweiten Bitleitungen
(12) angeschlossen sind, und die zweiten Bitleitungen
(12) an die ersten Bitleitungen (11) angeschlossen sind.
20. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 19,
dadurch gekennzeichnet, daß die zweiten
Bereiche umfassen:
dritte Bereiche, bei welchen für die Hälfte der Bitleitungspaare sich die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) überkreuzen, und bei der übrigen Hälfte die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) angeschlossen sind, und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind; und
vierte Bereiche, die über die ersten Bereiche neben den dritten Bereichen angeordnet sind, wobei die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) der Bitleitungspaare, bei welchen die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind, einander überkreuzen, und bei der verbleibenden Hälfte der Bitleitungspaare die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind.
dritte Bereiche, bei welchen für die Hälfte der Bitleitungspaare sich die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) überkreuzen, und bei der übrigen Hälfte die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) angeschlossen sind, und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind; und
vierte Bereiche, die über die ersten Bereiche neben den dritten Bereichen angeordnet sind, wobei die ersten Bitleitungen (11) und die zweiten Bitleitungen (12) der Bitleitungspaare, bei welchen die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind, einander überkreuzen, und bei der verbleibenden Hälfte der Bitleitungspaare die ersten Bitleitungen (11) an die zweiten Bitleitungen (12) und die zweiten Bitleitungen (12) an die ersten Bitleitungen (11) angeschlossen sind.
21. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 18,
dadurch gekennzeichnet, daß das
Speicherzellenfeld erste Bereiche aufweist, welche mit
Speicherzellen (MC) versehen sind, und zweite
Speicherbereiche, welche abwechselnd mit den ersten
Bereichen angeordnet sind, und keine Speicherzelle (MC)
enthalten, und
die zweiten Speicherbereiche dritte Bereiche aufweisen,
bei welchen die ersten Bitleitungen (11) und die zweiten
Bitleitungen (12) der Hälfte der Bitleitungspaare
einander überkreuzen, sowie vierte
Bereiche, in welchen die ersten Bitleitungen (11) und
die zweiten Bitleitungen (12) der Bitleitungspaare der
verbleibenden Hälfte des zweiten Bereiches einander
in den dritten Bereichen neben den
ersten Bereichen überkreuzen.
22. Dynamische Halbleiterspeichervorrichtung nach
Anspruch 18,
dadurch gekennzeichnet, daß die
Leseverstärker, die in den Leseverstärkerblöcken (SA)
nebeneinander angeordnet sind, Seite an Seite angeordnet
sind, so daß sie n-Graben-Bereiche miteinander teilen,
um p-MOS-Transistoren zur Verfügung zu stellen, die
zwischen den Verstärkerblöcken (SA) angeordnet sind.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23501693A JP3354230B2 (ja) | 1993-09-21 | 1993-09-21 | ダイナミック型半導体記憶装置 |
JP04388394A JP3212795B2 (ja) | 1994-03-15 | 1994-03-15 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE4433695A1 DE4433695A1 (de) | 1995-03-23 |
DE4433695C2 true DE4433695C2 (de) | 2003-05-28 |
Family
ID=26383716
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4433695A Expired - Fee Related DE4433695C2 (de) | 1993-09-21 | 1994-09-21 | Dynamische Halbleiterspeichervorrichtung |
Country Status (3)
Country | Link |
---|---|
US (2) | US5602772A (de) |
KR (1) | KR100215595B1 (de) |
DE (1) | DE4433695C2 (de) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5864181A (en) | 1993-09-15 | 1999-01-26 | Micron Technology, Inc. | Bi-level digit line architecture for high density DRAMs |
JP3281215B2 (ja) * | 1995-03-16 | 2002-05-13 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
JPH097373A (ja) * | 1995-06-20 | 1997-01-10 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
US6043562A (en) | 1996-01-26 | 2000-03-28 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
AU1757797A (en) * | 1996-02-01 | 1997-08-22 | Micron Technology, Inc. | Digit line architecture for dynamic memory |
US5854128A (en) * | 1996-04-29 | 1998-12-29 | Micron Technology, Inc. | Method for reducing capacitive coupling between conductive lines |
JP3141923B2 (ja) * | 1996-06-07 | 2001-03-07 | 日本電気株式会社 | 半導体記憶装置 |
US5821592A (en) * | 1997-06-30 | 1998-10-13 | Siemens Aktiengesellschaft | Dynamic random access memory arrays and methods therefor |
JP3244039B2 (ja) * | 1997-11-19 | 2002-01-07 | 日本電気株式会社 | 多値のダイナミック型半導体記憶装置 |
US5917744A (en) * | 1997-12-18 | 1999-06-29 | Siemens Aktiengesellschaft | Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines |
KR100300047B1 (ko) * | 1998-05-30 | 2001-09-22 | 김영환 | 노이즈 간섭 방지를 위한 데이터라인 배열 구조를 갖는 반도체 메모리 소자 |
US6381166B1 (en) * | 1998-09-28 | 2002-04-30 | Texas Instruments Incorporated | Semiconductor memory device having variable pitch array |
US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
US6243308B1 (en) * | 2000-02-22 | 2001-06-05 | United Microelectronics Corp. | Method for testing dynamic random access memory under wafer-level-burn-in |
US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
DE10034083C1 (de) * | 2000-07-13 | 2002-03-14 | Infineon Technologies Ag | Halbleiterspeicher mit wahlfreiem Zugeriff mit reduziertem Signalüberkoppeln |
US6307768B1 (en) * | 2000-12-28 | 2001-10-23 | Infineon Technologies Richmond, Lp | Bitline twist with equalizer function |
JP2002217385A (ja) | 2001-01-18 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置 |
US6519174B2 (en) * | 2001-05-16 | 2003-02-11 | International Business Machines Corporation | Early write DRAM architecture with vertically folded bitlines |
JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
KR100402245B1 (ko) | 2001-09-18 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리 장치 |
DE10158564C1 (de) | 2001-11-29 | 2003-07-17 | Infineon Technologies Ag | Leiterbahnstruktur für eine integrierte Schaltung und entsprechendes Herstellungsverfahren |
US6563727B1 (en) * | 2002-07-31 | 2003-05-13 | Alan Roth | Method and structure for reducing noise effects in content addressable memories |
DE10308872B3 (de) * | 2003-02-28 | 2004-08-19 | Infineon Technologies Ag | Integrierte Halbleiterschaltung mit einem Zellenfeld mit einer Vielzahl von Speicherzellen |
DE102004048745B4 (de) * | 2004-10-05 | 2008-03-20 | Qimonda Ag | Verfahren zum Ausbilden einer Bitleitungsstruktur |
US7244995B2 (en) * | 2004-10-18 | 2007-07-17 | Texas Instruments Incorporated | Scrambling method to reduce wordline coupling noise |
JP2006128471A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Corp | 半導体メモリ |
JP2009033029A (ja) | 2007-07-30 | 2009-02-12 | Panasonic Corp | 半導体記憶装置 |
JP5434127B2 (ja) * | 2009-02-20 | 2014-03-05 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
TW201142869A (en) * | 2010-02-09 | 2011-12-01 | Samsung Electronics Co Ltd | Memory device from which dummy edge memory block is removed |
JP5736224B2 (ja) | 2011-04-12 | 2015-06-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
JP6738711B2 (ja) * | 2016-10-28 | 2020-08-12 | ラピスセミコンダクタ株式会社 | 半導体メモリ |
US10861787B1 (en) * | 2019-08-07 | 2020-12-08 | Micron Technology, Inc. | Memory device with bitline noise suppressing scheme |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0167281A2 (de) * | 1984-05-31 | 1986-01-08 | Fujitsu Limited | Halbleiterspeichergerät |
DE3915438A1 (de) * | 1988-06-03 | 1989-12-07 | Mitsubishi Electric Corp | Verdrahtungsaufbau fuer eine halbleiterspeichereinrichtung und herstellungsverfahren dafuer |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63183691A (ja) * | 1987-01-26 | 1988-07-29 | Mitsubishi Electric Corp | 半導体記憶装置 |
US5144583A (en) * | 1989-01-09 | 1992-09-01 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device with twisted bit-line structure |
JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
JP3302796B2 (ja) * | 1992-09-22 | 2002-07-15 | 株式会社東芝 | 半導体記憶装置 |
-
1994
- 1994-09-17 KR KR1019940023803A patent/KR100215595B1/ko not_active IP Right Cessation
- 1994-09-20 US US08/308,926 patent/US5602772A/en not_active Expired - Lifetime
- 1994-09-21 DE DE4433695A patent/DE4433695C2/de not_active Expired - Fee Related
-
1995
- 1995-04-27 US US08/429,638 patent/US5629887A/en not_active Expired - Lifetime
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0167281A2 (de) * | 1984-05-31 | 1986-01-08 | Fujitsu Limited | Halbleiterspeichergerät |
DE3915438A1 (de) * | 1988-06-03 | 1989-12-07 | Mitsubishi Electric Corp | Verdrahtungsaufbau fuer eine halbleiterspeichereinrichtung und herstellungsverfahren dafuer |
Also Published As
Publication number | Publication date |
---|---|
US5629887A (en) | 1997-05-13 |
KR100215595B1 (ko) | 1999-08-16 |
US5602772A (en) | 1997-02-11 |
DE4433695A1 (de) | 1995-03-23 |
KR950010093A (ko) | 1995-04-26 |
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