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DE4432425A1 - Carry-ripple logic multiplier for binary code numbers - Google Patents

Carry-ripple logic multiplier for binary code numbers

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Publication number
DE4432425A1
DE4432425A1 DE4432425A DE4432425A DE4432425A1 DE 4432425 A1 DE4432425 A1 DE 4432425A1 DE 4432425 A DE4432425 A DE 4432425A DE 4432425 A DE4432425 A DE 4432425A DE 4432425 A1 DE4432425 A1 DE 4432425A1
Authority
DE
Germany
Prior art keywords
adder
row
significant
multiplier
full
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE4432425A
Other languages
German (de)
Inventor
Oliver Dipl Ing Salomon
Joerg-Michael Dipl Ing Green
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE4432425A priority Critical patent/DE4432425A1/en
Priority to US08/716,439 priority patent/US5954791A/en
Priority to JP7524301A priority patent/JPH09505170A/en
Priority to EP95913042A priority patent/EP0752130B1/en
Priority to PCT/DE1995/000385 priority patent/WO1995025998A1/en
Priority to DE59502347T priority patent/DE59502347D1/en
Publication of DE4432425A1 publication Critical patent/DE4432425A1/en
Withdrawn legal-status Critical Current

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Abstract

The multiplier comprises one or more summing rows (R3,R5,R7...) in which the sign bits (a5,b5,c5...) of a partial product (a5....a0,b5.....b0) and/or an intermediate total are added. The sign bits are inverted before entry into the second highest value full adder (VA35, VA55, VA75...) in each summation row. The highest value full adder is replaced by a half-adder (HA36,....) fed with a carry bit (C) and a constant logic value 1. The output sum (S) of the highest value half adder is inverted before connection to the second highest value adder (a full adder VA 55) in the next summing row. The circuit can be further simplified by omission of the half adder and output inverter.

Description

Die Erfindung betrifft einen vereinfachten Multiplizierer für binärcodierte Zahlen in Carry-Ripple-Technik.The invention relates to a simplified multiplier for binary-coded numbers using carry-ripple technology.

Zum Multiplizieren binär codierter Zahlen sind unterschied­ liche Multipliziererstrukturen bekannt. Als Vier-Quadranten- Multiplizierer kann beispielsweise ein Feldmultiplizierer eingesetzt werden, dessen Algorithmus in der Zeitschrift "IEEE Transactions on Computers" Vol. C-22, No. 12, Dec. 1973, Seite 1045-1047 beschrieben ist. Vier-Quadranten-Mul­ tiplizierer können außer positiven Zahlen auch negative Zahlen in Form von Zweierkomplementen bearbeiten. Beispiels­ weise werden durch Multiplikation des Multiplikanten mit jeweils einem Bit des Multiplikators Partialprodukte gebil­ det, von denen zunächst die niederwertigsten in Carry-Ripple- Technik addiert werden. Zu der gebildeten Partialproduktzwi­ schensumme wird dann jeweils ein weiteres Partialprodukt addiert. Es sind ebenfalls Multiplizierer bekannt, bei denen mehrere Partialproduktzwischensummen parallel errechnet wer­ den, die dann zusammengefaßt werden.There are differences for multiplying binary coded numbers multiplier structures known. As a four-quadrant Multiplier can for example be a field multiplier be used, its algorithm in the magazine "IEEE Transactions on Computers" Vol. C-22, No. 12, Dec. 1973, page 1045-1047. Four quadrant mul In addition to positive numbers, multipliers can also negative ones Edit numbers in the form of two's complement. Example become wise by multiplying the multiplier by one bit each of the multiplier partial products det, of which the least significant in carry-ripple- Technology can be added. To the partial product formed This sum then becomes a further partial product added. Multipliers are also known in which several partial product subtotals are calculated in parallel the ones that are then summarized.

Eine Grundregel für das Addieren von Zahlen in Zweierkomple­ mentdarstellung erfordert, daß bei in Carry-Ripple-Technik ausgeführten Multiplizieren (Addierern) eine Ergänzung der Vorzeichenbits (dies sind die höchstwertige Bits) bis zur höchsten Wertigkeit der erwarteten Summe erfolgt. Das bedeu­ tet, daß jedes Vorzeichenbit an einen Eingang mindestens eines weiteren Addierers geführt werden muß. Besonders durch deren kapazitive Belastung wird die Laufzeit wesentlich erhöht. A basic rule for adding numbers in pairs of two Representation of the ment requires that in carry-ripple technology performed multiplication (adders) an addition to the Sign bits (these are the most significant bits) up to highest value of the expected sum. That means tet that each sign bit at least one input another adder must be performed. Especially through their capacitive load makes the runtime essential elevated.  

Aufgabe der Erfindung ist es, einem Multiplizierer in Carry- Ripple-Technik mit verringerter Rechenzeit und vereinfachtem Aufbau anzugeben.The object of the invention is to provide a multiplier in carry Ripple technology with reduced computing time and simplified Specify the structure.

Diese Aufgabe wird durch einen Multiplizierer gemäß Anspruch 1 gelöst.This object is claimed by a multiplier 1 solved.

Vorteilhafte Weiterbildungen der Erfindung sind in Unteran­ sprüchen angegeben.Advantageous developments of the invention are in Unteran sayings.

Ein besonderer Vorteil dieses Multiplizierers ist die verrin­ gerte Rechenzeit. Darüber hinaus wird noch die Schaltungsan­ ordnung vereinfacht und die Layoutfläche sowie der Leistungs­ verbrauch verringert.A particular advantage of this multiplier is that increased computing time. In addition, the circuit an order simplified and the layout area as well as the performance reduced consumption.

Bei einem üblichen Feldmultiplizierer ergeben sich beträcht­ liche Schaltungsvereinfachungen. Dieses Prinzip kann auch bei "parallel arbeitenden" Feldmultiplizierern angewendet werden.With a conventional field multiplier, the results are considerable circuit simplifications. This principle can also be used "working in parallel" field multipliers are used.

Eine weitere vorteilhafte Schaltungsvereinfachung kann erfol­ gen, indem Serienschaltungen von jeweils einem Halbaddierer und einem Inverter fortgelassen werden können.Another advantageous circuit simplification can be successful gene by series connections of one half adder and an inverter can be omitted.

Das bei Multiplizieren verwendete Prinzip kann natürlich auch für Additionsschaltungen verwendet werden. Diese entsprechen einem vereinfachten trivialen Multiplizierer, der anstelle von Partialprodukten lediglich Summanden verarbeitet.The principle used in multiplying can of course also can be used for addition circuits. These correspond a simplified trivial multiplier that instead of partial products only processed summands.

Ein Ausführungsbeispiel der Erfindung wird anhand von Figuren näher erläutert.An embodiment of the invention is based on figures explained in more detail.

Es zeigen:Show it:

Fig. 1 einen erfindungsgemäßen Feldmultiplizierer, Fig. 1 shows a field multiplier according to the invention,

Fig. 2 eine optimale Ausführungsform des erfindungsgemäßen Feldmultiplizierers, Fig. 2 is an optimal embodiment of the field multiplier according to the invention,

Fig. 3 einen bekannten Feldmultiplizierer, Fig. 3 shows a known field multiplier,

Fig. 4 einen Ausschnitt einer Multipliziererschaltung mit einer 2-bit-Vorzeichenergänzung, Fig. 4 shows a detail of a multiplier circuit having a 2-bit sign supplement

Fig. 5 eine Variante dieser Multipliziererschaltung ent­ sprechend der Erfindung und Fig. 5 shows a variant of this multiplier circuit accordingly to the invention and

Fig. 6 deren optimierte Ausführungsform. Fig. 6 their optimized embodiment.

In Fig. 3 ist ein bekannter Feldmultiplizierer dargestellt. In Multipliziererreihen R1, R2, R4, R6, R8 und R10 werden Partialprodukte a₅ . . . a0, b0, . . . , f₅ . . . f₀, f durch Mul­ tiplikation des Multiplikanten x = x₅ . . . x₀ mit jeweils einem Bit des Multiplikators y = y₅ . . . y₀ gebildet. Die ersten bei­ den Partialprodukte a₅ . . . a₀, b5 . . . b₀ werden in einer ersten Addiererreihe R3 zu einer "Zwischensumme" Z1 zusammengefaßt, die an den Summenausgängen "S" der Addierer VA, HA anliegt (die Summenausgänge S und die Carryausgänge C sind in Fig. 3 [und Fig. 1] nur beim Volladdierer VA35 aus Gründen der Übersichtlichkeit eingezeichnet).In Fig. 3 a known field multiplier is shown. In multiplier series R1, R2, R4, R6, R8 and R10 partial products are a₅. . . a 0 , b 0,. . . , f₅. . . f₀, f by multiplying the multiplier x = x₅. . . x₀ with one bit each of the multiplier y = y₅. . . y₀ formed. The first in the partial products a₅. . . a₀, b 5 . . . b₀ are combined in a first adder row R3 to form a "subtotal" Z1, which is applied to the sum outputs "S" of the adders VA, HA (the sum outputs S and the carry outputs C are in FIG. 3 [and FIG. 1] only for the full adder VA35 shown for reasons of clarity).

In weiteren Addiererreihen R5, R7, R9 und R11 wird jeweils ein weiteres Partialprodukt c₅ . . . c₀, . . ., f₅ . . . f₀ hinzu­ addiert.In further adder rows R5, R7, R9 and R11 each another partial product c₅. . . c₀,. . ., f₅. . . f₀ added added.

Die "Verdrahtung" des Vorzeichenbits ist mit breiteren Linien dargestellt. In der ersten Addiererreihe R3 ist das Vorzei­ chenbit a₅ des ersten Partialproduktes a₅ . . . a₀ an die drei höchstwertigen Volladdierer VA34 . . . VA36 geführt, und das Vor­ zeichenbit b₅ des zweiten Partialproduktes b₅ . . . b₀ ist an die beiden höchstwertigen Volladdierer VA35 und VA36 geführt.The "wiring" of the sign bit is with wider lines shown. In the first adder row R3 is the sign chenbit a₅ of the first partial product a₅. . . a₀ to the three highest value full adder VA34. . . VA36 led, and the before character bit b₅ of the second partial product b₅. . . b₀ is on the two most significant full adders VA35 and VA36.

Bei den nächsten Addiererreihen R5 . . . R11 ist zu der gebil­ deten Zwischensumme jeweils nur die Ergänzung um ein Vorzei­ chenbit erforderlich.For the next adder rows R5. . . R11 is part of the The subtotals only add a leading number chenbit required.

Das letzte Partialprodukt f₅ . . . f₀ wird durch Multiplikation des Zweierkomplements des Multiplikanten x mit dem das Vor­ zeichenbit yk des Multiplikators y gebildet und zur letzten Zwischensumme Z4 hinzuaddiert, um das Endprodukt p₁₁ . . . p₀ zu erhalten.The last partial product for. . . f₀ is formed by multiplying the two's complement of the multiplier x by which the sign bit y k of the multiplier y is added and added to the last subtotal Z4 to give the end product p₁₁. . . to get p₀.

Im Multiplizierer wird als Produkt wird bei einer Darstellung der negativen Zahlen im Zweierkomplement - wie später noch näher erläutert wird - entsprechend Formel (8) errechnet:The multiplier is used as a product at a presentation the negative numbers in two's complement - as later is explained in more detail - calculated according to formula (8):

x = xm . . . x₀,
y = yk . . . y₀
x = x m . . . x₀,
y = y k . . . y₀

Im Bereich der höchstwertigen Volladdierer VA36, VA56, . . . soll die Schaltung vereinfacht werden.In the field of the highest value full adders VA36, VA56, . . . the circuit should be simplified.

Diese Schaltungsvereinfachung soll zunächst erläutert werden.This circuit simplification will first be explained.

In einem ersten Schritt wird die Vorzeichenergänzung für ein Vorzeichenbit ak (ab einer Wertigkeit 2k) durch folgende Gleichung realisiert:In a first step, the sign supplement for a sign bit a k (from a value of 2 k ) is implemented using the following equation:

(2) ak · 2k+p . . . + . . . ak · 2k+2 + ak · 2k+1 + ak · 2k
= 2k+p · ⊕ . . . 2k+2k2k+1 ⊕ 2k+1 ⊕ ak2k
(2) a k · 2 k + p . . . +. . . a k · 2 k + 2 + a k · 2 k + 1 + a k · 2 k
= 2 k + p · ⊕. . . 2 k + 2k 2 k + 1 ⊕ 2 k + 1 ⊕ a k 2 k

⊕ = Modulo-2k+p+1-Addition
k = Wertigkeit des Vorzeichenbits
k+p = Wertigkeit des ergänzten höchstwertigen Vorzeichenbits
⊕ = modulo-2 k + p + 1 addition
k = significance of the sign bit
k + p = value of the supplemented most significant sign bit

In der angegebenen Schaltung wird diese Vorzeichenergänzung bei den höchstwertigen Volladdierern VA36, VA35 der Addierer­ reihe R3 durchgeführt. Unter Vernachlässigung der niederwer­ tigeren Bits gilt:In the circuit shown, this sign is supplemented for the highest value full adders VA36, VA35 the adder series R3 carried out. Neglecting the Niederwer The following bits apply:

(3) a₅ · 2⁷ + a₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶ und(3) a₅ · 2⁷ + a₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶ and

(4) b₅ · 2⁷ + b₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶.(4) b₅ · 2⁷ + b₅ · 2⁶ = 2⁷ + ₅ · 2⁶ + 2⁶.

₅, ₅ invertierte Vorzeichenbits ₅, ₅ inverted sign bits  

Aus den durch Umformung erhaltenen Bits wird - entsprechend den Vorzeichenbits - die Summe gebildet.The bits obtained by reshaping become - accordingly the sign bits - the sum formed.

Die Addition dieser Bits - ergänzt um Carrybits C₆ und C₅ - läßt sich in Tabellenform darstellen:The addition of these bits - supplemented by carry bits C₆ and C₅ - can be represented in tabular form:

Die mittleren beiden Spalten sind entsprechend den Formeln (3) und (4) umgeformt. Bei den rechten beiden Spalten wurde die Addition der logischen Einsen bereits durchgeführt. Die in diesen Spalten dargestellte Umformung ist so zu interpretie­ ren, daß die Summe durch Addition der invertierten Vorzei­ chenbits der Wertigkeit 26 und des Carry-Bits c₅ des dritten Partialproduktes sowie durch Addition einer logischen 1 und des Vorzeichenbits c₅ errechnet wird. Die Addition einer 1 bedeutet eine Invertierung des Carrybits; der Halbaddierer kann daher durch einen Inverter ersetzt werden.The middle two columns are according to the formulas (3) and (4) formed. The right two columns were the addition of the logical ones has already been carried out. In the The transformation shown in these columns is to be interpreted in this way ren that the sum by adding the inverted sign chenbits of the valency 26 and the carry bit c₅ of the third Partial product and by adding a logical 1 and of the sign bit c₅ is calculated. The addition of a 1st means an invert of the carry bit; the half adder can therefore be replaced by an inverter.

In Fig. 1, die den erfindungsgemäßen Multiplizierer zeigt, ist diese Vereinfachung durchgeführt. Die allen zweithöchst­ wertigen Volladdierern VA35 bis VAB5 zugeführten Vorzeichen­ bits sind invertiert und die höchstwertigen Volladdierer sind jeweils durch einen Halbaddierer HA36, HA56 . . . ersetzt, dem eine konstante logische 1 außer dem Carry-Bit zugeführt ist. Die von den Halbaddierern am Summenausgang ausgegebenen Bits S werden - bis auf das höchstwertige "Summenbit" P₁₁ über­ haupt - vor der Zusammenfassung mit dem Vorzeichenbit des nächsten Partialproduktes wieder in derselben Weise inver­ tiert. This simplification is carried out in FIG. 1, which shows the multiplier according to the invention. The sign bits supplied to all second most significant full adders VA35 to VAB5 are inverted and the most significant full adders are each by a half adder HA36, HA56. . . replaced, which is supplied with a constant logic 1 except the carry bit. The bits S output by the half adders at the sum output are inverted again in the same manner before the summary with the sign bit of the next partial product - with the exception of the most significant "sum bit" P 11.

Entsprechend der logischen Funktion eines HalbaddierersAccording to the logical function of a half adder

(6) S = C ⊕ 1 = (6) S = C ⊕ 1 =

kann die Schaltungsanordnung weiter vereinfacht werden, indem jeweils die Reihenschaltung eines Halbaddierers mit einem Inverter entfällt und durch eine direkte Verbindung ersetzt entsprechend Fig. 2 wird (ebenso können auch nur die Inverter eingespart werden, indem den Halbaddierern anstelle einer 1 eine logische 0 zugeführt wird).the circuit arrangement can be further simplified by in each case eliminating the series connection of a half adder with an inverter and replacing it with a direct connection according to FIG. 2 (likewise, only the inverters can also be saved by supplying the half adders with a logical 0 instead of a 1) .

Weitere Umformungen der Schaltung sind entsprechend den "Boolschen Regel" selbstverständlich möglich.Further transformations of the circuit are in accordance with the "Boolean rule" is of course possible.

In Fig. 2 ist ein optimierter Feldmultiplizierer darge­ stellt, bei dem in jeder Addiererreihe ein Volladdierer gegenüber Fig. 3 bzw. ein Halbaddierer gegenüber Fig. 1 eingespart wurde.In FIG. 2, an optimized field multiplier is Darge provides, was saved a full adder with respect to FIG. 3 and a half adder with respect to FIG. 1 wherein in each adder row.

Das am Carry-Ausgang des Volladdierers VAB5 ausgegebene Bit muß invertiert werden.The bit output at the carry output of the full adder VAB5 must be inverted.

Es kann auch ein allgemeingültiger Algorithmus für die Vor­ zeichenerweiterung abgeleitet werden. Eine Zweierkomple­ mentzahl X = Xk . . . X₀ mit der Wortbreite k+1 kann wie folgt dargestellt werden:A general algorithm for the sign extension can also be derived. A two's complement X = X k . . . X₀ with the word width k + 1 can be represented as follows:

Bei einer Vorzeichenerweiterung um S Bits gilt für die Summe der Vorzeichenbits A und B:If the sign is expanded by S bits, the sum applies of sign bits A and B:

unter Addition von -2k+S + 2k+S (+) 2k+2S+1 = 0, ((+) = Modulo 2k+2S+1-Addition (Übersteigt maximalen Wert um 1))adding -2 k + S + 2 k + S (+) 2 k + 2S + 1 = 0, ((+) = modulo 2 k + 2S + 1 addition (exceeds maximum value by 1))

Bei jeder Vorzeichenbits verarbeitender Binärstelle muß bei einer Schaltungsrealisierung in Carry-Ripple-Technik außer den invertierten Vorzeichenbits oder dem festen Binärwert (log. Eins) jeweils ein Carrybit des niederwertigeren Voll­ addierers hinzuaddiert werden.For each sign bit processing binary position must be a circuit implementation using carry-ripple technology except the inverted sign bits or the fixed binary value (log. One) each carry bit of the lower-order full be added.

Einen Ausschnitt eines Carry-Ripple-Multiplizierers mit einer Vorzeichenergänzung von zwei Bits zwischen zwei aufeinander­ folgenden Addiererreihen ist in Fig. 4 dargestellt. A section of a carry-ripple multiplier with a sign supplement of two bits between two successive rows of adders is shown in FIG. 4.

Nach Formel (9) bzw. Tabelle (5) wird zunächst die erste Addiererreihe R3 umgestaltet, wobei mit dem Volladdierer VA38 begonnen wird, dem beide Vorzeichenbits zugeführt werden.According to formula (9) or table (5), the first is first Adder row R3 redesigned, with the full adder VA38 is started, to which both sign bits are supplied.

Anschließend folgt der Ersatz des höchstwertigen Volladdie­ rers VA39 (Fig. 4) gemäß Tabelle (5) durch einen Halbaddierer HA39, dem eine log. 1 zugeführt wird (Fig. 5) (Die geänderte Schaltung entspricht Fig. 1, da ebenfalls erst jeweils dem zweithöchstwertigen Addierer beide Vorzeichenbits zugeführt werden).Then follows the replacement of the most significant full adder VA39 ( Fig. 4) according to table (5) by a half adder HA39, which a log. 1 is supplied ( FIG. 5) (the modified circuit corresponds to FIG. 1, since both sign bits are also only supplied to the second most significant adder).

Die durchgeführte Schaltungsänderung wird nun für die nächste Addiererreihe durch Invertieren der Vorzeichenbits und Ersatz des höchstwertigen Volladdierers VA59 durch einen Halbaddierer HA59 wiederholt. Den höchstwertigen Halbaddie­ rern werden jeweils wieder außer einem Carrybit eine log. 1 zugeführt.The circuit change made is now for the next one Adder row by inverting the sign bits and Replacement of the highest value full adder VA59 by one Half adder HA59 repeated. The most valuable half-addie In addition to a carry bit, loggers will each log again. 1 fed.

Die umgeformten Addiererreihen sind in Fig. 5 dargestellt.The converted adder rows are shown in FIG. 5.

Der höchstwertige Halbaddierer jeder Addiererreihe kann wie­ der gemäß Formel (6) durch einen Inverter ersetzt werden. Dann entfällt der bisher vorgesehene Inverter IN, da durch den Halbaddierer und den Inverter das Vorzeichenbit zweimal invertiert wird; stattdessen ist eine direkte Verbindung vorgesehen (z. B. Halbaddierer HA39 und Inverter IN in der Verbindung zwischen dem Carryausgang des Volladdierers VA38 und einem Eingang des höchstwertigen Volladdierers der näch­ sten Addiererreihe). Ein zusätzlicher Inverter ist dagegen zwischen dem Carryausgang des Volladdierers VA38 und einem Eingang des Volladdierers VA57 erforderlich usw.The most significant half adder of each adder row can be like which are replaced by an inverter according to formula (6). Then the previously provided inverter IN is omitted, because of the half adder and the inverter the sign bit twice is inverted; instead is a direct connection provided (e.g. half adder HA39 and inverter IN in the Connection between the carry output of the full adder VA38 and an input of the most significant full adder of the next most adder row). An additional inverter is against it between the carry output of the full adder VA38 and one Input of the full adder VA57 required, etc.

Fig. 6 zeigt die optimierte Schaltungsanordnung; die Verein­ fachungen bleiben bei beliebig großen Vorzeichenergänzungen gleich. Fig. 6 shows the optimized circuitry; the simplifications remain the same for any large sign additions.

Natürlich sind zahlreiche "Boolsche Umformungen" möglich, an­ gefangen mit dem Ersatz der Reihenschaltung eines UND-Gatters und eines Inverters durch ein NAND-Gatter, dessen Ersatz durch eine äquivalente Schaltung mit ODER-Funktionen usw. bis zur Verarbeitung invertierter Signale.Of course, numerous "Boolean transformations" are possible caught with the replacement of the series connection of an AND gate and an inverter by a NAND gate, its replacement through an equivalent circuit with OR functions etc. to for processing inverted signals.

Claims (8)

1. Multiplizierer in Carry-Ripple-Technik mit mindestens einer Addiererreihe (R3, R5, R7, . . . ), bei der eine der Vorzeichenbitergänzung (a₅, b₅, c₅, . . . ) eines Partialproduk­ tes (a₅ . . . a₀, b₅ . . . b₀) oder einer Zwischensummen (Z1, Z2, . . . ) um jeweils mindestens eine Binärstelle erfolgt, dadurch gekennzeichnet, daß dem niederwertigsten Volladdierer (VA35, VA55, VA75, . . . ) jeder Addiererreihe (R3, R5, R7, . . . ), dem die Vorzeichenbits (a₅, b₅) zweier Partialprodukte (a₅ . . . a₀, b₅ . . . b₀) oder eines Partialproduktes (c₅ . . . c₀, d₅ . . . d₀, . . .) und einer der Zwischensummen (Z1, Z2, . . .) zugeführt werden, diese als invertierte Vorzeichenbits (₅, ₅) zugeführt werden und daß jeweils der höchstwertige Addierer (VA36, VA56, VA76, . . . ) der Addiererreihen (R3, R5, R7 . . .) als Halbaddierer (HA36, . . .) ausgebildet ist, dem außer einem Carrybit (C) ein kon­ stanter logischer Wert zugeführt wird.1. Multiplier in carry-ripple technology with at least one adder row (R3, R5, R7,...), In which one of the sign bit supplements (a₅, b₅, c₅,...) Of a partial product (a₅... A₀ , b₅... b₀) or a subtotal (Z1, Z2,...) each by at least one binary digit, characterized in that the least significant full adder (VA35, VA55, VA75,...) of each adder row (R3, R5 , R7,...), To which the sign bits (a₅, b₅) of two partial products (a₅... A₀, b₅... B₀) or one partial product (c₅... C₀, d₅... D₀,... ) and one of the subtotals (Z1, Z2,...) are supplied, these are supplied as inverted sign bits (₅, ₅) and that the most significant adder (VA36, VA56, VA76,...) of the adder rows (R3, R5, R7...) Is designed as a half adder (HA36,...), To which a constant logical value is supplied in addition to a carry bit (C). 2. Multiplizierer nach Anspruch 1, dadurch gekennzeichnet, daß der Summenausgang (S) des jeweils höchstwertigen Halbad­ dierers (HA36, . . .) einer Addiererreihe (R3, . . .) über einen Inverter (IN) mit dem zweithöchstwertigen Addierer, einem Volladdierer (VA55, . . .), der nächsten Addiererreihe (R5, . . .) verbunden ist oder daß Halbaddierer (HA36, . . .) mit einem invertierenden Summenausgang vorgesehen sind.2. Multiplier according to claim 1, characterized, that the sum output (S) of the most significant half-cycle dierers (HA36,...) an adder row (R3,...) over a Inverter (IN) with the second most significant adder, one Full adder (VA55,...), The next adder row (R5,...) is connected or that half adder (HA36,...) with an inverting sum output are provided. 3. Multiplizierer nach den Ansprüchen 1 oder 2, dadurch gekennzeichnet, daß bei einer mehrere Bits umfassenden Vorzeichenergänzung jeweils der Summenausgang (S) der höchstwertigen Halbaddierer (HA39, . . .) einer Addiererreihe (R3, . . .) über jeweils einen Inverter (IN) mit dem zweithöchstwertigen Addierer, einem Volladdierer (VA58, . . .), und direkt mit den Eingang minde­ stens eines niederwertigeren Volladdierers (VA57) der folgen­ den Addiererreihe (R5, . . . ) verbunden ist. 3. Multiplier according to claims 1 or 2, characterized, that in the case of a sign supplement comprising several bits the sum output (S) of the most significant half adders (HA39,...) An adder row (R3,...) Over one each Inverter (IN) with the second most significant adder, one Full adder (VA58,...), And directly with the input min at least one lower-order full adder (VA57) which follow the adder row (R5,...) is connected.   4. Multiplizierer nach Anspruch 2 oder 3, dadurch gekennzeichnet, daß jeweils der höchstwertige Halbaddierer (HA36; HA39, . . .) und der mit diesem in Reihe geschaltete Inverter (IN) durch eine direkte Verbindung des Carryausgang (C) des zweithöchst­ wertigen Volladdierers (VA35; VA38, . . . ) derselben Addierer­ reihe (R3, . . . ) mit einem Eingang des zweithöchstwertigen Volladdierers (VA55; VA58, . . . ) der nächsten Addiererreihe (R5, . . . ) ersetzt wird.4. Multiplier according to claim 2 or 3, characterized, that the most significant half adder (HA36; HA39,...) and the inverter (IN) connected in series with it a direct connection of the carry exit (C) of the second highest valuable full adder (VA35; VA38,...) of the same adder row (R3,...) with an input of the second highest Full adder (VA55; VA58,...) Of the next adder row (R5,...) Is replaced. 5. Multiplizierer nach Anspruch 3, dadurch gekennzeichnet, daß der Carryausgang (C) des zweithöchstwertigen Volladdie­ rers (VA38, . . . ) einer Addiererreihe (R3, . . . ) zusätzlich über einen Inverter mit jeweils einem Eingang mindestens eines niederwertigeren Volladdierer (VA54, . . . ) der folgenden Addiererreihe (R5, . . . ) verbunden ist.5. Multiplier according to claim 3, characterized, that the carry exit (C) of the second most significant full addie rers (VA38,...) of an adder row (R3,...) additionally via an inverter with at least one input each lower-order full adder (VA54,...) of the following Adder row (R5,...) Is connected. 6. Multiplizierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß das höchstwertige Partialprodukt durch Invertieren des Multiplikanten (x) und einer Multiplikation mit dem Vorzei­ chenbit (y₅) des Multiplikators (y) sowie der Addition seines Vorzeichenbits (y₅) sowie errechnet wird.6. Multiplier according to one of the preceding claims, characterized, that the most significant partial product by inverting the Multiplicants (x) and a multiplication with the leading chenbit (y₅) of the multiplier (y) and the addition of its Sign bits (y₅) and is calculated. 7. Multiplizierer nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß seine Schaltungsanordnung "Boolsche Umformungen" umfaßt.7. Multiplier according to one of the preceding claims, characterized, that its circuit arrangement includes "Boolean transformations". 8. Rechenschaltung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß anstelle der Partialprodukte (a₅ . . . a₀, b₅ . . . b₀, . . . a₈ . . ., b₈ . . .) Summanden addiert werden, so daß die Schaltung als Addierer arbeitet.8. arithmetic circuit according to one of the preceding claims, characterized, that instead of the partial products (a₅... a₀, b₅... b₀, . . . a₈. . ., b₈. . .) Summands are added so that the Circuit works as an adder.
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US4736335A (en) * 1984-11-13 1988-04-05 Zoran Corporation Multiplier-accumulator circuit using latched sums and carries
DE3909713C2 (en) * 1988-10-18 1992-10-22 Mitsubishi Denki K.K., Tokio/Tokyo, Jp
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