DE4301690A1

DE4301690A1 -

Info

Publication number: DE4301690A1
Application number: DE4301690A
Authority: DE
Inventors: Fernando Gonzalez; Larry D Cromar
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1992-01-24
Filing date: 1993-01-22
Publication date: 1993-07-29
Also published as: JPH05267614A; US5150276A

Description

Die vorliegende Erfindung bezieht sich auf die Halbleitertechnologie und betrifft im spezielleren Speicherzellenkondensatoren zur Verwendung in DRAM- Anordnungen (Dynamic Random Access Memories).The present invention relates to Semiconductor technology and more specifically concerns Memory cell capacitors for use in DRAM Arrangements (Dynamic Random Access Memories).

Die Speicherzellen von DRAMs, die in einer Konfi guration sich schneidender Wortleitungen und Zif fernleitungen angeordnet sind, setzen sich aus zwei Hauptkomponenten zusammen, nämlich einem Feldeffekttransistor (FET) und einem Kondensator. Bei DRAM-Zellen, die einen herkömmlichen planaren Kondensator verwenden, wird ein viel größerer Oberflächenbereich des Chips für den planaren Kondensator als für den Feldeffekttransistor ver wendet. Bei einer typischen Ausbildung werden die Wortleitungen im allgemeinen aus einer ersten Polysiliziumschicht geätzt. Ein dotierter Bereich des monokristallinen Siliziumsubstrats dient als untere Kondensatorplatte (Speicherknoten), während eine zweite Polysiliziumschicht im allgemeinen als obere Kondensatorplatte (Zellenplatte) wirkt.The memory cells of DRAMs that are in a confi guration of intersecting word lines and Zif transmission lines are arranged, expose themselves two main components together, namely one Field effect transistor (FET) and a capacitor. For DRAM cells that have a conventional planar Using capacitor will be a much bigger one Surface area of the chip for the planar Capacitor as ver for the field effect transistor turns. In a typical training, the Word lines generally from a first Polysilicon layer etched. An endowed area of the monocrystalline silicon substrate serves as lower capacitor plate (storage node) while a second polysilicon layer generally as upper capacitor plate (cell plate) acts.

Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zum Niveau von 1 Megabit als geeignet erwiesen haben, werden sie für fortschrittlichere DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen der Zellenkondensatorgröße zu einer Anzahl von Problemen geführt. Als erstes kann die Alphateil chen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron-Paaren in dem Sili ziumsubstrat führen, das als untere Kondensator platte wirkt. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator gespeicherte Ladung rasch verlorengeht, wodurch ein "Soft-Er ror" entsteht. Als zweites wird das Abfrage-Ver stärker-Differenzsignal reduziert. Dies verschlech tert die Ansprechempfindlichkeit auf Rauschen und erschwert die Ausbildung eines Abfrage-Verstärkers mit einer geeigneten Signalselektivität. Drittens muß bei der Reduzierung der Zellenkondensatorgröße die Zellen-Auffrischzeit im allgemeinen verkürzt werden, wodurch häufigere Unterbrechungen für all gemeine Auffrischungen erforderlich sind. Die schwierige Aufgabe eines DRAM-Konstrukteurs besteht daher in der Erhöhung oder wenigstens der Beibehal tung der Speicherzellenkapazität bei immer geringer werdender Speicherzellengröße, ohne dabei auf Prozesse zurückzugreifen, die die Produktausbeute vermindern oder eine beträchtliche Erhöhung der Anzahl von Maskier- und Niederschlagschritten in dem Herstellungsvorgang mit sich bringen.Although planar capacitors in general for use with DRAM chips up to level of 1 megabit have proven to be suitable them for more advanced DRAM generations than deemed unusable. Since the component density in Memory chips has increased, has shrunk the cell capacitor size to a number of Problems. First, the alpha part Chen component of normal background radiation Formation of hole-electron pairs in the sili lead substrate, that as the lower capacitor plate looks. This phenomenon leads to a stored in the affected cell capacitor Charge is quickly lost, causing a "soft-Er ror "is created. Second, the query ver stronger difference signal reduced. This worsens ters the sensitivity to noise and complicates the formation of a query amplifier with an appropriate signal selectivity. Third must reduce the cell capacitor size cell refresh time is generally reduced which means more frequent interruptions for everyone base refreshments are required. The difficult task of a DRAM designer hence in the increase or at least the beibehang tation of the memory cell capacity with ever lower memory cell size without going up Processes that use the product yield decrease or significantly increase the Number of masking and precipitation steps in bring with it the manufacturing process.

Einige Hersteller von 4-Megabit DRAMs verwenden Speicherzellenausbildungen auf der Basis von nicht planaren Kondensatoren. Derzeit werden zwei grund legende nicht-planare Kondensatorausbildungen verwendet: Der Grabenkondensator, der in Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensator bezeichnet wird, und der Stapelkondensator. Bei beiden Arten von nicht-pla naren Kondensatoren ist typischerweise eine be trächtlich größere Anzahl von Maskier-, Nieder schlag- und Ätzschritten für ihre Herstellung als bei einem planaren Kondensator erforderlich.Some 4-megabit DRAM manufacturers use it Memory cell designs based on not planar capacitors. There are currently two reasons legendary non-planar capacitor designs Uses: The trench capacitor, which is based on to the English usage in the following too is referred to as a trench capacitor, and the Stacked capacitor. In both types of non-pla naren capacitors is typically a be considerably larger number of masking, lower impact and etching steps for their manufacture as required for a planar capacitor.

Bei einem Grabenkondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu hori zontal, wie dies bei dem planaren Kondensator der Fall ist. Da Grabenkondensatoren in Gräben oder Trenches gebildet werden, die in das Substrat geätzt werden, unterliegt der typische Grabenkon densator ebenso wie der planare Kondensator Soft- Errors. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Probleme. Ein Problem besteht darin, daß ein Lecken von Ladung von Graben zu Graben auftritt, wobei dies durch einen parasi tären Transistoreffekt zwischen benachbarten Gräben bzw. Trenches verursacht wird. Ein weiteres Problem besteht in der Schwierigkeit, die Gräben während des Herstellungsvorgangs vollständig zu reinigen; falls eine vollständige Reinigung eines Grabens nicht gelingt, führt dies im allgemeinen zu einer fehlerhaften Speicherzelle.With a trench capacitor, charge becomes first Line stored vertically, unlike hori zontal, as is the case with the planar capacitor Case is. Since trench capacitors in trenches or Trenches are formed in the substrate are etched, is subject to the typical trench cone capacitor as well as the planar capacitor soft Errors. The trench design also has several other problems inherent in this. A problem is that leakage of cargo from trench digging occurs, this by a parasi transistor effect between adjacent trenches or trenches. Another Problem consists in the difficulty of digging the trenches during to completely clean the manufacturing process; if a complete cleaning of a trench failing, this generally leads to a faulty memory cell.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkondensators aus einzelnen Polysilizium schichten gebildet werden, ist der Stapelkonden sator im allgemeinen viel weniger anfällig für Soft-Errors als der planare Kondensator oder auch der Grabenkondensator. Durch Plazieren sowohl der Wortleitung als auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kon takts mit dem Substrat in Berührung treten läßt, haben einige Hersteller Stapelkondensatorausbil dungen geschaffen, bei denen vertikale Bereiche des Kondensators in beträchtlichem Umfang zu der Gesamtladungsspeicherkapazität beitragen. Da ein Stapelkondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschl. des Zugriffs-FETs der Zelle), sondern auch benachbarte Feldoxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des plana ren Typs erhältlichen Kapazität beträchtlich ge steigert.The stack capacitor training, however, has as something more reliable and easier to manufacture proved to be the trench training. Since both the lower as well as the upper plate of a typical Stacked capacitor made of single polysilicon layers are formed is the stacked condensate sator in general much less susceptible to Soft errors than the planar capacitor or too the trench capacitor. By placing both the Word line as well as the digit line below the capacitive layers and in that the bottom layer using a buried con clock contact with the substrate, some manufacturers have stack capacitor construction created where vertical areas of the Capacitor to a considerable extent to that Contribute to total charge storage capacity. There a Stack capacitor in general not only that total area of a memory cell (including the Access FETs of the cell), but also neighboring ones Field oxide areas covered, the capacity is in Comparison to that with a memory cell of the plana Ren type available capacity considerably increases.

Bei dem Verfahren zur Bildung des Stapelkonden sators mit der typischen Flossen- oder Rippenkonfi guration werden Polysilizium-/Nitridschichten zur Erzielung der Beabstandung der Rippen verwendet. Das Verfahren ist kompliziert und verwendet eine Vielzahl von Niederschlägen und anschließenden Ätzschritten zur Erzeugung dieser Stapelkonden sator-Rippenstruktur.In the process of forming the stack condensate sators with the typical fin or rib confection guration polysilicon / nitride layers Achieving the rib spacing used. The process is complicated and uses one Variety of rainfall and subsequent Etching steps to create these stacking condensers sator rib structure.

Alternativen zum Erhöhen der Kapazität beinhalten die Verwendung von Materialien mit höheren Dielek trizitätskonstanten, die Reduzierung der Dicke des Dielektrikums (Reduzierung der Distanz zwischen den Kondensatorplatten) oder die Erhöhung des Kondensa toroberflächenbereichs durch Texturieren der Ober fläche des polykristallinen Siliziums, das hierin auch kurz als Polysilizium bezeichnet wird.Include alternatives to increasing capacity the use of materials with higher floorboards tricity constants, reducing the thickness of the Dielectric (reducing the distance between the Capacitor plates) or increasing the condensation surface area by texturing the surface area of the polycrystalline silicon used herein is also referred to as polysilicon.

Ein experimentelles Verfahren zum Vergrößern des Oberflächenbereichs des Kondensators besteht in der Herstellung eines Speicherknotenkondensators mit einer Struktur mit einer doppelwandigen kronenför migen unteren Kondensatorplatte, wobei die Herstel lungen dieser Struktur mit dem Ätzen einer Öffnung in eine Zwischenschicht aus SiO₂ beginnt, um da durch einen Kontaktbereich des Substrats freizule gen. Eine erste Schicht aus polykristallinem Sili zium wird dann über der Oberfläche der SiO₂-Zwi schenschicht und dem Kontaktbereich des Substrats aufgebracht. Als nächstes wird SiO₂ in Verbindung mit einem Abstandselement-Ätzvorgang aufgebracht, um vertikale Bereiche aus SiO₂ angrenzend an das polykristalline Silizium zu bilden und außerdem Seitenwände der Öffnung zu bilden. Es wird dann eine zweite Schicht aus polykristallinem Silizium aufgebracht, die über den Bereichen aus SiO₂ liegt sowie über der nach dem Aufbringen von SiO₂ noch freiliegenden ersten Schicht aus polykristallinem Silizium liegt. Die zweite Schicht aus polykristal linem Silizium steht in direktem Kontakt mit der über dem Kontaktbereich des Substrats liegenden ersten Schicht aus polykristallinem Silizium. Der übrige Bereich der Öffnung ist mit SiO₂ gefüllt. Die erste und die zweite Schicht aus polykristal linem Silizium werden zum Freilegen des SiO₂ ge ätzt. Als nächstes wird das SiO₂ geätzt, wodurch die Herstellung der unteren Kondensatorplatten struktur abgeschlossen ist, welche die nach den Ätzvorgängen verbleibende erste und zweite Schicht aus polykristallinem Silizium umfaßt. Somit umfaßt die untere Kondensatorplatte einen zweischichtigen unteren Bereich aus polykristallinem Silizium, das mit dem Substrat in Kontakt steht und zwei sich von dem mit dem Substrat in Kontakt stehenden zwei schichtigen Bereich senkrecht wegerstreckende Ringe aufweist.An experimental method for increasing the surface area of the capacitor is to manufacture a storage node capacitor with a structure having a double-walled crown-shaped lower capacitor plate, the manufacture of this structure beginning with the etching of an opening in an intermediate layer of SiO ₂ to pass through a contact area of the substrate. A first layer of polycrystalline silicon is then applied over the surface of the SiO ₂ intermediate layer and the contact area of the substrate. Next, SiO _{2 is applied} in conjunction with a spacer etch to form vertical areas of SiO ₂ adjacent to the polycrystalline silicon and also to form sidewalls of the opening. A second layer of polycrystalline silicon is then applied, which lies over the regions made of SiO ₂ and over the first layer of polycrystalline silicon which is still exposed after the application of SiO ₂ . The second layer of polycrystalline silicon is in direct contact with the first layer of polycrystalline silicon lying over the contact area of the substrate. The remaining area of the opening is filled with SiO ₂ . The first and second layers of polycrystalline silicon are etched to expose the SiO ₂ . Next, the SiO _{2 is} etched, thereby completing the manufacture of the lower capacitor plate structure, which includes the first and second layers of polycrystalline silicon remaining after the etching processes. The lower capacitor plate thus comprises a two-layer lower region made of polycrystalline silicon which is in contact with the substrate and has two rings which extend perpendicularly away from the two-layer region in contact with the substrate.

Die vorliegende Erfindung schafft eine elektrische Vorrichtung sowie ein Verfahren zur Bildung wenig stens einer elektrischen Platte in einer elektri schen Vorrichtung; der Begriff "Platte" ist dabei nicht in seinem streng geometrischen Sinn sondern als einer der Hauptteile eines Kondensators zu verstehen. Die Erfindung schafft also ein Verfahren zur Bildung eines Speicherkontaktkondensators einer DRAM-Vorrichtung, bei dem wenigstens zwei Ringe und eine vertikale Rippe aus Polysilizium in einer selbstausgerichteten Öffnung parallel sowie in Berührung mit dem Kontaktbereich des Substrats gebildet werden. Der erfindungsgemäße Speicherkon taktkondensator verwendet den vertikalen Bereich der DRAM-Vorrichtung, indem wenigstens ein Teil der Speicherknotenkondensatorplatte in der DRAM- Vorrichtung vertikal ausgebildet wird. Die vertiale Ausbildung erhöht die Kondensatorfläche unter Maximierung des auf einer Halbleiterplatte vorhan denen Raums für eine gegebene laterale Fläche.The present invention provides an electrical one Device as well as a method for forming little least an electrical plate in an electri device; the term "plate" is included not in its strictly geometrical sense but as one of the main parts of a capacitor understand. The invention thus creates a method to form a memory contact capacitor DRAM device in which at least two rings and a vertical rib made of polysilicon in one self aligned opening parallel as well as in Touching the contact area of the substrate be formed. The storage con Clock capacitor uses the vertical range the DRAM device by at least a part the storage node capacitor plate in the DRAM Device is formed vertically. The vertical Training increases the capacitor area below Maximization of the existing on a semiconductor plate that space for a given lateral area.

Die Erfindung schafft eine Verbesserung der dop pelwandigen kronenförmigen, unteren Kondensator platten. Die Erfindung vergrößert die Fläche der unteren Kondensatorplatte durch Ausbildung von wenigstens zwei Ringen sowie einer vertikalen Rippe aus Silizium. Abwechselnd aufeinanderfolgende Schichten aus Polysilizium und Oxid werden in einer einen Kontaktbereich des Substrats freilegenden Öffnung niedergeschlagen. Die Öffnung wird durch Ätzen einer Oxid-Zwischenschicht geschaffen. Die erste der abwechselnd aufeinanderfolgenden Schichten tritt mit dem freiliegenden Bereich des Substrats in Berührung und besteht aus Polysilizi um. Eine zentrale Siliziumrippe wird in einem Kanal ausgebildet, der nach den abwechselnd aufeinander folgenden Niederschlägen übriggelassen und sodann verlängert wird. Die in den abwechselnd aufeinan derfolgenden Niederschlägen zuletzt niedergeschla gene Oxidschicht wirkt als Maske zum Verlängern bzw. Weiterführen des Kanals. Die Oxidmaske wird durch einen Abstandsätzvorgang gebildet, in dem das Oxid nur an den Seitenwänden des Kanals erhalten bleibt. Die abwechselnd aufeinanderfolgenden Schichten aus Polysilizium und Oxid werden nach Maßgabe der Oxidmaske abwechselnd und an Ort und Stelle einem Reaktionsionenätzvorgang unterzogen, um wenigstens die zuerst niedergeschlagene Schicht aus Polysilizium freizulegen. Die zentrale Sili ziumrippe wird in dem verlängerten Kanal derart ausgebildet, daß sie alle zuvor niedergeschlagenen Polysiliziumschichten über dem Kontaktbereich des Substrats kontaktiert, wodurch eine zusammenhängen den Siliziumstruktur geschaffen wird.The invention provides an improvement in dop fur-walled crown-shaped, lower condenser plates. The invention increases the area of the lower capacitor plate by forming at least two rings and a vertical rib made of silicon. Alternating successive Layers of polysilicon and oxide are combined in one exposing a contact area of the substrate Opening depressed. The opening is through Etching an oxide intermediate layer created. The first of the alternating successive Layers occurs with the exposed area of the In contact with the substrate and consists of polysilicon around. A central silicon fin is in a channel trained to take turns after each other following rainfall left and then is extended. The alternate in the the following rainfalls gene oxide layer acts as a mask to extend or continue the channel. The oxide mask will formed by a distance etching process in which the Oxide only preserved on the side walls of the channel remains. The alternating successive Layers of polysilicon and oxide are made after Requirement of the oxide mask alternately and on site and Undergo reaction ion etching, by at least the layer that was first deposited exposed from polysilicon. The central sili Ziumrippe becomes like this in the elongated channel trained to be all previously depressed Polysilicon layers over the contact area of the Contacted substrate, whereby a related the silicon structure is created.

Die Kondensatorherstellung fährt fort mit dem Freilegen und dann erfolgenden Ätzen der Oxid schichten zur Schaffung von Hohlräumen, die zwi schen den Siliziumbereichen angeordnet sind. Ein Ätz- oder Planarisiervorgang definiert zwar die horizontale Abmessung der unteren Kondensator platte, doch die vertikale Dimension der unteren Kondensatorplatte wird durch die Höhe der Oxid-Zwi schenschicht definiert. Das Verfahren endet mit dem Aufbringen einer dielektrischen Nitridschicht, wonach die Aufbringung wenigstens einer Zellen- Polysiliziumschicht erfolgt.Capacitor manufacturing continues with that Expose and then etch the oxide layers to create voids between the silicon regions are arranged. A The etching or planarizing process defines the horizontal dimension of the lower capacitor plate, but the vertical dimension of the lower one Capacitor plate is determined by the height of the oxide layer layer defined. The procedure ends with the Application of a dielectric nitride layer, after which the application of at least one cell Polysilicon layer takes place.

Die Erfindung gestattet die Verwendung des verti kalen Bereiches einer DRAM-Vorrichtung als Spei cherzelle, wodurch der Platz auf einer Halbleiter platte in der horizontalen Richtung maximiert wird und die Stapelkondensatorhöhe vor der Herstellung von Kontakten reduziert wird. Die Bildung mehrerer Ringe sowie einer zentralen Rippe vergrößert die Kondensatorfläche in einer gegebenen lateralen Fläche, wodurch die Kapazität gesteigert wird.The invention allows the use of the verti kale area of a DRAM device as Spei cher cell, creating space on a semiconductor plate is maximized in the horizontal direction and the stack capacitor height before manufacture of contacts is reduced. The formation of several Rings and a central rib enlarges the Capacitor area in a given lateral Area, which increases the capacity.

Obwohl der Kondensator den Bereich über der Wort leitung übergreifen kann, sind der Zellenplatten kontakt und die Zellenplatte in bezug aufeinander selbstausgerichtet. Die Kondensatorzelle ist kom pakt, da die Größe des vergrabenen Kontakts die selbe bleibt, obwohl die Kontaktöffnung bei Über greifen des Bereichs über der Wortleitung größer ist.Though the capacitor covered the area above the word can overlap the cell plates contact and the cell plate in relation to each other self-aligned. The capacitor cell is com pact because the size of the buried contact is the the same remains, although the contact opening at Über grab the area above the word line larger is.

Das erfindungsgemäße Verfahren verwendet eine mini male Anzahl von Maskierschritten. Das Vefahren erleichtert die effektive Verwendung einer vergra benen Wolfram-Ziffernleitungskonfiguration. Die Erfindung fördert die Herstellung des Kondensators und eines Wolfram-Stopfens in einander benachbarter Weise. Außerdem sind keine Bitleitungs-Ausläufer vorhanden, wodurch die Ausbeute gesteigert wird.The method according to the invention uses a mini Male number of masking steps. The process facilitates the effective use of a vergra Tungsten digit line configuration. The Invention promotes the manufacture of the capacitor and a tungsten plug in adjacent to each other Wise. In addition, there are no bit line extensions present, which increases the yield.

Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Preferred developments of the invention result itself from the subclaims.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen von Ausführungsbeispielen noch näher erläutert. In den Zeichnungen zeigen:The invention and developments of the invention are based on the graphic Representations of exemplary embodiments even closer explained. The drawings show:

Fig. 1 eine Querschnittsansicht eines Ausfüh rungsbeispiels unter Darstellung eines erfindungsgemäßen Speicherknotenkondensa tors; Fig. 1 is a cross-sectional view of an exemplary embodiment showing a storage node capacitor according to the invention;

Fig. 2 eine Querschnittsansicht eines Bereichs eines teilweise bearbeiteten Halbleiter wafers unter Darstellung von über einem Siliziumsubstrat liegenden Feldeffekt transistoren (FETs) und über Feldoxid liegenden Wortleitungen; Figure 2 is a cross-sectional view of a portion of a partially processed semiconductor wafer showing field effect transistors (FETs) overlying a silicon substrate and word lines overlying field oxide.

Fig. 3 eine Querschnittsansicht des Wafer bereichs der Fig. 2 nach dem Niederschla gen einer undotierten dicken Oxidschicht sowie der planaren Ausbildung derselben; Fig. 3 is a cross sectional view of the wafer area of Fig. 2 after the deposition of an undoped thick oxide layer and the planar configuration thereof;

Fig. 4 eine Querschnittsansicht des Wafer bereichs der Fig. 3 nach der Mustergebung und dem Ätzen der undotierten dicken Oxidschicht zur Bildung einer Öffnung unter Freilegung eines Kontaktbereichs des Substrats; FIG. 4 is a cross-sectional view of the wafer area of FIG. 3 after patterning and etching the undoped thick oxide layer to form an opening exposing a contact area of the substrate;

Fig. 5 eine Querschnittsansicht des Wafer bereichs der Fig. 4 nach abwechselnd aufeinanderfolgenden Niederschlägen von polykristallinem Silizium und Oxid, wobei die Niederschläge derart ausgeführt werden, daß sie die gesamte Öffnung der Fig. 4 mit Ausnahme eines Kanals ausfül len; Fig. 5 is a cross sectional view of the wafer area of Fig. 4 after alternating successive precipitates of polycrystalline silicon and oxide, the precipitates being carried out in such a way that they fill the entire opening of Fig. 4 except for one channel;

Fig. 6A eine Querschnittsansicht des Wafer bereichs der Fig. 5 nach an Ort und Stelle abwechselnd aufeinanderfolgenden Reaktionsionenätzvorgängen der ab wechselnd aufeinanderfolgenden Schichten aus Polysilizium und Oxid, wobei die Ätzvorgänge zum Freilegen einer anfangs aufgebrachten polykristallinen Schicht ausgeführt werden; Fig. 6A is a cross-sectional view of the wafer portion of Figure 5 after in place alternately successive Reaktionsionenätzvorgängen from the alternately successive layers of polysilicon and oxide, wherein the etching processes are performed to expose an initially deposited polycrystalline layer.

Fig. 6B eine andere Querschnittsansicht des Waferbereichs der Fig. 5 nach an Ort und Stelle abwechselnd aufeinanderfolgenden Reaktionsionenätzvorgängen der abwech selnd aufeinanderfolgenden Niederschläge aus Polysilizium und Oxid, wobei der an Ort und Stelle erfolgende Ätzvorgang zum Freilegen des Substrats ausgeführt wird; Fig. 6B is another cross-sectional view of the wafer portion of Figure 5 after in place alternately successive Reaktionsionenätzvorgängen the abwech nately successive precipitation of polysilicon and oxide, said taking place in situ etch is performed to expose the substrate.

Fig. 7A eine Querschnittsansicht des Wafer bereichs der Fig. 6A nach einem konformen Niederschlag von Polysilizium zum Füllen des Kanals der Fig. 6A; FIG. 7A is a cross-sectional view of the wafer portion of Figure 6A by a conformal deposition of polysilicon for filling the channel of Fig. 6A.

Fig. 7B eine Querschnittsansicht des Waferbe reichs der Fig. 6B nach dem Aufwachsen von Epitaxie-Silizium zum Füllen des Kanals der Fig. 6B; FIG. 7B is a cross-sectional view of the Waferbe realm of Figure 6B after the growth of epitaxial silicon to fill the channel of FIG. 6B.

Fig. 8A eine Querschnittsansicht des Waferbe reichs der Fig. 7A nach dem Entfernen des Polysilizium-Niederschlags der Fig. 7A zum Freilegen der Oxidschichten; FIG. 8A is a cross-sectional view of the Waferbe 7A 7A realm of Fig after removing the polysilicon precipitate Fig for exposing the oxide layers..;

Fig. 8B eine Querschnittsansicht des Waferbe reichs der Fig. 7B nach dem Entfernen des Epitaxie-Siliziums der Fig. 7B; wobei Fig. 8B alternativ eine Querschnittsan sicht des Waferbereichs der Fig. 7B nach der planaren Ausbildung der abwechselnd aufeinanderfolgenden Schichten aus Poly silizium und Oxid sowie des Polysilizium- Niederschlags der Fig. 7B darstellen kann. FIG. 8B is a cross-sectional view of the wafer region of FIG. 7B after removal of the epitaxial silicon of FIG. 7B; wherein Fig. 8B, alternatively, a Querschnittsan view of the wafer portion of Fig. 7B by the planar design of the alternate successive layers of poly silicon oxide and polysilicon, as well as the precipitate of the Fig. 7B may represent.

Fig. 9A eine Querschnittsansicht des Waferbe reichs der Fig. 8A nach dem Ätzen der Oxidschichten und dem Niederschlagen einer dielektrischen Schicht aus Silizi umnitrid; FIG. 9A is a cross-sectional view of the wafer region of FIG. 8A after the etching of the oxide layers and the deposition of a dielectric layer made of silicon nitride;

Fig. 9B eine Querschnittsansicht des Waferbe reichs der Fig. 8B nach dem Ätzen der Oxidschichten und dem Niederschlagen einer dielekrischen Schicht aus Silizium nitrid; FIG. 9B is a cross-sectional view of the wafer region of FIG. 8B after the etching of the oxide layers and the deposition of a dielectric layer made of silicon nitride;

Fig. 10A eine Querschnittsansicht des Waferbe reichs der Fig. 9A nach dem Niederschla gen einer Zellen-Polysiliziumschicht sowie dem temporären Niederschlagen von Siliziumnitrid; . Fig. 10A is a cross sectional view of the Waferbe realm of Figure 9A after the suppression gene of a cell-type polysilicon layer and the temporary deposition of silicon nitride;

Fig. 10B eine Querschnittsansicht des Waferbe reichs der Fig. 9B nach dem Niederschla gen einer Zellen-Polysiliziumschicht; . Fig. 10B is a cross sectional view of the Waferbe realm of Figure 9B after the suppression gene of a cell polysilicon layer;

Fig. 11 eine Querschnittsansicht des Waferbe reichs der Fig. 10A nach der Mustergebung und dem Ätzen der Speicherknotenkonden satorplatte; Fig. 11 is a cross-sectional view of the wafer region of Fig. 10A after patterning and etching the storage node capacitor plate;

Fig. 12 eine Querschnittsansicht des Waferbe reichs der Fig. 11 nach der Oxidation des Speicherknoten-Polysiliziums, das während dem Ätzen der Speicherknotenkondensator platte freiliegt; FIG. 12 is a cross-sectional view of the wafer region of FIG. 11 after oxidation of the storage node polysilicon that is exposed during the etching of the storage node capacitor; FIG.

Fig. 13A eine Querschnittsansicht des Waferbe reichs der Fig. 12 nach dem Ätzen der temporären Siliziumnitridschicht, dem Niederschlagen einer zweiten Zellen-Poly siliziumschicht sowie der Mustergebung einer Zellen-Polysilizium-Zwischenverbin dung; FIG. 13A is a cross-sectional view of the wafer region of FIG. 12 after the temporary silicon nitride layer has been etched, the deposition of a second cell-poly silicon layer and the patterning of a cell-polysilicon intermediate connection; FIG.

Fig. 13B eine Querschnittsansicht des Waferbe reichs der Fig. 10B nach der Mustergebung der Zellen-Polysilizium-Zwischenverbin dung; FIG. 13B is a cross-sectional view of the wafer region of FIG. 10B after the cell-polysilicon interconnect has been patterned; FIG.

Fig. 14A eine Querschnittsansicht des Waferbe reichs der Fig. 13A nach dem Ätzen der Zellen-Polysilizium-Zwischenverbindung und dem Entfernen der Zellen-Polysili ziummaske; FIG. 14A is a cross-sectional view of the wafer region of FIG. 13A after etching the cell-polysilicon interconnect and removing the cell-polysilicon mask;

Fig. 14B eine Querschnittsansicht des Waferbe reichs der Fig. 13B nach dem Ätzen der Zellen-Polysilizium-Zwischenverbindung und dem Entfernen der Zellen-Polysili ziummaske; FIG. 14B is a cross-sectional view of the wafer region of FIG. 13B after etching the cell-polysilicon interconnect and removing the cell-polysilicon mask;

Fig. 15A eine Querschnittsansicht des Waferbe reichs der Fig. 14A nach der Bildung eines Wolframstopfens; FIG. 15A is a cross-sectional view of the Waferbe realm of Figure 14A after formation of a tungsten plug.

Fig. 15B eine Querschnittsansicht des Waferbe reichs der Fig. 14B nach der Bildung eines Wolframstopfens; FIG. 15B is a cross-sectional view of the Waferbe realm of Figure 14B after formation of a tungsten plug.

Fig. 16A eine Querschnittsansicht des Waferbe reichs der Fig. 15A nach der Mustergebung metallischer Zwischenverbindungsleitungen zum Schaffen einer elektrischen Verbin dung zwischen den Wolframstopfen und peripheren Kontakten der DRAM-Vorrich tung; und FIG. 16A is a cross sectional view of the wafer region of FIG. 15A after patterning metallic interconnect lines to provide an electrical connection between the tungsten plugs and peripheral contacts of the DRAM device; FIG. and

Fig. 16B eine Querschnittsansicht des Waferbe reichs der Fig. 15B nach der Mustergebung metallischer Zwischenverbindungsleitungen zum Schaffen einer elektrischen Verbin dung zwischen den Wolframstopfen und peripheren Kontakten der DRAM-Vorrich tung. FIG. 16B is a cross-sectional view of the Waferbe realm of Fig. 15B after the patterning of metallic interconnect lines for providing electrical connections are dung processing of the DRAM Vorrich between the tungsten plug and peripheral contacts.

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen eines Speicherknotenkon densator in einer DRAM-Vorrichtung. Die Speicher knotenkondensatorplatte des Speicherknotenkondensa tors besitzt mehrere parallele vertikale Seiten, die in einer tiefen Kontaktöffnung ausgebildet sind. Ein Ausführungsbeispiel des erfindungsgemäßen Speicherknotenkondensators ist in Fig. 1 darge stellt. Da die Kontakthöhe ca. 1 µm beträgt, müssen die Transistorbildung sowie die Bildung der vergra benen Bitleitungen vor der Ausbildung des Wolframs topfens erfolgen. Dies erleichtert die Verbindung des Zeilenleitungs- und des Zellen-Polysiliziums mit Kontakten an der Peripherie der Anordnung. Das Speicherknoten-Silizium ist gegenüber dem Zeilen leitungs-Polysilizium und dem vergrabenen Kontakt muster selbstausgerichtet. Der Kondensator kann bei Erfordernis einer höher Kapazität größer ausge bildet werden, wobei jedoch die Größe der horizon talen Komponente minimale Auswirkungen auf die Gesamtkapazität hat.The present invention relates to a method of manufacturing a storage node capacitor in a DRAM device. The storage node capacitor plate of the storage node capacitor has a plurality of parallel vertical sides which are formed in a deep contact opening. An embodiment of the storage node capacitor according to the invention is shown in Fig. 1 Darge. Since the contact height is approx. 1 µm, the transistor formation and the formation of the buried bit lines must take place before the tungsten pot is formed. This facilitates the connection of the row line and cell polysilicon to contacts on the periphery of the arrangement. The storage node silicon is self-aligned with the line line polysilicon and the buried contact pattern. The capacitor can be made larger if a higher capacitance is required, but the size of the horizontal component has minimal effects on the total capacitance.

Unter Bezugnahme auf Fig. 2 ist eine Querschnitts ansicht von zwei im Herstellungsverfahren befindli chen DRAM-Zellen nach einer herkömmlichen lokalen Oxidation von Silizium (die im folgenden auch als LOCOS als Abkürzung für Local Oxidation of Silicon bezeichnet wird) oder nach einer speziellen LOCOS- Bearbeitung dargestellt, wodurch im wesentlichen planare Feldoxidbereiche 1 (gebildet unter Verwen dung eines modifizierten LOCOS-Verfahrens) sowie zukünftige aktive Bereiche 2 (bei denen es sich um die nicht von Feldoxid bedeckten Zonen des Sub strats handelt) auf einem Siliziumsubstrat gebildet werden. Vor der Bildung des Feldoxids läßt man eine dielektrische Schicht 4 aus Siliziumoxid unter Wärmeeinwirkung aufwachsen. Bei den dargestellten Zellen handelt es sich um zwei aus einer Vielzahl von Zellen, die gleichzeitig hergestellt werden und eine Speicheranordnung bilden. Nach der Bildung des Feldoxidbereichs 1 und der dielektrischen Schicht 4 werden eine erste leitfähig dotierte Polysilizium schicht 10, eine Metallsilizidschicht (WSi_x) 15, eine Oxidschicht 16 und eine dicke Nitridschicht 20 aufgebracht. Die dicke Nitridschicht 20 dient als Ätzstopp während des Ätzens des vergrabenen Kon takts des Speicherknotens, wodurch eine Selbstaus richtung ermöglicht wird. Die Schichten werden zur Bildung von Wortleitungen 21 sowie von N-Kanal- Feldeffekttransistoren 22 in ein Muster gebracht und geätzt. Die Polysiliziumschicht 10 bildet die Gatebereiche der FETs und ist durch die dielektri sche Schicht 4 von schwach dotierten Source-/Drain- Bereichen 25 isoliert. Die schwach dotierten Bereiche 25 werden unter Verwendung einer Phosphor- Implantation erzeugt. Durch das Niederschlagen, die Verdichtung und einen Reaktionsionenätzvorgang einer Abstandsschicht aus Siliziumdioxid sind Haupt-Abstandselemente 30 gebildet worden, die versetzt zu einer Arsen-Implantation angeordnet sind, welche zur Schaffung der start dotierten Source-/Drain-Bereiche 35 verwendet worden ist. Die Haupt-Abstandselemente 30 isolieren die Wortlei tungen und die FETs gegenüber nachfolgenden Ziffernleitungs- und Kondensatorherstellungs vorgängen. Die Wortleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte befinden sich an dem Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbin dung mit peripheren Schaltungsanordnungen herzu stellen.Referring to Fig. 2 is a cross-sectional view of two DRAM cells in the manufacturing process after a conventional local oxidation of silicon (hereinafter also referred to as LOCOS as an abbreviation for Local Oxidation of Silicon) or after a special LOCOS processing shown, whereby essentially planar field oxide regions 1 (formed using a modified LOCOS method) and future active regions 2 (which are the zones of the substrate not covered by field oxide) are formed on a silicon substrate. Before the field oxide is formed, a dielectric layer 4 made of silicon oxide is grown under the action of heat. The cells shown are two of a multiplicity of cells which are produced simultaneously and form a memory arrangement. After the formation of the field oxide region 1 and the dielectric layer 4 , a first conductive doped polysilicon layer 10 , a metal silicide layer (WSi _x ) 15 , an oxide layer 16 and a thick nitride layer 20 are applied. The thick nitride layer 20 serves as an etch stop during the etching of the buried contact of the storage node, which enables self-alignment. The layers are patterned and etched to form word lines 21 and N-channel field effect transistors 22 . The polysilicon layer 10 forms the gate regions of the FETs and is isolated by the dielectric layer 4 from weakly doped source / drain regions 25 . The weakly doped regions 25 are produced using a phosphorus implantation. The deposition, densification, and reaction ion etching of a silicon dioxide spacer layer have formed main spacer elements 30 , which are offset from an arsenic implantation that was used to create the start-doped source / drain regions 35 . The main spacers 30 isolate the word lines and the FETs from subsequent digit line and capacitor fabrication processes. The word lines are ultimately connected to peripheral contacts. The peripheral contacts are located at the end of the arrangement and are designed to establish an electrical connection with peripheral circuit arrangements.

Nach dem Reaktionsionenätzvorgang erfolgt eine Durchgreifverbesserungs-Implantation zum Verbessern der Durchbruchsspannung von Drain zu Source, wenn V_Gate = 0 Volt beträgt sowie zum Reduzieren des Leckens unter dem Schwellenwert. Das Gateoxid 4 bleibt intakt, und das Feldoxid wird nicht geätzt.After the reaction ion etch, a strikethrough enhancement implant is performed to improve the drain to source breakdown voltage when V _Gate = 0 volts and to reduce leakage below the threshold. The gate oxide 4 remains intact and the field oxide is not etched.

Die Bildung der FETs 22 und der Wortleitungen 21 in der vorstehend erläuterten Weise ist zwar bevor zugt, jedoch sind auch andere Herstellungsverfahren möglich und vielleicht ebenso gut durchführbar. Die nachfolgenden Schritte stellen das Verfahren zum Schaffen des Kondensators gemäß dem bevorzugten Ausführungsbeispiel der Erfindung dar.Although the formation of the FETs 22 and the word lines 21 in the manner explained above is preferred, other production methods are also possible and perhaps just as easily feasible. The following steps represent the method of creating the capacitor according to the preferred embodiment of the invention.

In Fig. 3 wird eine eine Zwischenschicht 40 bilden de, dicke, konforme, dotierte Schicht aus Borophos phosilikatglas-(BPSG-)Oxid in einem vollflächigen Niederschlag aufgebracht, so daß sie die Speicher knotenbereiche füllt und über den FETs 22 und den Wortleitungen 21 liegt. Die Oxid-Zwischenschicht 40 wird in einer zum Definieren der gewünschten Höhe des parallelen Kondensators ausgewählten Höhe nie dergeschlagen und ist undotiert, um ein Herausdif fundieren von Dotierstoff aus der Oxid-Zwischen schicht 40 zu den dotierten Bereichen des Substrats auf ein Minimum zu reduzieren. Die Oxid-Zwischen schicht 40 wird zur Schaffung einer gleichmäßigen Höhe entweder auf mechanischem oder auf chemischem Wege planar ausgebildet.In FIG. 3, an intermediate layer 40 is formed, a thick, conformal, doped layer of borophos phosilicate glass (BPSG) oxide is applied in a full-area precipitation, so that it fills the storage node regions and lies over the FETs 22 and the word lines 21 . The intermediate oxide layer 40 will never dergeschlagen in a selected to define the desired height of the parallel capacitor height and is undoped to provide a Herausdif substantiate to reduce to the doped regions of the substrate to a minimum of dopant from the oxide interlayer 40th The intermediate oxide layer 40 is planar to create a uniform height either mechanically or chemically.

In Fig. 4 wird die Oxid-Zwischenschicht 40 der Fig. 3 mit einem Photoresist-Muster 45 maskiert, um den vergrabenen Kontaktbereich 50 des Substrats 3 zu definieren. Die Oxid-Zwischenschicht 40 wird dann einem Reaktionsionenätzvorgang unterzogen, um eine Öffnung 55 in der Oxid-Zwischenschicht 40 unter Freilegung des vergrabenen Kontaktbereichs 50 zu bilden. Während der nachfolgenden Verfahrensschrit te wird die Speicherknotenkondensatorplatte des bevorzugten Ausführungsbeispiels derart gebildet, daß sie mit dem vergrabenen Kontaktbereich 50 in Kontakt steht.In FIG. 4, the oxide intermediate layer 40 of FIG. 3 is masked with a photoresist pattern 45 in order to define the buried contact area 50 of the substrate 3 . The intermediate oxide layer 40 is then subjected to a reaction ion etching process to form an opening 55 in the intermediate oxide layer 40 , exposing the buried contact region 50 . During the subsequent process steps, the storage node capacitor plate of the preferred embodiment is formed such that it contacts the buried contact area 50 .

In Fig. 5 ist das Photoresist-Muster 45 der Fig. 4 entfernt. Fig. 5 zeigt den anfänglichen, vollflä chigen Niederschlag einer polykristallinen Sili ziumschicht oder Polysiliziumschicht 60, die an Ort und Stelle mit Phosphor dotiert wird. Die Polysiliziumschicht 60 liegt über dem vergrabenen Kontaktbereich 50 und der Oxid-Zwischenschicht 40. Auf diesen anfänglichen Niederschlag der Polysili ziumschicht 60 folgen abwechselnde Niederschläge aus Oxid 65 und Polysilizium 70, wobei an Ort und Stelle mit Phosphor dotiert wird. Die gewählte Gesamtanzahl der abwechselnd aufeinanderfolgenden Niederschläge 65 und 70 wird durch den DRAM-Kon strukteur festgelegt. Die Niederschläge füllen die Öffnung 55 nicht vollständig aus, und in einem letzten Niederschlag aus Oxid 80 wird ein Kanal 75 zentriert ausgebildet.In FIG. 5, the photoresist pattern 45 of FIG. 4 is removed. Fig. 5 shows the initial, full area precipitation of a polycrystalline silicon layer or polysilicon layer 60 which is doped in place with phosphorus. The polysilicon layer 60 lies over the buried contact region 50 and the oxide intermediate layer 40 . This initial precipitation of the polysilicon layer 60 is followed by alternating deposits of oxide 65 and polysilicon 70 , doping with phosphorus on the spot. The selected total number of alternating successive precipitations 65 and 70 is determined by the DRAM constructor. The precipitates do not completely fill the opening 55 and a channel 75 is formed centered in a last precipitate made of oxide 80 .

Bei dem in Fig. 6A gezeigten bevorzugten Ausfüh rungsbeispiel werden durch abwechselnd aufeinander folgende Reaktionsionenätzvorgänge horizontale Bereiche der abwechselnd aufeinanderfolgenden Schichten aus Polysilizium 70 und Oxid 65 sowie des abschließenden Oxidniederschlags 80 entfernt. Der abschließende Oxidniederschlag 80 bleibt über den vertikalen Seitenwänden des letzten Polysilizium niederschlags 70 erhalten, und zwar unter Bildung von fadenartigen Gebilden, die als Maskiermuster zum Erhöhen der Tiefe des Kanals 75 während der an Ort und Stelle erfolgenden Reaktionsionenätzvor gänge dienen. Die an Ort und Stelle erfolgenden Reaktionsionenätzvorgänge erhöhen die Tiefe des Kanals 75 und legen einen Teil des über dem vergra benen Kontaktbereich liegenden Polysiliziums 60 frei. Die zuerst aufgebrachte Polysiliziumschicht 60 wird während dieser abwechselnd aufeinanderfol genden Ätzvorgänge nicht geätzt.In the preferred exemplary embodiment shown in FIG. 6A, horizontal regions of the alternating successive layers of polysilicon 70 and oxide 65 and of the final oxide deposit 80 are removed by alternately successive reaction ion etching processes. The final oxide deposit 80 remains over the vertical sidewalls of the last polysilicon deposit 70 to form filamentary structures that serve as a masking pattern to increase the depth of the channel 75 during the on-site reaction ion etch. The on-site reaction ion etch increases the depth of the channel 75 and exposes a portion of the polysilicon 60 overlying the buried contact area. The polysilicon layer 60 applied first is not etched during these alternating successive etching processes.

Bei einem in Fig. 6B gezeigten alternativen Ausfüh rungsbeispiel werden die abwechselnd an Ort und Stelle erfolgenden Ätzvorgänge fortgesetzt, um auch den zuerst aufgebrachten Niederschlag aus Polysilizium 60 nach Maßgabe des durch den Oxid niederschlag 80 gebildeten Maskiermusters zu ätzen, um dadurch das Substrat 3 in dem Kontaktbereich 50 freizulegen. Bei dem Ätzen der anfangs aufge brachten Polysiliziumschicht 60 handelt es sich typischerweise um einen heikleren Vorgang, da das Ätzen zu einem Durchgreifen des Kontaktbereichs 50 führen kann, wenn das Substrat 3 freiliegt.In an alternative exemplary embodiment shown in FIG. 6B, the alternating on-site etching processes are continued in order to also etch the first deposit of polysilicon 60 in accordance with the masking pattern formed by the oxide deposit 80 , in order thereby to etch the substrate 3 in the Expose contact area 50 . The etching of the initially applied polysilicon layer 60 is typically a more delicate process, since the etching can lead to the contact area 50 being penetrated when the substrate 3 is exposed.

Bei dem an Ort und Stelle abwechselnd aufeinander folgenden Ätzvorgängen handelt es sich um eine Mehrzahl von Ätzvorgängen innerhalb eines einzelnen Ätzschrittes. Bei dem bevorzugten Ausführungsbei spiel sowie bei dem alternativen Ausführungsbei spiel wird ein erster Oxidätzvorgang solange durch geführt, bis das zuletzt aufgebrachte Oxid durch das Ätzen entfernt ist. Dieser Ätzvorgang wird dann beendet. Als nächstes wird ein Siliziumätzvorgang solange durchgeführt wird, bis die auf das Oxid folgende Siliziumschicht entfernt ist, wonach die ser Siliziumätzvorgang beendet wird. Diese Vorgänge werden solange wiederholt, bis die Schichten derart geätzt worden sind, daß die anfangs aufgebrachte Polysiliziumschicht bei dem bevorzugten Ausfüh rungsbeispiel bzw. das Substrat bei dem alternati ven Ausführungsbeispiel freiliegt. Alternating on the spot the following etching is a Multiple etches within a single Etching step. In the preferred embodiment game as well as in the alternative execution example game is a first oxide etching process performed until the last applied oxide the etching is removed. This etching process is then completed. Next is a silicon etch is carried out until the oxide following silicon layer is removed, after which the ser silicon etching is ended. These processes are repeated until the layers are like this have been etched that the initially applied Polysilicon layer in the preferred embodiment Example or the substrate in the alternati ven embodiment is exposed.

In Fig. 7A wird eine konforme Polysiliziumschicht 85 derart niedergeschlagen, daß sie den Kanal 75 der Fig. 6A vollständig füllt und mit dem während des Ätzschrittes freigelegten ersten Polysilizium niederschlag 60 sowie allen dabei freigelegten nachfolgenden Polysiliziumniederschlägen 70 in Kontakt steht, wodurch eine elektrische Verbindung zwischen allen Polysiliziumschichten geschaffen wird. Die Polysiliziumschicht 85 wird an Ort und Stelle mit Phosphor dotiert.In FIG. 7A, a conformal polysilicon layer 85 is deposited such that it completely fills the channel 75 of FIG. 6A and is in contact with the first polysilicon 60 exposed during the etching step and with all subsequent polysilicon deposits 70 exposed thereby, whereby an electrical connection is established between them all polysilicon layers is created. The polysilicon layer 85 is doped with phosphorus in place.

Bei dem in Fig. 7B gezeigten alternativen Ausfüh rungsbeispiel kann man Silizium 86 aus dem beim Ätzen der Polysiliziumschicht 60 freigelegten Kontaktbereich 50 aus monokristallinem Silizium epitaktisch aufwachsen lassen. Das Epitaxie-Sili zium 86 füllt letztendlich den Kanal 75 der Fig. 6B auf und wirkt elektrisch in derselben Weise wie die Polysiliziumschicht 85, wodurch eine elektri sche Verbindung zwischen dem Epitaxie-Silizium 86 und den Polysiliziumschichten 60 und 70 geschaffen wird. Bei dem Aufwachsen von Epitaxie-Silizium handelt es sich typischerweise um einen relativ teuren und relativ langsamen Vorgang, so daß dies nicht als bevorzugte, sondern nur als alternative Ausführungsform in Betracht kommt.In the alternative exemplary embodiment shown in FIG. 7B, silicon 86 can be epitaxially grown out of the contact area 50 made of monocrystalline silicon that is exposed during the etching of the polysilicon layer 60 . The epitaxial silicon 86 ultimately fills the channel 75 of FIG. 6B and acts electrically in the same manner as the polysilicon layer 85 , thereby creating an electrical connection between the epitaxial silicon 86 and the polysilicon layers 60 and 70 . Epitaxial silicon growth is typically a relatively expensive and relatively slow process, so this is not considered a preferred, but only an alternative embodiment.

In Fig. 8A wird ein Polysilizium-Naßätzvorgang zum Freilegen der Oxidniederschläge 65 und 80 verwen det, wobei die in der Öffnung 55 der Fig. 4 ausge bildete erste Polysiliziumschicht 60 sowie die darin ausgebildeten Polysiliziumniederschläge 70 und 85 erhalten bleiben.In Fig. 8A, a polysilicon wet etching is det USAGE 65 and 80 to expose the oxide precipitates, in which the remain in the hole 55 of Fig. 4 are formed first polysilicon layer 60 and the polysilicon rainfall 70 and 85 formed therein.

Die Polysiliziumschichten 60, 70 und 85 sowie die Oxidschichten 65 und 80 lassen sich wahlweise auf chemisch-mechanischem Wege planar ausbilden, um dadurch die Oxidschichten 65 und 80 sowie die Zwischenschicht 40 freizulegen. Dieser Waferbereich wäre dann dem Waferbereich der Fig. 8B ähnlich, in dem die Schichten 60, 65, 70, 80 und 86 des alter nativen Ausführungsbeispiels der Fig. 8B zum Frei legen der Oxidschichten 65 und 80d planar ausgebil det worden sind. Ein Naßätzvorgang der Silizium schicht 86 stellt eine mögliche Alternative zu dieser planaren Ausbildung dar und resultiert in einer ähnlichen Querschnittsansicht sowie in einer ähnlichen Funktionalität.The polysilicon layers 60 , 70 and 85 and the oxide layers 65 and 80 can optionally be formed planar in a chemical-mechanical way in order to thereby expose the oxide layers 65 and 80 and the intermediate layer 40 . This wafer area would then be the wafer area of Fig. 8B similarly, in which the layers 60, 65, 70, 80 and 86 of the old native embodiment of Fig. 8B to expose the oxide layers 65 and are d det ausgebil planar 80. A wet etching of the silicon layer 86 represents a possible alternative to this planar configuration and results in a similar cross-sectional view and in a similar functionality.

In Fig. 9A des bevorzugten Ausführungsbeispiels sowie Fig. 9B des alternativen Ausführungsbeispiels sind die Oxidschichten in selektiver und steuer barer Weise entweder durch einen Naßätzvorgang oder durch einen Dampfätzvorgang zur Bildung von Hohl räumen 90 zwischen den Siliziumschichten geätzt worden. Die Hohlräume 90 bilden zueinander paral lele Ringe 95 sowie eine dazu parallele zentrale Rippe 96. Die Ringe 95 stehen über die durch die Siliziumschicht 85 bzw. die Siliziumschicht 86 gebildete zentrale Rippe 96 in elektrischer Verbin dung miteinander. Diese Ringe 95 sowie die zentrale Rippe 96 bilden letztendlich die Speicherknotenkon densatorplatte des erfindungsgemäßen Speicherkno tenkondensators. Die horizontale Komponente des Oxids 65 bleibt nach dem Ätzen erhalten, um den Ringen 95 Stabilität zu verleihen. Da die zu Beginn aufgebrachte Polysiliziumschicht 60 während des unter Bezugnahme auf Fig. 6A beschriebenen, an Ort und Stelle erfolgenden Ätzschrittes nicht geätzt worden ist, besitzen die Ringe 95 und die zentrale Rippe 96 bei dem bevorzugten Ausführungsbeispiel eine maximale Höhe. Diese maximale Höhe bewirkt eine maximale Kapazität. In Fig. 9A of the preferred embodiment and Fig. 9B of the alternative embodiment, the oxide layers have been selectively and controllably etched either by a wet etch or by a steam etch to form cavities 90 between the silicon layers. The cavities 90 form mutually parallel rings 95 and a central rib 96 parallel thereto. The rings 95 are in electrical connection with one another via the central rib 96 formed by the silicon layer 85 or the silicon layer 86 . These rings 95 and the central rib 96 ultimately form the storage node capacitor plate of the storage node capacitor according to the invention. The horizontal component of oxide 65 is retained after etching to give rings 95 stability. Since the initially applied polysilicon layer 60 has not been etched during the in-place etching step described with reference to FIG. 6A, the rings 95 and the central rib 96 are of maximum height in the preferred embodiment. This maximum height results in maximum capacity.

Wie weiterhin in den Fig. 9A und 9B zu sehen ist, wird dann eine dünne Zellendielektrikumschicht 100 aus Nitrid über allen freiliegenden Silizium- und Oxidflächen niedergeschlagen. Anschließend an die Siliziumnitrid-Aufbringung kann dann wahlweise eine Naß-Wärmebehandlung durchgeführt werden, um das Silizium in Nadellöchern des Nitrids zu oxidieren. Die Naß-Wärmebehandlung verbessert die dielektri schen Durchschlageigenschaften des auf diese Weise gebildeten Kondensators.As can also be seen in FIGS . 9A and 9B, a thin cell dielectric layer 100 made of nitride is then deposited over all exposed silicon and oxide surfaces. After the silicon nitride application, a wet heat treatment can then optionally be carried out in order to oxidize the silicon in pinholes of the nitride. The wet heat treatment improves the dielectric breakdown properties of the capacitor thus formed.

In Fig. 10A des bevorzugten Ausführungsbeispiels und Fig. 10B des alternativen Ausführungsbeispiels wird eine dicke Zellen-Polysiliziumschicht 105 über der dünnen dielektrischen Schicht 100 aus Nitrid der Fig. 9A bzw. 9B niedergeschlagen. Beim Nieder schlagen der Polysiliziumschicht 105 wird diese an Ort und Stelle mit Phosphor dotiert. Die Zellen- Polysiliziumschicht 105 bildet die obere Konden satorplatte des Speicherknotenkondensators. In Fig. 10A wid eine dünne oxidationsbeständige dielek trische Schicht 110 aus Nitrid vollflächig nieder geschlagen, so daß sie über der Zellen-Polysilizi umschicht 105 liegt und einen Schutz gegen Oxi dation eines Großteils der Zellen-Polysilizium schicht 105 in nachfolgenden Verfahrensschritten schafft.In Fig. 10A of the preferred embodiment and FIG. 10B of the alternate embodiment is deposited a thick cell polysilicon layer 105 over the thin dielectric layer 100 of nitride of Fig. 9A and 9B, respectively. When the polysilicon layer 105 is deposited, it is doped with phosphorus on the spot. The cell polysilicon layer 105 forms the upper capacitor plate of the storage node capacitor. In Fig. 10A, a thin oxidation-resistant dielectric layer 110 made of nitride is deposited over the entire surface, so that it lies over the cell polysilicon layer 105 and provides protection against oxidation of a large part of the cell polysilicon layer 105 in subsequent process steps.

Bei dem bevorzugten Ausführungsbeispiel, wie es in Fig. 11 dargestellt ist, werden die Zellen-Polysi liziumschicht 105 und die Speicherknoten-Polysili ziumschicht 60 nur innerhalb des Speicherkondensa tors mittels einer Photoresistmaske 120 in ein Muster gebracht. Die Zellen-Polysiliziumschicht 105, die dielektrischen Nitridschichten 100 und 110 sowie die Speicherknoten-Polysiliziumschicht 60 werden in den unmaskierten Bereichen einem Reak tionsionenätzvorgang unterzogen. Bei diesem Vorgang ist es nicht notwendig, ein Naß-Polysilizium-Ätz verfahren zu verwenden. Die nach dem Ätzen ver bleibende Polysiliziumschicht 60 bildet die Speicherknotenkondensatorplatte des Speicherknoten kondensators des bevorzugten Ausführungsbeispiels.In the preferred embodiment, as shown in FIG. 11, the cell polysilicon layer 105 and the storage node polysilicon layer 60 are patterned only within the storage capacitor using a photoresist mask 120 . The cell polysilicon layer 105 , the dielectric nitride layers 100 and 110 and the storage node polysilicon layer 60 are subjected to a reaction ion etching in the unmasked regions. It is not necessary to use a wet polysilicon etch in this process. The polysilicon layer 60 remaining after the etching forms the storage node capacitor plate of the storage node capacitor of the preferred embodiment.

In Fig. 12 ist die Speicherknoten-Mustergebungs maske 120 entfernt worden, um die Enden 125 der Speicherknoten-Polysiliziumschicht 60 und der Zel len-Polysiliziumschicht 105 werden zum Isolieren der Speicherknoten-Polysiliziumschicht 60 gegenüber nachfolgenden Polysiliziumniederschlägen zu isolie ren. Die Zellen-Polysiliziumschicht 105 wird wäh rend dieses Schrittes zwar oxidiert, doch ist diese Oxidation für das Verfahren irrelevant.In Fig. 12, the storage node Mustergebungs mask is removed 120 to the ends 125 of the storage node poly layer 60 and the cell h len-polysilicon layer 105 are to isolate the storage node poly layer 60 to subsequent polysilicon rainfall to isolie ren. The cells polysilicon layer 105 is oxidized during this step, but this oxidation is irrelevant to the process.

In Fig. 13A des bevorzugten Ausführungsbeispiels wird die obere Nitridschicht 110 mittels eines Reaktionsionenätzvorgangs entfernt. Eine relativ dünne Schicht aus Polysilizium 130 wird vollflächig niedergeschlagen, so daß sie über der Zellen-Poly siliziumschicht 105 und der dicken Oxidschicht 40 liegt und damit in elektrischer Verbindung steht. Die dünne Polysiliziumschicht 130 befindet sich in Kontakt mit allen Zellen der Anordnung. Die dünne Polysiliziumschicht 130 wird an Ort und Stelle mit Phosphor dotiert. Die Polysiliziumschicht 130 wird mit einem Zwischenverbindungsmuster 140 maskiert, das die elektrische Zwischenverbindung der Zellen der Anordnung definiert. Die dünne Polysilizium schicht 130 wird nach Maßgabe des Zwischenverbin dungsmusters einem Reaktionsionenätzvorgang unter zogen.In FIG. 13A of the preferred embodiment, top nitride layer 110 is removed using a reaction ion etch. A relatively thin layer of polysilicon 130 is deposited over the entire surface, so that it lies above the cell poly silicon layer 105 and the thick oxide layer 40 and is therefore in electrical connection. The thin polysilicon layer 130 is in contact with all of the cells in the array. The thin polysilicon layer 130 is doped with phosphorus in place. The polysilicon layer 130 is masked with an interconnect pattern 140 that defines the electrical interconnect of the cells of the device. The thin polysilicon layer 130 is subjected to a reaction ion etching process in accordance with the interconnection pattern.

In Fig. 13B des alternativen Ausführungsbeispiels wird die Zellen-Polysiliziumschicht 105 mit einem Zwischenverbindungsmuster 140 maskiert, das die elektrische Zwischenverbindung der Zellen der Anordnung definiert. Die Zellen-Polysiliziumschicht 105 wird dann nach Maßgabe des Zwischenverbindungs musters einem Reaktionsionenätzvorgang unterzogen.In Fig. 13B, the alternate embodiment, the cells polysilicon layer 105 is masked with an interconnection pattern 140 that defines the electrical interconnection of the cells of the array. The cell polysilicon layer 105 is then subjected to reaction ion etching according to the interconnect pattern.

Fig. 14A des bevorzugten Ausführungsbeispiels und 14B des alternativen Ausführungsbeispiels zeigen den erfindungsgemäßen Speicherknotenkondensator 150 nach dem Reaktionsionenätzvorgang der dünnen Poly siliziumschicht 130 in Fig. 15A bzw. der Zellen- Polysiliziumschicht 105 in Fig. 15B. Mit dem Ent fernen des Zwischenverbindungsmusters 140 ist die Ausbildung des Speicherknotenkondensators 150 gemäß dem bevorzugten bzw. gemäß dem alternativen Aus führungsbeispiel abgeschlossen. FIG. 14A and 14B of the preferred embodiment of the alternative embodiment showing the storage node capacitor 150 according to the invention after the Reaktionsionenätzvorgang the thin poly silicon layer 130 in Fig. 15A or the cell polysilicon layer 105 in Fig. 15B. With the removal of the interconnection pattern 140 , the formation of the storage node capacitor 150 according to the preferred or alternative exemplary embodiment is completed.

Fig. 15A des bevorzugten Ausführungsbeispiels und 15B des alternativen Ausführungsbeispiels stellen die abschließende Ausführung des Zwischenverbin dungsvorgangs dar. Ein ca. 300 nm (3 KÅ) dicker dielektrischer Niederschlag 160 wird über der dün nen Polysiliziumschicht 130 bzw. der Zellen-Polysi liziumschicht 105 niedergeschlagen. Anschließend daran wird eine nicht gezeigte Kontaktmaske als Muster zum Ätzen einer nicht gezeigten Kontaktöff nung in den Oxidschichten 160 und 40 verwendet. Durch einen Reaktionsionenätzvorgang wird das Sub strat 3 freigelegt. Die Kontaktmaske wird dann entfernt. Ein Kontaktstopfen 165 wird in der Kon taktöffnung dadurch gebildet, daß zuerst eine TiN- Schicht 170 niedergeschlagen wird, wonach Wolfram 175 in konformer Weise niedergeschlagen wird, so daß die Kontaktöffnung gefüllt wird. Die letztend liche Ausbildung des Kontaktstopfens ergibt sich aus dem Zurückätzen des TiN 170 und des Wolframs 175 zum Freilegen der Oxidschicht 160, so daß TiN 170 und Wolfram 175 nur in der Kontaktöffnung ver bleiben. FIG. 15A of the preferred embodiment and 15B of the alternative embodiment provide the final execution of the Zwischenverbin-making process. An approximately 300 nm (3 kA) thick dielectric precipitation 160 is deposited over the dün NEN polysilicon layer 130 and the cell PolySi liziumschicht 105th Subsequently, a contact mask, not shown, is used as a pattern for etching a contact opening, not shown, in the oxide layers 160 and 40 . The substrate 3 is exposed by a reaction ion etching process. The contact mask is then removed. A contact plug 165 is formed in the contact opening by first depositing a TiN layer 170 , after which tungsten 175 is deposited in a conformal manner so that the contact opening is filled. The final formation of the contact plug results from the etching back of the TiN 170 and the tungsten 175 to expose the oxide layer 160 , so that TiN 170 and tungsten 175 remain only in the contact opening.

In Fig. 16A des bevorzugten Ausführungsbeispiels und 16B des alternativen Ausführungsbeispiels werden Zwischenverbindungsleitungen unter Verwen dung eines Reaktionsionenätzvorgangs gebildet, nachdem eine über der dielektrischen Oxidschicht 160 liegende Metallisierungsschicht 190 mittels eines nicht gezeigten Ziffernleitungs-Zwischen verbindungsmusters in ein Muster gebracht worden ist. Die auf diese Weise gebildeten Ziffernleitun gen schaffen eine elektrische Verbindung zwischen den Zwischenverbindungs-Wolframstopfen 175 und den nicht gezeigten peripheren Kontakten der Zellenan ordnung. Es sind keine Passivierungsschichten ge zeigt.In Fig. 16A of the preferred embodiment and 16B of the alternate embodiment interconnect lines are USAGE dung a Reaktionsionenätzvorgangs formed after a temperature above the dielectric oxide layer 160 metallization has been brought 190 by an unshown digit line interconnection pattern in a pattern. The thus formed numerical lines create an electrical connection between the interconnection tungsten plugs 175 and the peripheral contacts, not shown, of the cell arrangement. No passivation layers are shown.

Es ist darauf hinzuweisen, daß für eine parallele Kondensatorhöhe von ca. 1 µm der Kondensator eine Kapazität von 30 µF bei einer Kontaktöffnung von 0,6 µm besitzt. Da eine Erhöhung der Kapazität direkt proportional zu einer Vergrößerung der Kondensatorfläche ist, führt eine Vergrößerung der Kondensatorhöhe zu einer Erhöhung der Kapazität.It should be noted that for a parallel Capacitor height of approx. 1 µm the capacitor one Capacity of 30 µF with a contact opening of 0.6 µm. Because an increase in capacity directly proportional to an increase in Capacitor area, leads to an increase in Capacitor height to increase capacitance.

Zusammengefaßt ist zu sagen, daß die vorliegende Erfindung eine Verwendung des vertikalen Bereichs der DRAM-Vorrichtung als Speicherzelle ermöglicht, wodurch der in horizontaler Richtung auf einer Halbleiterplatte vorhandene Raum auf ein Maximum gebracht wird und die Stapelkondensatorhöhe vor der Herstellung von Kontakten reduziert wird. Die Ausbildung von mehreren Ringen zusätzlich zu einer zentralen Rippe erhöht die Kondensatorfläche in einer gegebenen lateralen Fläche, wodurch die Kapazität gesteigert wird. In summary it can be said that the present Invention a use of the vertical area enables the DRAM device as a memory cell, which makes the horizontal on a Semiconductor plate available space to a maximum is brought and the stack capacitor height before the Production of contacts is reduced. The Formation of several rings in addition to one central rib increases the capacitor area in a given lateral area, which makes the Capacity is increased.

Obwohl der Kondensator den Bereich über der Wort leitung übergreifen kann, sind der Zellenplatten kontakt sowie die Zellenplatte selbstausgerichtet. Die Kondensatorzelle ist kompakt, da die Größe des vergrabenen Kontakts dieselbe bleibt, selbst wenn die Kontaktöffnung bei einem Übergreifen des Be reichs über der Wortleitung größer ist.Though the capacitor covered the area above the word can overlap the cell plates contact and the cell plate self-aligned. The capacitor cell is compact because of the size of the buried contact remains the same even if the contact opening when the Be is greater over the word line.

Es ist zu erkennen, daß das erfindungsgemäße Verfahren eine minimale Anzahl von Maskierschritten verwendet und den effektiven Einsatz einer eine vergrabene Ziffernleitung bildenden Wolframstopfen- Konfiguration erleichtert. Die Erfindung ist der Herstellung des Kondensators und des Wolfram stopfens in einander benachbarter Weise förderlich. Außerdem sind keine Bitleitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.It can be seen that the invention Process a minimal number of masking steps used and the effective use of a buried digit line forming tungsten plugs Configuration made easier. The invention is the Manufacture of the capacitor and tungsten stuffing in a mutually adjacent manner. In addition, there are no bit line extensions, which increases the yield.

Das bevorzugte Ausführungsbeispiel wird zwar typi scherweise in DRAM-Vorrichtungen mit DRAM-Zellen von bis zu 256 Megabit verwendet, jedoch ist das erfindungsgemäße Verfahren nicht auf diese Anwen dungen beschränkt.The preferred embodiment is typi usually in DRAM devices with DRAM cells of up to 256 megabits is used, however The method according to the invention does not apply to these applications limited.

In dem bevorzugten und dem alternativen Ausfüh rungsbeispiel sind zwar spezielle kristalline Siliziumstrukturen beschrieben worden, doch es sind auch amorphe, monokristalline sowie polykristalline Siliziumstrukturen je nach Wunsch verwendbar. Außerdem ist es auch vorstellbar, daß ein aus einem anderen Material als Silizium bestehendes Ausgangs substrat bei der vorliegenden Erfindung in ebenso erfolgreicher Weise verwendet werden kann, wobei das epitaktische Wachsen dieses anderen Ausgangs substrats zum Füllen des Hohlraums notwendig wird. Selbstverständlich können im Rahmen der vorliegen den Erfindung auch andere leitfähige Materialien das dotierte polykristalline Silizium ersetzen.In the preferred and alternative embodiments Examples are special crystalline ones Silicon structures have been described, but they are also amorphous, monocrystalline and polycrystalline Silicon structures can be used as desired. It is also conceivable that one out of one other material than silicon existing output substrate in the present invention in as well can be used successfully, whereby the epitaxial growth of this other exit substrate for filling the cavity is necessary. Of course, within the framework of the the invention also other conductive materials replace the doped polycrystalline silicon.

Claims

1. A method for producing at least one electrical plate in an electrical device, characterized by the following steps:

a) forming a dielectric insulating intermediate layer ( 40 ) in a manner lying over a substrate ( 3 ) of the electrical device;
b) forming an opening ( 55 ) in the intermediate layer to expose a contact region ( 35 ) of the substrate ( 3 );
c) depositing a first conductive layer ( 60 ) in the opening ( 55 ) in a manner lying over the intermediate layer ( 40 ) and the contact area ( 35 );
d) depositing alternately successive layers ( 65 and 70 ), which contain at least one insulating layer ( 65 ) and at least one conductive layer ( 70 ) in a manner lying above the first conductive layer ( 60 ), the depositing alternatingly Begins layering with a first insulating layer ( 65 ) and ends with a final conductive layer ( 70 );
e) forming a masking pattern by depositing an insulating masking mask ( 80 ) overlying the final conductive layer ( 70 ) in such a manner that a channel ( 75 ) remains in the opening ( 55 ), the channel ( 75 ) is defined by side walls of the insulating masking layer ( 80 ) and the side walls form the masking pattern;
f) extending the channel ( 75 ) towards the substrate by removing a bottom region of the insulating masking layer ( 80 ) and a region of the alternating layers ( 65 and 70 ) to expose at least the first conductive layer ( 60 ) in accordance with the masking pattern ; and
g) forming a conductive rib ( 96 ) in the channel ( 75 ) in a manner overlying the masking pattern, the rib ( 96 ) alternately forming an electrical connection with the first conductive layer ( 60 ) and the conductive layers ( 70 ) successive layers ( 65 and 70 ) is designed, whereby the first conductive layer ( 60 ) and the conductive layers ( 70 ) of the alternating successive layers ( 65 and 70 ) and the rib ( 96 ) form the electrical plate.

2. The method according to claim 1, characterized in that the lengthening of the channel ( 75 ) with etching of the first conductive layer ( 60 ) to expose the substrate ( 3 ) it follows.

3. The method according to claim 1 or 2, characterized in that the formation of the conductive rib ( 96 ) comprises the epitaxial growth of the rib ( 96 ) from the substrate ( 3 ).

4. The method according to claim 1, characterized in that the formation of the conductive rib ( 96 ) comprises depositing a conductive material in the channel.

5. Method according to one of the preceding claims, characterized by the following further steps:

a) exposing the at least one insulating layer ( 65 ) of the alternating layers and the masking insulating layer ( 80 );
b) etching at least part of the insulating layer ( 65 ) and the masking insulating layer ( 80 ) to form cavities ( 90 ) and exposing vertical regions of the first conductive layer ( 60 ) and the at least one conductive layer ( 70 ) of the alternating successive layers ( 65 , 70 ) and exposure of vertical areas of the rib ( 96 );
c) full-area deposition of a dielectric layer ( 100 ) in at least the first conductive layer ( 60 ) and the least one conductive layer ( 70 ) of alternating layers ( 65 , 70 ) and the rib ( 96 ) lying manner; and
d) full-surface deposition of a conductive cell layer ( 105 ) in a manner lying above the dielectric layer ( 100 ), the di electric layer ( 100 ) for electrically insulating the electrical plate and the conductive cell layer from one another.

6. The method according to claim 5, characterized in that the exposure comprises the etching of at least the conductive rib ( 96 ).

7. Electrical device with at least one electrical plate which is dielectrically insulated from an electrical structure cooperating therewith, characterized in that the electrical plate comprises:

a) a conductive bottom area which is in contact with a contact area ( 35 ) of a substrate ( 3 );
b) a conductive sidewall portion that extends substantially vertically with respect to the substrate ( 3 ) and adjoins the conductive bottom portion, the conductive bottom portion and the conductive sidewall portion forming a first conductive layer ( 60 );
c) a second conductive layer ( 70 ) having a smaller length dimension than the first conductive layer ( 60 ), the second conductive layer being spaced from and substantially parallel to the first conductive layer; and
d) a conductive rib ( 96 ) extending substantially parallel to the conductive side wall portion, the conductive rib ( 96 ) intersecting the second conductive layer and being at least in physical contact with the bottom portion, thereby establishing an electrical connection between the first conductive layer ( 60 ), the second conductive layer ( 70 ) and the conductive rib ( 96 ) is created.

8. Electrical device according to claim 7, characterized by:

a) an adjacent conductive cell layer ( 105 ) which is arranged between the first and second conductive layers and between the second conductive layer and the conductive rib ( 96 ) and forms a cell capacitor plate; and
b) a dielectric layer ( 100 ) arranged between the electrical plate and the cell capacitor plate, which electrically insulates the electrical plate and the cell capacitor plate from one another.

9. Electrical device according to claim 7 or 8, characterized in that the electrical plate comprises a further conductive layer which is arranged at a distance between the first and the second conductive layer substantially parallel to these, and that the conductive rib ( 96th ) cuts the further conductive layer.

10. Electrical device according to claim 9, characterized in that a plurality of such additional conductive layers at a distance is provided from each other.