DE4123007A1 - Verfahren und anordnung zur anpassung von datenraten - Google Patents

Description

Die Erfindung betrifft ein Verfahren zum Anpassen von Daten­ raten nach dem Oberbegriff des unabhängigen Verfahrensanspruchs.

Die Erfindung betrifft ferner eine zur Durchführung des Ver­ fahrens geeignete Schaltungsanordnung nach dem Oberbegriff des unabhängigen Anspruchs 5.

Zur Anpassung von nahezu gleichen mittleren Datenraten ohne Taktsynchronisierung wird das Stopfverfahren verwendet. Bei serieller Verarbeitung werden innerhalb eines Impulsrahmens bei dem sogenannten Positiv-Null-Negativ-Stopfen zwei Zeit­ schlitze verwendet, in denen wahlweise kein, ein oder zwei Bits übertragen werden (CCITT, Recommendation G.753). Ein ent­ sprechendes Verfahren wird auch bei byteweiser Verarbeitung mit einem oder mehreren Stopfbytes durchgeführt (CCITT Re­ commendation G.709).

Um unnötigen Jitter zu vermeiden, wird möglichst nur ein Bit als Stopfbit vorgesehen. Andererseits muß jedoch auch eine An­ passung bei größeren Unterschieden in den Datenraten vorgenom­ men werden können. In den Schaltungsanordnungen wird zur Durch­ führung des Stopfens der Bittakt verwendet. Dies ist jedoch bei hohen Datenraten bedingt durch die Laufzeiten der Schaltun­ gen problematisch und macht die Verwendung von Schaltungstech­ nologien mit hohem Stromverbrauch erforderlich.

Aufgabe der Erfindung ist es, ein Verfahren zur Anpassung von Datenraten durch Stopfen anzugeben, daß mit geringem Schaltungs­ aufwand unter Verwendung des Worttaktes zu realisieren ist.

Außerdem ist eine geeignete Anordnung anzugeben.

Die Aufgabe wird durch die in dem unabhängigen Verfahrensan­ spruch angegebenen Merkmale gelöst. In einem unabhängigen Schaltungsanspruch ist eine geeignete Anordnung zur Durch­ führung des Verfahrens angegeben.

Vorteilhaft ist die einfache Durchführbarkeit des Verfahrens. Es ist sowohl durchführbar, wenn Eingangswörter und Ausgangs­ wörter dieselbe Breite als auch unterschiedliche Breite auf­ weisen.

Vorteilhaft ist der geringe Schaltungsaufwand für eine Anord­ nung zur Durchführung des Verfahrens. Auch die verwendete Steuerung ist einfach aufgebaut.

Vorteilhafte Ausbildungen der Erfindung sind in den übrigen Unteransprüchen angegeben. Das erfindungsgemäße Verfahren und Anordnungen zu seiner Durchführung werden anhand von Ausführungs­ beispielen näher erläutert.

Es zeigen:

Fig. 1 einen Pulsrahmen,

Fig. 2 ein Stopfkennungswort und ein Synchronisier­ wort mit einer unterschiedlichen Anzahl von Stopfbits,

Fig. 3 ein Prinzipschaltbild zur Durchführung des Verfahrens,

Fig. 4 ein Prinzipschaltbild zur Durchführung eines ver­ einfachten Verfahrens,

Fig. 5 ein Prinzipschaltbild eines Ausführungsbeispiels der Anordnung,

Fig. 6 ein Prinzipschaltbild einer Steuerung und

Fig. 7 in Prinzipschaltbildern die Umsetzung von Eingangs­ wörtern in Ausgangswörter.

Ein in Fig. 1 dargestellter Impulsrahmen enthält außer Syn­ chronisierinformation RKW, durch die der Rahmenanfang bestimmt wird, Zeitschlitze, in denen Ausgangswörter OK1, OK2, . . . über­ tragen werden. Der Einfachheit halber sollen Eingangswörter DB (Datenbytes), die beispielsweise Abtastwerten entsprechen, und Ausgangswörter OK (Oktett) dieselbe Breite von beispielsweise einem Byte aufweisen. Außer den die Eingangswörter beinhalten­ den Ausgangswörtern werden im Impulsrahmen unter anderem noch ein Stopfkennungswort SKB (ein Byte) und ein Synchronisierwort SB übertragen, das eine unterschiedliche Anzahl von Datenbits aufweisen kann.

ln Fig. 2 ist das Stopfkennungswort SKB dargestellt. Es ent­ hält 3 Bits an Stopfkennungsinformation SK, die angibt, ob ge­ stopft werden soll (111, sonst 000). Drei Bits mit Stopfrich­ tungsinformation PN, durch die zwischen positivem und negativem Stopfen unterschieden werden kann, und zwei Bits an Stopfschritt­ information SS, die angibt, ob mit einem, zwei oder drei Bits gestopft werden soll. Diese Aufteilung des Synchronisierwortes ist jedoch nur ein Beispiel von vielen Möglichkeiten.

Das Synchronisierwort SB besteht ebenfalls aus acht Bits, wo­ bei die beiden letzten Bits SI zur Übertragung von Sonderin­ formation dienen. Stimmen die Datenraten, genauer die Trans­ ferdatenraten, exakt überein, so werden stets drei Datenbits "b" innerhalb eines Synchronisierwortes SB1 übertragen. Bei po­ sitiven Stopfen, kann deren Anzahl um ein, zwei (SB2) oder drei Bits reduziert werden, bei negativem Stopfen kann die Anzahl der Datenbits um eins bis drei, also bis zu sechs (SB2) erwei­ tert werden. Bei anderen Pulsrahmen wäre auch eine Ausnutzung des gesamten Synchronisierwortes (8 Bits) oder auch mehrerer Synchronwörter möglich.

Müßte kein Synchronisierwort und keine zusätzliche Informa­ tion übertragen werden, dann wäre bei genauer Taktüberein­ stimmung jeweils einem Ausgangswort ein Eingangswort zugeord­ net. Es wird jedoch ein Pulsrahmen zur Übertragung gewählt, der die Übertragung zusätzlicher Information, z. B. des Rah­ menkennungswortes, gestattet und es außerdem zum Ausgleich von Taktfrequenzabweichungen ermöglicht, sowohl eine etwas größere als auch etwas kleinere Anzahl von Datenbits zu über­ tragen als eingangsseitig anfällt. Bei genauen Taktfrequenzen werden im Synchronisierwort drei Datenbits übertragen. Durch das Synchronisierwort werden jedoch die Wortgrenzen der Aus­ gangswörter um die Anzahl der im Synchronisierwort übertragenen Datenbits verschoben. Hierzu kann eine Anordnung verwendet wer­ den, deren Prinzipschaltbild in Fig. 3 dargestellt ist.

Die Eingangswörter DB1, DB2, DB3, . . . werden über einen Anord­ nungseingang EA und einen Datenbus abwechselnd in ein erstes Register R1 und ein zweites Register R2 eines Zwischenspeichers ZS eingeschrieben. Jedes Register weist eine der Anzahl der Bits eines Eingangswortes entsprechende Anzahl von Speicherstufen S0 bis S7 bzw. S8 bis S15 auf. An die Ausgänge A0 bis A15 sind die Eingänge einer Multiplexeinrichtung ME angeschlossen. Diese be­ steht z. B.aus acht Multiplexern MP1, MP2 . . . mit jeweils 16 Ein­ gängen. Jeweils acht aufeinanderfolgende Ausgänge der Register, beispielsweise A0 bis A7, werden gleichzeitig an die Multiplexer­ ausgänge AM durchgeschaltet. Wird beispielsweise ein erstes Ein­ gangswort DB1 vom Eingang der Schaltungsanordnung AE in das erste Register R1 eingeschrieben, so kann dies direkt von dessen Aus­ gängen A0 bis A7 an die Multiplexerausgänge AM durchgeschaltet werden. Das zweite Datenwort DB2 wird vom zweiten Register R2 an die Multiplexerausgänge weitergegeben. Soll nun ein erstes Syn­ chronisierwort ausgesendet werden, so werden von dem beispiels­ weise in das erste Register R1 eingespeicherten Eingangswort nur die ersten drei Bits als gültige Datenbits ausgesendet und die übrigen Datenbits können überschrieben werden. Durch das Stopf­ kennungswort SKW wird dem Empfänger mitgeteilt, wieviel Daten­ bits gültig sind, bzw. mit wieviel Bits in welcher Richtung ge­ stopft wurde. Die Anordnung in der Sendeeinrichtung gewinnt die Information, ob gestopft werden soll, beispielsweise durch den Vergleich der Worttakte oder den Füllgrad eines Pufferspeichers.

Das Überschreiben der Datenbits und das Einblenden der Sonder­ information SI in das Synchronisierwort SB darf natürlich nicht vor oder innerhalb des Zwischenspeichers ZS erfolgen, sondern in einer nachgeschalteten Einrichtung. Die noch nicht als gül­ tige Datenbits ausgesendeten in den Registern gespeicherten Datenbits müssen anschließend ausgesendet werden. Hierzu wird, wenn beispielsweise drei Datenbits innerhalb des Synchronisier­ wortes ausgesendet wurden, die Steueradresse für die Multi­ plexeinheit um drei erhöht, so daß anschließend die in den Speicherplätzen S3 bis S10 zwischengespeicherten Datenbits aus­ gesendet werden. Durch das Synchronisierwort wird also die Zu­ ordnung zwischen den Eingangswörtern DB und den Ausgangswör­ tern OK stets geändert, es sei denn, es wird kein Datenbit übertragen oder sämtliche Zeitschlitze eines Synchronwortes sind mit Datenbits gefüllt. Die Speicherstufen der Register bilden funktionell betrachtet einen Ring, in dem sich die ein­ zelnen Multiplexer MP1-MP8 (Schalter) der Multiplexeinrich­ tung gesteuert von der Anzahl der Datenbits drehen.

In Fig. 4 ist eine vorteilhafte Ausbildung der Anordnung darge­ stellt. Der Datenbus BUS ist wiederum direkt mit dem zweiten Register R2 verbunden aber diesmal über ein weiteres Register R3 an das erste Register R1 geführt. Hierdurch kann eine ein­ fachere Multiplexeinrichtung ME verwendet werden. So umfaßt der erste Multiplexer MP1 nur noch die Ausgänge A0 bis A7 des ersten Registers und der achte Multiplexer MPB die Ausgänge A7 bis A14, wenn von den symbolisch als Schalter dargestellten Multiplexern ausgegangen wird. Eine entsprechende integrierte Schaltung weist zwar insgesamt ebenfalls 15 Eingänge aber wesent­ lich weniger Gatterfunktionen auf, da jeder Multiplexer MP1, MP2 . . . nur acht verschiedene Eingänge auf seinen Ausgang durch­ zuschalten braucht. Bevor eine ausführbare Schaltung näher er­ läutert wird, soll zunächst auf die Funktion näher eingegangen werden.

Durch das weitere Register 3 wird erreicht, daß stets im zwei­ ten Register R2 das aktuelle Eingangswort, beispielsweise DB2, gespeichert wird während im ersten Register R1 stets das voran­ gegangene Eingangswort, beispielsweise DB1, noch vorhanden ist.

Als Ausgangsdatenwort OK wird entweder ein im ersten Register gespeichertes Eingangswort ausgegeben oder eine Bitkombination, die sich aus einem oder mehreren Bits des im ersten Register gespeicherten Datenworts und einem Teil des im zweiten Register R2 gespeicherten aktuellen Eingangsworts zusammensetzt (auf eine Variante, bei der auch das im zweiten Register R2 gespei­ cherte Eingangsdatenwort als Ausgangsdatenwort übernommen wird, soll hier nicht eingegangen werden, da diese keine Vorteile bringt und nur einen zusätzlichen Eingang der Multiplexeinheit erforderlich macht).

In Fig. 7 sind zur Erläuterung des Verfahrens die in den Re­ gistern 1 und 2 gespeicherten Eingangswörter und die ausgesen­ deten Ausgangswörter dargestellt. Das erste Eingangswort B1 be­ steht aus den Datenbits b11 bis b18; das zweite Eingangsdaten­ wort B2 aus den Datenbits b21 bis b28 usw.

In Fig. 7, Spalte a wird das im ersten Register eingespeicher­ te Eingangswort DB1=b11 bis b18 als Ausgangswort OK1 direkt übernommen. Anschließend wird das im zweiten Register R2 bzw. im zusätzlichen Register R3 gespeicherte folgende Eingangswort DB2=b21 bis b28 in das erste Register R1 übernommen und als Ausgangswort OK2 ausgesendet. Anschließend wird das dritte Ein­ gangswort DB3=b31 bis b38 in das erste Register R1 eingespei­ chert und das folgende Eingangswort DB4=b41 bis b48 in das zweite Register R2. Es wird hier angenommen, daß bereits das Eingangsdatenwort DB3 mit dem auszusendenden Synchronisierwort SB zusammenfällt. Von dem Eingangswort DB3 sollen nur die ersten drei Datenbits b31, b32, b33 als gültige Bits übertragen werden. Die in den folgenden Zeitschlitzen des Synchronisierwortes SB zu übertragene Information ist nicht relevant. Infolgedessen werden nur die ersten drei Datenbits b31 bis b33 als gültige Information im zugehörigen Stopfkennungswort gekennzeichnet übertragen. Als weitere Bits können Leerstellen "x" übertragen werden aber auch weiterhin die Datenbits B34, B35, B36 und Son­ derinformation SI, wobei die Leerstellen "X" und die Sonderin­ formation anstelle der Datenbits eingefügt sind. Das entspre­ chende Synchronisierwort SB=OK3 ist in Fig. 7 Spalte c dar­ gestellt. Es entspricht nach dem Einfügen der Sonderinformation dem aus Fig. 2 bekannten Synchronisierwort SB1. Die Angabe, wieviel gültige Datenbits das Synchronisierwort enthält, wird - wie bereits erwähnt - im Stopfkennungswort SKB übertragen.

Als auf das Synchronisierwort folgende Ausgangswort OK4 müssen jetzt die folgenden acht Datenbits übertragen werden. Dies sind die Bits b34 bis b43. Hierzu wird die Steueradresse AU der Mul­ tiplexeinrichtung ME von Null auf drei erhöht und gespeichert. Der Einspeichertakt für die Register wird unterdrückt. Die Steuer­ adresse gibt hier immer das erste Bit des Ausgangswortes an, steuert also direkt den ersten Multiplexer MP1, der den Ausgang A3 durchschaltet. Die weiteren Multiplexer sind so "verdrahtet", daß sie jeweils den nächsten Ausgang A4, A5, . . . durchschalten. Es werden also die in den Speicherstufen S3 bis S10 gespeicher­ ten Datenbits als nächstes Oktett ausgegeben. Die folgenden Aus­ gangsdatenwörter setzen sich stets aus denselben Anteilen der folgenden Eingangswörter zusammen bis in den nächsten Pulsrahmen ein weiteres Synchronisierwort SB2 übertragen werden soll, das diesmal nur zwei gültige Datenbits bc4, bc5 enthalten soll.

Nach der Übertragung des zweiten Synchronierwortes SB2 wird die Steueradresse folglich um zwei auf fünf erhöht, so daß die folgenden Datenwörter (Spalte f) jeweils mit dem sechsten Bit des in dem Register R1 gespeicherten Eingangsdatenwort beginnen.

Wenn nach der Übertragung eines Synchronisierwortes die um 0 bis 6 erhöhte Steueradresse UA=0 . . . 7 für die Multiplexein­ richtung zur Übertragung des auf das Synchronisierwort folgende Ausgangswortes auch weiterhin eine Speicherstufe des ersten Re­ gisters anspricht, so darf der Inhalt der beiden Register R1 und R2 nicht verändert werden, da diese weitere gültige Daten enthalten. Wenn die Steueradresse jedoch größer wird, so daß das erste Bit des nächsten auszusendenden Ausgangswortes aus dem zweiten Register R2 entnommen werden kann, dann erfolgt eine Übernahme des im zweiten Register gespeicherten Eingangs­ worts in das erste Register, eine Neueinspeicherung in das zweite Register und die Steueradresse für die Multiplexein­ richtung wird auf den entsprechenden Ausgang des ersten Re­ gisters abgestimmt. Dies erfolgt durch eine Modulo-m-Addition entsprechend der Anzahl der Bits m = 8 eines Eingangswortes, die in diesem Beispiel der Anzahl "n" der Bits der Ausgangs­ wörter entspricht (m=n=8). Bei dem Aussenden der Ausgangs­ wörter, die keine Synchronwörter darstellen, bleibt die Adres­ se unverändert, da eine Modulo-m-Addition die Steueradresse nicht verändert; folglich muß eine solche Adressenberechnung auch nur bei Synchronisierwörtern durchgeführt werden.

Dieses Vorgehen entspricht der Erhöhung der Steueradresse um die Anzahl der ausgesendeten Bits und jeweils die Verringe­ rung der Steueradresse um die Anzahl der Bits eines neu ein­ gespeicherten Eingangswortes, durch daß ja auch das zwischen­ gespeicherte Eingangswort in niederwertigere Speicherplätze des ersten Registers R1 verschoben werden.

In Fig. 5 ist das Prinzipschaltbild einer Variante der erfin­ dungsgemäßen Anordnung mit einer geringeren Anzahl von Bau­ elementen dargestellt. Sie enthält zwei Register, wobei die Eingänge des ersten Registers R1 an die Ausgänge des zweiten Registers R2 angeschaltet sind. Die Ausgänge beider Register sind wiederum an die Multiplexeinrichtung ME geführt.

Außerdem ist stets eine Steuerung ST vorhanden, die die Steuer­ adresse UA für die Multiplexeinrichtung liefert und das Ein­ speichern in die Register R1 und R2 steuert. Dies geschieht hier durch Freigeben oder Sperren eines Einspeichertaktes ET.

Über den Anordnungseingang EA werden den Registern R2 und R1 hintereinander die Eingangswörter DB zugeführt. Zeitgerecht hierzu erhält die Steuerung ST über einen Steuereingang SE eine Angabe über die Bitanzahl AB der zu übertragenden Daten­ bits je Ausgangswort, insbesondere bei den Synchronisier­ wörtern.

Die Sonderinformation SI wird zweckmäßigerweise nach der Mul­ tiplexeinrichtung in einer Einfügungseinrichtung EE, die als Multiplexer realisiert sein kann, eingefügt. Dies ist jedoch nicht Teil der Erfindung.

ln Fig. 6 ist die Steuerung detailliert dargestellt. Sie ent­ hält einen binären Addierer AD (0 bis 15), dessen drei nieder­ wertigste Ausgänge über ein Addiererregister RA auf seinen zwei­ ten Eingang E2 zurückgeführt werden. Außerdem wird seinem ersten Eingang, der dem Steuereingang SE entspricht die Bitanzahl AB 0 bis 8 der zu übertragenden Datenbits zugeführt. Diese werden zu der im Adressenregister eingespeicherten Adresse addiert und mit dem nächsten Worttakt wird das Ergebnis in das Adressenregis­ ter übernommen. Das Übertragsbit UB dient zur Freigabe bzw. zum Sperren des Einspeichertaktes ET über das Gatter GA, dem außer­ dem der Worttakt BT zugeführt wird. Die drei niederwertigsten Ausgänge des Addiererregisters liefern die Steueradresse UA für die Multiplexeinrichtung ME. Die Steueradresse bleibt unverän­ dert, solange die Bitanzahl AB acht ist, also jeweils Ausgangs­ wörter mit acht Bits übertragen werden. Das Übertragsbit wird stets gesetzt, wenn ein nur aus Datenbits bestehendes Ausgangs­ wort ausgegeben wird. Bei der Aussendung eines Synchronisier­ wortes ist die Anzahl der Datenbits geringer, dann verändert sich die Steueradresse entsprechend. Ist sie kleiner als acht, dann wird der Einspeichertakt gesperrt, da sich noch mindestens ein noch auszusendendes Datenbit im ersten Register befindet.

Geht man im Gegensatz zu der bisherigen Annahme davon aus, daß die Wortlängen der Eingangswörter und der Ausgangswörter unter­ schiedlich ist, so muß dies beim Aufbau der Anordnung und bei der Steuerung berücksichtigt werden. Wenn die Ausgangsdaten­ wörter eine geringere Breite als die Eingangsdatenwörter auf­ weisen, kann die beschriebene Anordnung unverändert verwendet werden.

Wenn dagegen die Ausgangswörter eine größere Breite als die Eingangsdatenwörter aufweisen, muß die Anzahl der Register R1 und R2 um mindestes eins erweitert werden, da ein Ausgangsda­ tenwort auch Teile von mehr als zwei Eingangsdatenwörtern ent­ halten kann. Da jetzt auch mehr Eingangswörter in den Zwi­ schenspeicher eingeschrieben werden als Ausgangswörter ausge­ geben werden, muß die Steuerung entsprechend erweitert werden.

Claims (10)

1. Verfahren zur Anpassung der Datenraten von Eingangswör­ tern (DB) und Ausgangswörtern (OK) bei wortweiser Verarbeitung durch Stopfen, wobei ein Stopfkennungswort (SKB) zur Kenn­ zeichnung der Stopfinformation dient, dadurch gekennzeichnet,
daß jeweils mindestens zwei Eingangswörter (DB1, DB2) zwischen­ gespeichert werden,
daß jeweils ein Ausgangswort (OK1, OK2) aus aufeinanderfolgen­ den Bits (b11 bis b18; b21 bis b28, . . . b34 bis b43, . . .) der zwischengespeicherten Eingangswörter (DB1, DB2) oder eines die­ ser Eingangswörter (DB1) gebildet wird,
daß ein Synchronisierwort (SB) zur Übertragung einer unter­ schiedlichen Anzahl (AB) von gültigen Datenbits (b31, b32, b33, . . .) gebildet wird,
daß abhängig von der Größe einer Abweichung zwischen den Datenraten die Anzahl der gültigen Datenbits (b31, b32, b33, . . .) des Synchronisierwortes (SB) um ein gültiges Datenbit (b33, b34) oder mehrere gültige Datenbits (b32, b33; b34, b35, b36) verringert oder vergrößert wird
und daß das nachfolgende Ausgangswort (OK4) aus den folgenden Datenbits (b34 bis b38 und b41, b42, b43) der Eingangswörter (DB3, DB4) gebildet wird.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß jeweils das aktuelle Eingangswort (DB2) und das vorange­ gangene Eingangswort (DB1) in dieselben Register (R2, R1) ein­ gespeichert werden und daß die Berechnung einer Steueradresse (AU) zur Durchschaltung eines Ausgangswortes (OK) entsprechend Modul-m erfolgt, wobei "m" der Anzahl der gültigen Datenbits eines Eingangswortes (DB) entspricht.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zusätzlich Sonderinformation (SI) in dem Synchronisier­ wort (SB) übertragen werden.

4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß Ausgangsdatenwörter (OK) von der Breite (n=m=8) der Eingangswörter (DB) übertragen werden.

5. Anordnung zur Anpassung der Datenraten durch Stopfen bei wortweiser Verarbeitung, dadurch gekennzeichnet,
daß ein Zwischenspeicher (ZS) mit mindestens zwei Registern (R1, R2) vorgesehen ist, in denen jeweils zwei aufeinander­ folgende Eingangswörter (DB1, DB2) gespeichert werden,
daß Ausgänge (A0 bis A15) des Zwischenspeichers (ZS) an eine Multiplexeinrichtung (ME) geführt sind, die jeweils n aufein­ anderfolgende Bits (b11 bis b18) der zwischengespeicherten Eingangswörter (DB1, DB2) an einen Multiplexausgang (MA) durch­ schaltet,
daß eine Steuerung (ST) mit einem Modulo-Addierer (AD) vorge­ sehen ist, dem die Anzahl der gültigen Datenbits (b11, b12, . . .; b31, b32, b33, . . .) eines Ausgangswortes (OK1, OK2), das auch ein Synchronisierwort (SB) sein kann, zugeführt wird, die die Multiplexeinrichtung (ME) und die Einspeicherung neuer Ein­ gangswörter (DB3, DB4, . . .) steuert.

6. Anordnung der Datenraten durch Stopfen bei wortweiser Ver­ arbeitung, dadurch gekennzeichnet,
daß ein Zwischenspeicher (ZS) mit mindestens zwei Registern (R2, R2) vorgesehen ist, in denen jeweils mindestens zwei Eingangswörter (DB1, DB2, . . .) gespeichert werden, wovon das älteste jeweils im selben Register (R1) gespeichert wird,
daß die Ausgänge (A0 bis A14) des Zwischenspeichers (ZS) an eine Multiplexeinrichtung (ME) geführt werden, die jeweils n(8) aufeinanderfolgende Bits (b11 bis b18; b34 bis b43) eines oder mehrerer zwischengespeicherter Eingangswörter (DB1, DB2, DB3, DB4) an einen Multiplexerausgang (A7) durchschaltet, daß eine Steuerung (ST) mit einem Modulo-m-Addierer (AD) vorge­ sehen ist, dem die Anzahl der gültigen Datenbits (b11, b12, . . .) eines Ausgangswortes (OK1, OK2), das auch ein Synchronisier­ wort (SB) sein kann, zugeführt wird und dadurch die Multi­ plexeinrichtung (ME) so steuert, daß das erste Bit eines Aus­ gangswortes (OK1, OK2, OK3) stets aus dem ersten Register (R1) entnommen wird.

7. Anordnung der Datenraten durch Stopfen bei wortweiser Verarbeitung nach Anspruch 6, dadurch gekennzeichnet, daß eine Gatterschaltung (GA) vorgesehen ist, über die der Einspeichertakt (ET) gesperrt wird, wenn die Summe am Aus­ gang des Addierers (AD) kleiner als m (8) ist.

8. Anordnung der Datenraten durch Stopfen bei wortweiser Verarbeitung nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß der Multiplexeinrichtung (ME) eine Einfügungseinrichtung (EE) zum Einfügen von Zusatzinformation (SI) in das Synchro­ nisierwort (SB) nachgeschaltet ist.

9. Anordnung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Register (R1, R2) jeweils acht Speicherplätze (S0 bis S7, S8 bis S15) umfassen und die Multiplexereinheit (ME) acht Ausgangsanschlüsse aufweist.

10. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß bei kleinerer Wortbreite der Eingangswörter (DB) gegenüber den Ausgangswörtern (OK) die Steuerung (ST) so modifiziert ist, daß sie mit jedem in die Register (R1, R2, R3 . . .) einge­ speicherten Eingangswort (DB) die Steueradresse (UA) um je­ weils die Anzahl der Bits eines Registers (R1) verringert.