DE4007978A1

DE4007978A1 - Output driver circuitry with min. transition impedance variations - has two pulse expanders, first one in high pass signal release, and second one in low pass signal release

Info

Publication number: DE4007978A1
Application number: DE19904007978
Authority: DE
Inventors: Christopher W Branson
Original assignee: Tektronix Inc
Current assignee: Credence Systems Corp
Priority date: 1989-03-17
Filing date: 1990-03-13
Publication date: 1990-09-20
Also published as: FR2644650B1; JPH02280522A; FR2644650A1; JPH07109984B2; DE4007978C2

Abstract

The output driver circuitry contains a control circuit (2), generating a high pass release signal and a low pass release signal. To the control circuit is coupled a high pass lateral transmission gate (8) via a high pass release path. Via the low pass release signal path a low pass transmission gate (9) is coupled to the control circuit. A first variable pulse expander (4) is incorporated in the high pass release signal path, while a second variable pulse expander (6) is incorporated in the low pass release signal path. Pref. the two expanders have each a NOR gate with two inputs and a variable delay element. ADVANTAGE - The logic state transition uses two transmit gates with matching active impedances.

Description

Die vorliegende Erfindung betrifft eine Ausgangstreiber- Schaltungsanordnung bzw. Pufferschaltungsanordnung sowie ein Verfahren zur Minimierung von Übergangsimpedanzschwankungen bei Zustandsänderungen einer Ausgangstreiber-Schaltungsan ordnung mit zwei Übertragungsgattern, deren aktive Impedan zen an die Schaltungsanordnung oder die angesteuerte Übertragungsleitung nominell angepaßt sind.The present invention relates to an output driver Circuit arrangement or buffer circuit arrangement and a Procedure for minimizing transient impedance fluctuations when the state of an output driver circuit changes order with two transmission gates, their active Impedan zen to the circuit arrangement or the controlled Nominally adapted transmission line.

Beim Testen von integrierten Schaltkreisen oder Modulen sind an den Eingangsanschlüssen der zu testenden Einheit Ein gangssignale mit kleiner Verzerrung erforderlich. Die Eingangsanschlüsse der zu testenden Einheit und der Aus gangstreiber des Testers sind durch eine Übertragungsleitung getrennt die als Tester-Ein/Ausgabe-Weg bezeichnet wird. Die Tester-Ausgangstreiber-Schaltungsanordnung erzeugt Signale, welche über den Tester-Ein/Ausgabe-Weg laufen und in den Eingangsanschluß der zu testenden Einheit eingespeist werden.When testing integrated circuits or modules on the input ports of the unit under test Small distortion signals required. The Input connections of the unit to be tested and the off Gang drivers of the tester are through a transmission line separated which is called the tester input / output path. The tester output driver circuitry is generated Signals that run via the tester input / output path and fed into the input port of the unit under test will.

Die US-PS 47 70 620 beschreibt ein justierbares Impedanz treibernetzwerk mit einer Vielzahl von CMOS-Übertragungsgat tern (komplementäre MOS-Gatter), die jeweils getrennt durch programmierbare digitale Eingangscodes zur Änderung der Gesamtimpdanz des Netzwerks in seinem leitenden Zustand gesteuert werden. Zwar besitzen diese CMOS-Treiber (oder Puffer) den Vorteil einer justierbaren Ausgangsimpedanz, schneller Anstiegszeiten, welche einen Betrieb von bis zu 100 MHz oder mehr ermöglichten, sowie eines relativ geringen Aufwandes bzw. geringer Kosten; es ergibt sich jedoch der Nachteil, daß bei Ubergängen zwischen logischen Zuständen keine stabile Impedanz erzeugt wird. The US-PS 47 70 620 describes an adjustable impedance driver network with a variety of CMOS transmission gates tern (complementary MOS gates), each separated by Programmable digital input codes to change the Total impedance of the network in its conductive state to be controlled. These have CMOS drivers (or Buffer) the advantage of an adjustable output impedance, faster rise times, which an operation of up to 100 MHz or more enabled, as well as a relatively low Effort or low costs; however, the result is Disadvantage that there are transitions between logical states no stable impedance is generated.

Fig. 1 zeigt ein vereinfachtes Schaltbild einer bekannten Ausgangstreiber-Schaltungsanordnung in Form eines integrier ten CMOS-Schaltkreises mit einem externen Tester-Ein/Ausga be-Weg und einer zu testenden Einheit. Die Schaltung der zu testenden Einheit kann (oder kann nicht) in jedem gegebenem Zeitpunkt einen Abschlußwiderstand für eine Abschlußspannung gewährleisten. Die Schaltung des Ausgangstreibers enthält zwei CMOS-Übertragungsgatternetzwerke und eine zugehörige Steuerlogikschaltung. Wird ein Sperrsignal (hoch) einge speist, so werden die beiden CMOS-Übertragungsgatter abgeschaltet und der Treiber in einen Zustand hoher Impedanz gehalten wodurch er effektiv vom Tester-Ein/Ausgabe-Weg abgeschaltet ist. Ist der Treiber nicht gesperrt, so schaltet eine logische "1" an einem Dateneingang das obere CMOS-Übertragungsgatternetzwerk ein, wodurch über die nominale Impedanz des CMOS-Übertragungsgatter ein hoher Spannungspegel an den Tester Ein/Ausgabe-Weg gelegt wird. Liegt der Dateneingang auf einer logischen "0", so wird das untere CMOS-Übertragungsgatter eingeschaltet und über die nominale Impedanz dieses CMOS-Übertragungsgatters ein tiefer Spannungspegel an den Tester-Ein/Ausgabe-Weg gelegt. Fig. 1 shows a simplified circuit diagram of a known output driver circuit arrangement in the form of an integrated CMOS circuit with an external tester input / output path and a unit to be tested. The circuitry of the device under test can (or cannot) provide a terminating resistor for a terminating voltage at any given time. The circuit of the output driver contains two CMOS transmission gate networks and an associated control logic circuit. If a blocking signal (high) is fed in, the two CMOS transmission gates are switched off and the driver is kept in a state of high impedance, whereby it is effectively switched off from the tester input / output path. If the driver is not blocked, a logic "1" at a data input switches on the upper CMOS transmission gate network, as a result of which a high voltage level is applied to the tester input / output path via the nominal impedance of the CMOS transmission gate. If the data input is at a logic "0", the lower CMOS transmission gate is switched on and a low voltage level is applied to the tester input / output path via the nominal impedance of this CMOS transmission gate.

Fig. 2 zeigt ein Zeittaktdiagramm, gemäß dem sich die Ausgangsimpdanz der Treiberschaltungsanordnung bei logischen Zustandänderungen aufgrund unterschiedlicher Ausbreitungs verzögerungen über die Steuerlogikschaltung nach Fig. 1 ändern kann. Geringe Änderungen zwischen den Übergangszeiten des Tieffreigabesignals und des Hochfreigabesignals kann zu Intervallen sehr hoher (oder sehr kleiner) Impedanz am Ausgang führen. Die Steuerschaltung nach Fig. 1 schaltet das jeweils freigegebene Übertragungsgatter vor dem Einschalten des anderen Übertragungsgatters ab, so daß die Impedanz schwankung immer im Hochrichtung liegt. FIG. 2 shows a timing diagram according to which the output impedance of the driver circuit arrangement can change in the event of logical state changes due to different propagation delays via the control logic circuit according to FIG. 1. Small changes between the transition times of the low enable signal and the high enable signal can lead to intervals of very high (or very low) impedance at the output. The control circuit according to FIG. 1 switches off the transmission gate which has been released before the other transmission gate is switched on, so that the impedance fluctuation is always in the vertical direction.

Normalerweise ist die Impedanz der Ausgangstreiber-Schal tungsanordnung etwa an die Impedanz des Tester-Ein/Ausgabe- Wegs angepaßt. Während der Übergangsintervalle mit ihren sehr hohen Impedanzen tritt jedoch eine starke Impedanzfehl anpassung auf, was unter bestimmten Bedingungen zu Problemen führen kann. Speziell wenden die reflektierte Spannungswel lenfront während einer dieser Perioden wieder am Treiber ankommt, so bewirkt die resultierende Impedanzfehlanpassung eine starke Rückreflektion zur zu testenden Einheit, wodurch die Signalgualität beeinträchtigt wird. Selbst wenn der Tester-Ein/Ausgabe-Weg abgeschlossen ist, können in anderen Fällen während der Perioden, wenn eine Stufe abgeschaltet ist, bevor die andere eingeschaltet ist, in Abhängigkeit von der Spannung, auf die der Tester-Ein/Ausgabe-Weg abgeschlos sen ist, Störungen auftreten.Usually the impedance is the output driver scarf arrangement to the impedance of the tester input / output Adjusted way. During the transition intervals with their very high impedances, however, a strong impedance fault occurs adapting to what's causing problems under certain conditions can lead. Specifically, the reflected voltage wave lenfront on the driver again during one of these periods arrives, the resulting impedance mismatch a strong back reflection to the unit under test, whereby the signal quality is impaired. Even if the Tester input / output path can be completed in others Cases during the periods when a stage is switched off is before the other one is turned on depending on the voltage to which the tester input / output path is completed is, faults occur.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung und ein Verfahren zur Minimierung des Betrages der Impedanzfehlanpassung anzugeben, welche bei einem Übergang in den logischen Zuständen in einer Aus gangs-Treiberschaltungsanordnung mit zwei Übertragungsgat tern auftritt, deren aktive Impedanzen nominell an die anzusteuernde Schaltung bzw. Übertragungsleitung angepaßt sind.The present invention has for its object a Circuit arrangement and a method for minimizing the Amount of impedance mismatch, which at a transition in the logic states in an off gangs driver circuitry with two transmission gates tern occurs, the active impedances nominally to the adapted circuit or transmission line adapted are.

Diese Aufgabe wird bei einer Schaltungsanordnung der eingangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs 1 gelöst.This task is carried out in a circuit arrangement initially mentioned type according to the invention by the features of the characterizing part of claim 1 solved.

Ein Verfahren zur Minimierung von Fehlanpassungen in der eingangs genannten Art ist erfindungsgemäß durch die kennzeichnenden Merkmale des Patentanspruchs 6 bzw. des Patentanspruchs 10 gekennzeichnet. A process to minimize mismatches in the is initially invented by the characterizing features of claim 6 and Claim 10 characterized.

Weiterbildungen der erfindungsgemäßen Schaltungsanordnung bzw. des erfindungsgemäßen Verfahrens sind Gegenstand entsprechender Unteransprüche.Developments of the circuit arrangement according to the invention and the method according to the invention are the subject corresponding subclaims.

Die erfindungsgemäße Ausgangstreiber-Schaltungsanordnung (Puffer) besitzt zwei Übertragungsgatter, deren aktive Impedanzen eine nominelle Anpassung der anzusteuernden Schaltung bzw. Übertragungsleitung gewährleisten. Das erfindungsgemäße Verfahren dient unter Verwendung einer derartigen Schaltungsanordnung zur Minimierung des Betrages von Ausgangsimpedanzschwankungen, welche bei einem Übergang in logischen Zuständen auftreten.The output driver circuit arrangement according to the invention (Buffer) has two transmission gates, the active ones Impedances a nominal adjustment of the to be controlled Ensure circuit or transmission line. The The inventive method is used using a such circuit arrangement to minimize the amount of output impedance fluctuations which occur during a transition occur in logical states.

Erfindungsgemäß ist in den Weg sowohl des Hochfreigabesig nals als auch des Tieffreigabesignals, welche durch das Hochseiten- bzw. Tiefseiten-Übertragungsgatter geöffnet und geschlossen werden, jeweils eine variable und vorzugsweise digital programmierbare Impulsdehnungsanordnung eingefügt. Bei einer Impulsdehnungsschaltung bzw. Impulsdehnungsanord nung handelt es sich um Anordnungen, welche die Impulsflan ken einer Polarität verzögern, während die Impulsflanken der anderen Polarität nicht verzögert werden.According to the invention is in the way of both the high release vinegar nals as well as the low release signal, which by the High side and low side transmission gates opened and be closed, each a variable and preferably digitally programmable pulse stretching arrangement inserted. With a pulse stretching circuit or pulse stretching arrangement voltage are arrangements which the pulse flange delay of one polarity, while the pulse edges of the other polarity can not be delayed.

Ein variables Verzögerungselement der Impulsdehnungsanord nung kann durch ein "empirisches" Verfahren auf eine optimale Verzögerung eingestellt werden, wobei eine Serie von Impulsen mit sich inkrementell ändernder Dauer in die Ausgangstreiber-Schaltungsanordnung eingespeist wird und die Qualität des durch sie erzeugten Signalzuges überwacht wird. Einige dieser Signalzüge werden aufgrund der Tatsache verzerrt, daß die ursprüngliche vom Treiber ausgesendete Wellenfront von dem Ende des Ein/Ausgabe-Weges mit der zu testenden Einheit reflektiert wird und während der Zeit der Impedanzfehlanpassung wieder am Treiber ankommt. Das variable Verzögerungselement der Impulsdehnungsanordnung wird dann wiederholt justiert. Für jeden Wert der variablen Verzögerung wird erneut eine Serie von Impulsen mit sich inkrementell ändernder Dauer auf den Ausgang der Treiber schaltungsanordnung gegeben, wobei die Qualität der durch sie erzeugten Signalzüge überwacht wird. Der optimale Wert für die Einstellung des variablen Verzögerungselements ist der Wert, bei dem die Verzerrung der überwachten Signalzüge wirksam minimiert ist.A variable delay element of the pulse stretching arrangement can be determined by an "empirical" method optimal delay can be set, taking a series of impulses with incrementally changing duration in the Output driver circuitry is fed and the Quality of the signal train generated by it is monitored. Some of these signal trains are due to the fact distorted that the original one emitted by the driver Wavefront from the end of the input / output path with the testing unit is reflected and during the time of the Impedance mismatch arrives at the driver again. The variable delay element of the pulse stretching arrangement is then repeatedly adjusted. For each value of the variable Delay is again a series of impulses incrementally changing duration on the output of the drivers given circuit arrangement, the quality of the through generated signal trains is monitored. The optimal value for setting the variable delay element the value at which the distortion of the monitored waveforms is effectively minimized.

Nach der Ausnutzung des empirischen Prozesses zur Festlegung eines Satzes optimaler Zeittaktwerte kann ein "abgeleitetes" Verfahren zur Messung der Einschalt- und Abschaltzeiten verwendet werden, welche die optimalen Zeittaktwerte erzeugt haben. Danach kann dieses abgeleitete Verfahren zur Ein stellung des Zeittaktes weitere Anordnungen auf diese gleichen Zeiten verwendet werden, ohne daß der längere empirische Prozeß zur Anwendung kommen muß.After using the empirical process to determine of a set of optimal timing values, a "derived" Procedure for measuring the switch-on and switch-off times can be used, which generates the optimal timing values to have. After that, this derived procedure can be used position of the timing other orders on this same times can be used without the longer empirical process must be used.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:The invention is described below with reference to the figures the drawing shown embodiments closer explained. It shows:

Fig. 1 ein Schaltbild einer bekannten CMOS-Ausgangstrei ber-Schaltungsanordnung; Fig. 1 is a circuit diagram of a known CMOS Ausgangstrei about circuitry;

Fig. 2 ein Zeittaktdiagramm zur Erläuterung, wie Intervalle einer Impedanzfehlanpassung auftreten; FIG. 2 shows a timing diagram to explain how intervals of an impedance mismatch occur; FIG.

Fig. 3 ein Blockschaltbild einer generellen Ausgangstrei ber-Schaltungsanordnung; Fig. 3 is a block diagram of a general output driver circuit arrangement;

Fig. 4 ein Blockschaltbild einer generellen Ausgangs treiber-Schaltungsanordnung gemäß der Erfindung; Fig. 4 is a block diagram of a general output driver circuit arrangement according to the invention;

Fig. 5 ein Schaltbild einer CMOS-Ausgangstreiber-Schal tungsanordnung gemäß der Erfindung; Fig. 5 is a circuit diagram of a CMOS output driver circuit arrangement according to the invention;

Fig. 6 ein Zeittaktdiagramm zur Erläuterung eines Teils eines erfindungsgemäßen Eichverfahrens; Fig. 6 is a timing chart for explaining a part of a calibration procedure according to the invention;

Fig. 7A eine Serie von Impulsen mit sich inkrementell unterscheidender Dauer und einer eine Impedanz fehlanpassung anzeigenden Verzerrung; FIG. 7A is a series of pulses with incrementally differing duration and an impedance mismatch indicating distortion;

Fig. 7B eine Folge von Impulsen mit inkrementell unter schiedlichen Dauern mit minimaler vorhandener Verzerrung, welche eine Minimierung einer Impedanzfehlanpassung anzeigt; 7B is a sequence of pulses with incrementally difference union times with minimal distortion of existing indicating a minimization of an impedance mismatch.

Fig. 8A die Art der Messung des Hochfreigabe- und Tieffreigabeeinschaltpunktes unter Ausnutzung eines nicht abgeschlossenen Ausgangstreiberimpul ses; Fig. 8A ses the type of measurement of the Hochfreigabe- and Tieffreigabeeinschaltpunktes utilizing an uncompleted Ausgangstreiberimpul;

Fig. 8B die Art der Messung des Tieffreigabe-Abschalt punktes durch Abschluß des Treiberausgangs mit einem Widerstand und Abschaltung eines Hochsei ten-Übertragungsgatters; und FIG. 8B, the type of measurement of the low release resting point by the completion of the driver output with a resistor and a switch-off Hochsei th transmission gate; and

Fig. 8C die Art der Messung des Hochfreigabe-Abschalt punktes durch Abschluß des Treiberausgangs mit einem Widerstand und Abschaltung eines Tiefsei ten-Übertragungsgatters. Fig. 8C, the type of measurement of the high release switch-off point by completing the driver output with a resistor and switching off a Tiefsei th transmission gate.

Fig. 3 zeigt ein Blockschaltbild einer generellen Ausgangs treiber-Schaltungsanordnung mit einem Hochseiten- und einem Tiefseiten-Übertragungsgatter, deren aktive Impedanzen die Impedanz der anzusteuernden Schaltung bzw. Übertragungslei tung nominell anpassen. Der Begriff "Übertragungsgatter" wird im Rahmen der vorliegenden Erfindung in seinem weites ten Sinne verwendet und bezieht sich auf jede FET- oder MOS-Anordnung bzw. deren funktionale Äquivalente. Dabei handelt es sich um jede Art von Anordnung mit einem nomina len aktiven Impedanzzustand und einem Zustand hoher Impe danz, welche gesteuert werden kann, um zwei andere Schaltun gen uber die nominale aktive Impedanz miteinander zu verbinden oder voneinander abzuschalten. Im engeren Sinne bezieht sich der Begriff "Übertragungsgatter" auf CMOS-Über tragungsgatter, wobei es sich um Übertragungsgattertypen mit idealen Charakteristiken handelt. In einem CMOS-Übertra gungsgatter sind p-Kanal- und n-Kanal-Anordnungen parallel geschaltet, so daß sich Änderungen im nominalen Widerstand der beiden Kanäle auslöschen, wenn sich die Source- und Drain-Spannung den Steuerspannungen annähert, während sich der Widerstand in einer Anordnung mit einer einzigen Kanaltype dabei wesentlich ändert. Ist der Begriff im engeren Sinne gemeint, so wird von ′′CMOS-Übertragungsgatter" gesprochen. Tritt in der Schaltungsanordnung nach Fig. 3 auf einer Datenleitung eine logische "1" bei Abwesenheit einer logischen "1" auf einer Sperrleitung auf, so erzeugt eine Steuerschaltung 2 einen gesicherten Signalzustand auf einer Hochfreigabe-Signalleitung und einen ungesicherten Zustand auf einer Tieffreigabe-Signalleitung. Ein gesicherter Signalzustand auf der Hochfreigabe-Signalleitung bewirkt, daß ein Hochseiten-Übertragungsgatter 8 seine Impedanz von einem sehr hohen Wert nahe unendlich auf seinen nominalen aktiven Wert ändert. Ein ungesicherter Signalzustand auf der Tieffreigabe-Signalleitung bewirkt, daß ein Tiefseiten-Über tragungsgatter 9 seine Impedanz von seinem nominalen aktiven Wert auf einen sehr hohen Wert nahe unendlich ändert. Fig. 3 shows a block diagram of a general output driver circuit arrangement with a high side and a low side transmission gate, the active impedances nominally adjust the impedance of the circuit to be controlled or transmission line. The term "transmission gate" is used in the context of the present invention in its broadest sense and refers to any FET or MOS arrangement or their functional equivalents. This is any type of arrangement with a nominal active impedance state and a high impedance state that can be controlled to connect or disconnect two other circuits via the nominal active impedance. In the narrower sense, the term "transmission gate" refers to CMOS transmission gates, which are transmission gate types with ideal characteristics. In a CMOS transmission gate, p-channel and n-channel arrangements are connected in parallel, so that changes in the nominal resistance of the two channels cancel out as the source and drain voltages approach the control voltages while the resistance in an arrangement with a single channel type changes significantly. If the term is meant in the narrower sense, it is referred to as a ′ ′ CMOS transmission gate “. If a logic“ 1 ”occurs on a data line in the circuit arrangement according to FIG. 3 in the absence of a logic“ 1 ”on a blocking line, one generates Control circuit 2 has a secured signal state on a high enable signal line and an unsecured state on a low enable signal line A secured signal state on the high enable signal line causes a high side transmission gate 8 to have its impedance from a very high value near infinite to its nominal active value An unsecured signal state on the low enable signal line causes a low side transmission gate 9 to change its impedance from its nominal active value to a very high value near infinity.

Solange der relative Zeittaktzusammenhang des Hochfreigabe signals und des Tieffreigabesignals nicht genau richtig ist, so treten die Übergänge im Impedanzwert der Übertragungsgat ter 8, 9 nicht in exakt dem gleichen Zeitpunkt auf, woraus folgt, daß die am Ausgang vorhandene Impedanz sich während des Übergangs von einem logischen Wert zu einem anderen ändert.As long as the relative timing relationship of the high enable signal and the low enable signal is not exactly correct, the transitions in the impedance value of the transmission gate 8 , 9 do not occur at exactly the same time, from which it follows that the impedance present at the output changes during the transition from one changes logical value to another.

Fig. 4 zeigt die generelle Ausgangstreiber-Schaltungsanord nung nach Fig. 3 mit jeweils einer variablen Impulsdehnungs anordnung 4 bzw. 6 in den Freigabesignalwegen. Bei richtiger Auswahl der Verzögerungswerte für diese variablen Impulsdeh nungsanordnungen ergibt sich, daß die justierten Hochfreiga be- und Tieffreigabesignale den richtigen Zeittaktzusammen hang besitzen, der zur Minimierung der Änderung in der Ausgangsimpedanz der Treiberschaltungsanordnung bei logi schen Zustandsänderungen erforderlich ist. Fig. 4 shows the general output driver circuit arrangement according to Fig. 3, each with a variable pulse stretching arrangement 4 and 6 in the enable signal paths. With the correct selection of the delay values for these variable pulse stretching arrangements, it follows that the adjusted high-frequency loading and low-enabling signals have the correct timing relationship, which is required to minimize the change in the output impedance of the driver circuit arrangement in the event of logical changes in state.

Fig. 5 zeigt ein Schaltbild einer Ausgangstreiber-Schal tungsanordnung mit CMOS-Übertragungsgattern entsprechend Fig. 1, jedoch mit einer erfindungsgemäßen Verbesserung gemäß Fig. 4. Eine variable Impulsdehnungsanordnung umfaßt ein NOR-Gatter 3 und ein variables Verzögerungselement 5, wobei das Hochfreigabesignal von der Steuerschaltung 2 direkt in einen Eingang des NOR-Gatters und indirekt über das variable Verzögerungselement in den anderen Eingang eingespeist wird. Idealerweise ist das variable Verzöge rungselement digital programmierbar, so daß es sich für eine Mikroßprozessor-Steuerung eignet. Fig. 5 shows a circuit diagram of an output driver circuit arrangement with CMOS transmission gates corresponding to Fig. 1, but with an improvement according to the invention according to Fig. 4. A variable pulse stretching arrangement comprises a NOR gate 3 and a variable delay element 5 , wherein the high enable signal from the Control circuit 2 is fed directly into an input of the NOR gate and indirectly into the other input via the variable delay element. Ideally, the variable delay element is digitally programmable so that it is suitable for microprocessor control.

Fig. 6 zeigt, wie die Anwendung unterschiedlicher Werte für die programmierbaren variablen Verzögerungselemente 5 (in Fig. 5) ausgenutzt werden können, um die fallenden Flanken des Tieffreigabe- und des Hochfreigabesignals im Sinne der Minimierung der Amplitude und der Dauer der Fehlanpassung zu verschieben. Die Impedanzwerte in der unteren Hälfte von Fig. 6 werden nicht gemessen sondern aus dem Vorhandensein oder Nichtvorhandensein von Verzerrungen in der Form einer Serie von Impulsen mit jeweils inkrementell unterschiedli cher Dauer festgelegt, wenn sie am abgeschlossenen Ende (am Ende der zu testenden Einheit) des Tester-Ein/Ausgabe-Weges überwacht werden. Diese Realisierung wird als "empirisches Verfahren" bezeichnet. FIG. 6 shows how the use of different values for the programmable variable delay elements 5 (in FIG. 5) can be used to shift the falling edges of the low enable and high enable signals in the sense of minimizing the amplitude and the duration of the mismatch. The impedance values in the lower half of FIG. 6 are not measured but are determined from the presence or absence of distortion in the form of a series of pulses, each with an incrementally different duration, if they are at the closed end (at the end of the unit to be tested) Tester input / output path are monitored. This realization is called "empirical procedure".

Fig. 7A zeigt eine Serie von Impulsen mit jeweils inkremen tell unterschiedlicher Dauer, wobei bei einigen eine eine Impedanzfehlanpassung anzeigende Verzerrung vorhanden ist. Wird eine derartige Serie von Impulsen jeweils für eine Vielzahl von Impulsdehnungsanordnungs-Verzögerungswerten überprüft, so erzeugt ein Verzögerungswert eine Serie von Impulsen mit minimaler Verzerrung, wie dies in Fig. 7B dargestellt ist. Figure 7A shows a series of pulses, each with incrementally different durations, some of which have distortion indicating impedance mismatch. If such a series of pulses is checked for a plurality of pulse stretching arrangement delay values, a delay value produces a series of pulses with minimal distortion, as shown in FIG. 7B.

Gemäß Fig. 8A reagiert der Signalpegel am Ausgang des Treibers bei nicht abgeschlossenem Tester-Ein/Ausgabe-Weg nicht unmittelbar, wenn das Tieffreigabesignal das Tiefsei ten-CMoS-Übertragungsgatter in seinen Zustand hoher Impedanz bringt. Vielmehr reagiert der Signalpegel, wenn das Hoch freigabesignal das Hochseiten-CMOS-Übertragungsgatter in seinen nominalen Impedanzzustand bringt. Entsprechend reagiert der Signalpegel am Ausgang des Treibers während des Übergangs nach tief nicht unmittelbar, wenn das Hochfreiga besignal das Hochseiten-CMOS-Übertragungsgatter in seinen Zustand hoher Impedanz bringt. Vielmehr reagiert der Ausgangssignalpegel, wenn das Tieffreigabesignal das Tiefseiten-CMOS-Übertragungsgatter in seinen nominalen Impedanzzustand bringt. Aus der Wirkungsweise des Ausgangs treibers bei nicht abgeschlossenem Tester-Ein/Ausgabe-Weg können die Hochfreigabe- und Tieffreigabe-Einschaltzeit zeitlich relativ zu einem zweckmäßigen Referenzsignal beispielsweise dem Dateneingangssignal für die Steuerschal tung 2, entsprechend gelegt werden. Referring to FIG. 8A, the signal level of the driver when not locked tester input / output path does not respond immediately at the output if the enable signal low-th CMOS transmission gates the Tiefsei brings high impedance state. Rather, the signal level responds when the high enable signal brings the high side CMOS transmission gate into its nominal impedance state. Correspondingly, the signal level at the output of the driver does not react immediately during the transition to low if the high-free signal brings the high-side CMOS transmission gate into its high impedance state. Rather, the output signal level responds when the low enable signal brings the low side CMOS transmission gate into its nominal impedance state. From the mode of operation of the output driver when the tester input / output path is not completed, the high release and low release switch-on time can be set accordingly in relation to an expedient reference signal, for example the data input signal for the control circuit 2 .

Gemäß Fig. 8B kann bei Ersatz des Tester-Ein/Ausgabe-Weges durch einen Widerstand und zeitweiser Abschaltung des Hochseiten-CMOS-Übertragungsgatters die zeitliche Lage der Tieffreigabe-Abschaltung eingestellt werden (Ist das CMOS-Übertragungsgatter ein verbessertes Gatter der in der US-PS 47 07 620 beschriebenen Art, so daß der nominale aktive Widerstand justiert werden kann, so kann diese Justierungsmöglichkeit dazu ausgenutzt werden, die nominale aktive Impedanz nahe an unendlich zu bringen, wodurch das Gatter im Effekt abgeschaltet wird.). Entsprechend kann gemäß Fig. 8C bei Ersatz des Tester-Ein/Ausgabe-Weges durch einen Widerstand und zeitweiser Abschaltung des Tiefseiten- CMOS-Übertragungsgatters die zeitliche Lage der Hochfreiga be-Abschaltung eingestellt werden.According to FIG. 8B, when the tester input / output path is replaced by a resistor and the high-side CMOS transmission gate is temporarily switched off, the timing of the low-release switch-off can be set. (Is the CMOS transmission gate an improved gate of the type used in the US PS 47 07 620 described type, so that the nominal active resistance can be adjusted, so this adjustment can be used to bring the nominal active impedance close to infinity, whereby the gate is effectively switched off.). According to FIG. 8C, when replacing the tester input / output path with a resistor and temporarily switching off the low-side CMOS transmission gate, the time position of the high-frequency switch-off can be set.

Durch Ausnutzung der vorbeschriebenen Technik zur Messung der Einschalt- und Abschaltzeit beider CMOS-Übertragungsgat ter, was als "abgeleitetes Verfahren" bezeichnet wird, können die Zeiten für eine Ausgangstreiber-Schaltungsanord nung, deren Übergangsimpedanz Schwankungen bereits gemäß dem beschriebenen empirischen Verfahren minimiert sind, gemessen werden. Sind diese Zeiten festgelegt, so können sie in Verbindung mit einer weiteren Anwendung des "abgeleiteten Verfahrens" ausgenutzt werden, um die variablen Verzöge rungselemente weiterer "gleichartiger" nicht geeigneter Ausgangstreiber ohne weitere Anwendung des empirischen Verfahrens eingestellt werden. Mit "gleichartig" ist gemeint, daß das abgeleitete Verfahren lediglich für Ausgangstreiber wirksam ist, bei denen die Übertragungsgat tertschaltung unter Verwendung identischer Maskensätze in gleicher Weise hergestellt ist, so daß die lokalen Zeittakt charakteristiken der Übertragungsgatter gleich sind.By using the measurement technology described above the switch-on and switch-off time of both CMOS transmission gates ter what is referred to as a "derived process" can set the times for an output driver circuit voltage, the transition impedance of which already fluctuates according to the described empirical methods are minimized will. If these times are fixed, they can be in Link with another application of the "derived Procedure "can be exploited to the variable delays elements of other "similar" unsuitable Output driver without further application of the empirical Procedure can be set. With "like" is meant that the derived method only for Output driver is effective, in which the transfer gate circuit using identical mask sets in is made in the same way so that the local clock characteristics of the transmission gates are the same.

Claims

1. An output driver circuit having a control circuit (2) for generating a high enable signal and a low enable signal circuit having an input coupled via a high enable signal to the control circuit (2) high-side transfer gate (8) and a via a low enable signal to the control ( 2 ) coupled low-side transmission gate ( 9 ), characterized by a first provided in the Hochfreiga be signal path variable pulse expansion arrangement ( 4 ) and a second in the low release signal path provided variable pulse expansion arrangement ( 6 ).

2. Output driver circuit arrangement according to claim 1, characterized in that the first and second variable pulse stretching arrangement ( 4 , 6 ) each comprise a NOR gate ( 3 ) with two inputs and a variable delay element ( 5 ), and that the corresponding release signal is coupled directly to an input of the NOR gate ( 3 ) and indirectly via the variable delay element ( 5 ) to the other input of the NOR gate ( 3 ).

3. Output driver circuit arrangement according to claim 1 and 2, characterized in that the variable delay element ( 5 ) is digitally programmable.

4. Output driver circuit arrangement according to one of claims 1 to 3, characterized in that the high side and the low side transmission gate ( 8 , 9 ) each comprise a CMOS transmission gate.

5. Output driver circuitry according to one of the Claims 1 to 4, characterized in that the CMOS transmission gates each have a variety of Include CMOS transmission gates in a network.

6. A method for minimizing an impedance mismatch between a transmission line and an output driver circuit arrangement coupled thereto, which has a high-side transmission gate ( 8 ) arranged between a high-side voltage and an output and a low-side transmission gate ( 9 ) arranged between a low-side voltage and the output, and has a control circuit ( 2 ) for generating a high enable signal and a low enable signal, the high enable signal for generating an adjusted high enable signal in a first variable pulse stretching arrangement ( 4 ) and the low free signal for generating an adjusted low enable signal in a second variable pulse stretching arrangement ( 6 ) and wherein the adjusted high enable signal turns on the high side transfer gate ( 8 ) and the adjusted low enable signal turns on the low side transfer gate ( 9 ), characterized in that the for first variable pulse stretching arrangement ( 4 ) generated delay is changed incrementally, the output driver circuitry for driving the transmission line for each incrementally changed delay is supplied with a sequence of rising pulses with incrementally changing durations, for each pulse in the series of rising pulses the degree of existing distortion is monitored, the desired delay value for the first variable pulse stretching arrangement ( 4 ) is selected as the delay value which generates the minimum degree of delay for the series of rising pulses which is incrementally changed for the second variable pulse stretching arrangement ( 6 ), the output driver circuitry for driving the transmission line is supplied with a series of deep pulses with incrementally changing durations for each incrementally changed delay, for each pulse in d he series of deep pulses the degree of the existing distortion is monitored, and the desired delay value for the second variable pulse stretching arrangement ( 6 ) is selected the delay value which generates the minimum degree of distortion for the series of deep pulses.

7. The method according to claim 6, characterized in that the relationship between the low enable shutdown time and the high-enable on time and between the High enable shutdown time and low enable on switching time is set and the specified Com Menus for selecting the desired delay values another similar output driver circuit arrangement can be used.

8. The method according to claim 6 and 7, characterized in that the determination comprises the following steps:
Removal of delay line terminations,
Determining the high-enable switch-on time,
Determine the low release switch-on time,
Completing the transmission line,
Turning off the high side transmission gate,
Determining the low release switch-off time,
Release of the high-side transmission gate,
Switching off the low-side transmission gate,
Determining the high-release switch-off time,
Release of the low-side transmission gate,
Calculating the difference between the low-release turn-off time and the high-release turn-on time, and calculating the difference between the high-release turn-off time and the low-release turn-on time.

9. The method according to any one of claims 6 to 8, characterized in that the utilization of the specified relationships comprises the following steps:
Removing transmission line terminations,
Determining the high-enable switch-on time,
Determine the low release switch-on time,
Completing the transmission line,
Turning off the high side transmission gate,
Selecting the low release switch-off time to fulfill the relationship found,
Release of the high-side transmission gate,
Switching off the low-side transmission gate,
Selection of the high release switch-off time to fulfill the relationship found, and
Release of the low-side transmission gate.

10. A method for minimizing an impedance mismatch between a transmission line and an output driver circuit arrangement driving this in additional identical output driver circuit arrangements if a minimization has previously been realized for a first output driver circuit arrangement in which the output driver circuit arrangements are a control circuit ( 2 ) for generating a high enable signal and a low enable signal, a high-side transmission gate ( 8 ) coupled via a high enable signal path to the control circuit ( 2 ) and driven by the high enable signal, and a high side transfer gate ( 8 ) coupled to the control circuit ( 2 ) via a low enable signal path and from Low-enable signal driven low-side transmission gate ( 9 ) and each have a variable delay element ( 5 ) containing pulse stretching arrangements ( 4 , 6 ) in the high-enable or low-enable signal path, in particular according to claim 6, characterized in that
the relationship between the low enable turn-off time and the high enable turn-on time and between the high enable turn-off time and the low enable turn-on time is determined for the output driver circuitry for which minimization has previously been performed, and
the specified relationships for the selection of the desired th delay values of other similar output driver circuit arrangements are used.

11. The method according to claim 10, characterized in that the determination comprises the following steps:
Removing transmission line terminations,
Determining the high-enable switch-on time,
Determine the low release switch-on time,
Completing the transmission line,
Turning off the high side transmission gate,
Determining the low release switch-off time,
Release of the high-side transmission gate,
Switching off the low-side transmission gate,
Determining the high-release switch-off time,
Release of the low-side transmission gate,
Calculate the difference between the low enable turn off time and the high release turn on time, and
Calculate the difference between the high enable turn off time and the low enable turn on time.

12. The method according to claim 10 and / or 11, characterized in that the utilization of the defined relationships comprises the following steps:
Removing transmission line terminations,
Determining the high-enable switch-on time,
Determine the low release switch-on time,
Completing the transmission line,
Turning off the high side transmission gate,
Selecting the low-side switch-off time to fulfill the relationship found,
Release of the high-side transmission gate,
Switching off the low-side transmission gate,
Selection of the high release switch-off time to fulfill the relationship found, and
Release of the low-side transmission gate.