DE3814875A1

DE3814875A1 - Logische verknuepfungseinrichtung und logisches verknuepfungsverfahren

Info

Publication number: DE3814875A1
Application number: DE3814875A
Authority: DE
Inventors: Nobuo Funakubo
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-05-01
Filing date: 1988-05-02
Publication date: 1988-11-17
Also published as: DE3814875C2; JPH0833842B2; US4916696A; KR880014461A; JPS63273942A; KR920001100B1

Description

Die Erfindung betrifft eine logische Verknüpfungseinrichtung, die sich als hochintegrierte Schaltung verwirklichen läßt und schnelle Operationen mittels einer dynamischen Schaltung in einer Arithmetik- und Logikeinheit (nachstehend mit ALU bezeichnet) ermöglicht sowie die Zuverlässigkeit mittels eines zweifachen Arithmetik- und Logikeinheitsystems erhöht. Dabei wird die zuerst genannte ALU mit einer anderen zuver lässigen ALU, die eine statische Schaltung benutzt, kombi niert. Außerdem betrifft die Erfindung ein logisches Ver knüpfungsverfahren unter Verwendung der oben genannten logischen Verknüpfungseinrichtung.

Bei der Durchführung logischer Operationen sind hohe Ge schwindigkeit und Zuverlässigkeit gefordert. Im Stand der Technik sind bereits Verfahren zur Erhöhung der Zuver lässigkeit bekannt, die zwei gleiche ALU verwenden. Jeder ALU werden dieselben Daten zugeführt und die von diesen ALUs erhaltenen Operationsergebnisse kontinuierlich ver glichen und auf Gleichheit geprüft. Zwar kann ein solches Zweifachsystem die Zuverlässigkeit verbessern, jedoch erhöht sich in unerwünschter Weise der Hardware-Aufwand, da man zwei Sätze gleicher ALUs benötigt.

Um die Operationsgeschwindigkeit zu erhöhen, muß die lo gische Verknüpfungseinrichtung eine Schaltung aufweisen, deren Schaltelemente sehr schnell arbeiten. Außerdem muß zur Verkürzung der die Schaltungsteile verbindenden Drähte die logische Verknüpfungsschaltung als hochintegrierte Schaltung aufgebaut sein. Bekannt ist als eine Schaltung, die die obigen Anforderungen erfüllt eine dynamische Schaltung, die beispielsweise in CMOS-Technik verwirklicht ist. Beispielsweise offenbaren die japanische Patentoffen legungsschrift 58-1 11 436 und die dieser entsprechende US-Ser. No. 3 08 072, die am 17. Dez. 1981 angemeldet wurde, eine mehrstufige CMOS-dynamische Logikschaltung mit Vor ladefunktion. Eine solche mit Vorladefunktion ausgestattete dynamische Logikschaltung arbeitet auf der Grundlage der vorhandenen oder nicht vorhandenen Ladungsabfuhr durch einen n-MOS-Transistor, der durch einen p-MOS-Transistor vorgeladen wurde. Ihre Operationsgeschwindigkeit hängt vom Betrieb des n-MOS-Transistors ab, der eine höhere Ansteuer leistung als der p-MOS-Transistor hat.

Bei in hochintegrierter Technik realisierter dynamischer Schaltung kann jedoch leicht ein Software-Fehler auftreten, da die im Vorladezustand vorhandene Ladung durch Ladungen invertiert werden kann, die von im Gehäuse enthaltenem Uran emittierten α -Strahlen induziert sind. Dieser Software- Fehler verursacht einen Fehlbetrieb der Logik der dynami schen Schaltung. Deshalb müssen gegen einen solchen Fehl betrieb Maßnahmen ergriffen werden, da sonst ernsthafte Zerstörungen, beispielsweise der Ausfall einer Datenbank, auftreten könnten. Folglich ist bei Verwendung einer dynami schen Schaltung in einer mit hoher Geschwindigkeit arbeiten den Logikschaltung wichtig, daß gegen einen solchen Software- Fehler Gegenmaßnahmen ergriffen werden.

Dagegen ist eine Logikschaltung mit statischer Schaltung nicht mit einem solchen Software-Fehler behaftet. Die statische Schaltung (CMOS-Logik) arbeitet auf der Grundlage eines komplementären Schaltens eines p-MOS-Transistors oder eines n-MOS-Transistors mit einer durch den p-MOS- Transistor festgelegten Geschwindigkeit, der eine kleinere Steuerleistung als der n-MOS-Transistor hat. Demgemäß kann die logische Verknüpfungseinrichtung mit statischer Schaltung nicht so schnell arbeiten, wie eine solche mit dynamischer Schaltung. Die statische Schaltung hat jedoch den oben angeführten Software-Fehler nicht und arbeitet mit hoher Zuverlässigkeit.

Umgekehrt arbeitet eine eine dynamische Schaltung verwen dende Logikschaltung schneller als die statische Logik schaltung und ihre Zuverlässigkeit ist geringer als die der letzteren.

Es ist deshalb Aufgabe der Erfindung, eine logische Ver knüpfungseinrichtung zu ermöglichen, die sowohl schnell als auch zuverlässig arbeitet.

Diese Aufgabe wird anspruchsgemäß gelöst.

Die vorliegende Erfindung ermöglicht eine logische Ver knüpfungseinrichtung, die durch eine erste Arithmetik und Logikeinheit, die eine dynamische Schaltung mit Vorlade funktion aufweist und durch eine zweite Arithmetik- und Logikeinheit gekennzeichnet ist, die eine statische Schal tung aufweist und dieselben Betriebsfunktionen wie die erste Arithmetik- und Logikeinheit hat.

Eine Zeitsteuerung erzeugt Zeitsteuersignale für die Daten ein- und -ausgabe zu und von der ersten und der zweiten Arithmetik- und Logikeinheit. Somit ermöglicht die Zeit steuerung die Zufuhr von zu verknüpfenden Daten zur ersten und zweiten Arithmetik- und Logikeinheit. Nach dem Vorladen der ersten Einheit führt nämlich die Zeitsteuerung die Datenein- und -ausgabe so aus, daß die Daten gemeinsam der ersten und der zweiten Einheit zugeführt werden. Die erste Einheit, die aus der dynamischen Schaltung besteht, erzeugt ihr Operationsergebnis früher als dies die zweite Einheit kann. Die folgenden Operationen, wie die Paritäts biterzeugung werden anhand dieses Operationsergebnisses ausgeführt. Sobald die zweite Einheit ihr Operationsergebnis später erzeugt hat, wird dieses mit dem der ersten Einheit verglichen. Wenn der Vergleich ergibt, daß die Operations ergebnisse von der ersten und der zweiten Einheit gleich sind, werden die nachfolgenden Operationen auf der Basis des Operationsergebnisses von der ersten Einheit ausge führt. Falls sich aus dem Vergleich jedoch ergibt, daß sich die Operationsergebnisse voneinander unterscheiden, macht eine Steuerung die nachfolgenden Operationsergebnisse, die sich aufgrund des Operationsergebnisses von der ersten Einheit ergeben, ungültig und stoppt das Einschreiben des Operationsergebnisses sowie die Operation selbst.

Auf diese Weise werden bei der erfindungsgemäß ermöglichten logischen Verknüpfungseinrichtung die mit hoher Geschwindig keit von der mit der dynamischen Schaltung ausgestatteten ALU erzeugten Operationsergebnisdaten mit den von der ALU mit der statischen Schaltung erzeugten zuverlässigen Operationsergebnisdaten verglichen und damit sowohl hohe Geschwindigkeit und hohe Zuverlässigkeit der logischen Operationen sichergestellt.

Die Erfindung wird im folgenden in Ausführungsbeispielen anhand der Zeichnung näher beschrieben. Es zeigen:

Fig. 1 ein Blockschaltbild, das wesentliche Teile der logischen Verknüpfungseinrichtung als Ausführungsbeispiel darstellt;

Fig. 2 ein Zeitdiagramm, das die zeitliche Abfolge logischer Operationen erläutert; und

Fig. 3 eine Aufsicht auf ein Layout einer hoch integrierten Schaltung, die ein erfindungs gemäßes bevorzugtes Ausführungsbeispiel enthält.

In Fig. 1 ist mit 1 ein als erstes Eingaberegister dienendes A-Register und mit 2 ein als zweites Eingaberegister dienen des B-Register bezeichnet. Das A-Register 1 speichert eine Gruppe von Eingabedaten (erste Operandendaten) für die logischen Operationen, und das B-Register 2 speichert eine andere Gruppe von Eingabedaten (zweite Operandendaten) für die logischen Operationen. Mit 3 ist eine erste ALU (nachstehend als ALUD bezeichnet), die aus einer dynamischen Schaltung des Vorladetyps besteht, und mit 4 eine zweite ALU (die nachstehend ALUS genannt wird) bezeichnet, die aus einer statischen Schaltung besteht und dieselben Ope rationsfunktionen wie die ALUD 3 hat. Den beiden ALUD 3 und ALUS 4 werden gemeinsam zu verarbeitende Eingabedaten vom A-Register 1 und vom B-Register 2 zugeführt. Die Bezugs ziffer 5 bezeichnet eine Vorladesteuerung, die einen der ALUD 3 eingespeisten Vorladetakt erzeugt. Das Vorladen der ALUD 3 mit der dynamischen Schaltung wird vor dem Start der logischen Verarbeitungen durchgeführt. Mit 7 ist ein Paritätsbitgenerator bezeichnet, der den von der ALUD 3 ausgegebenen Verarbeitungsergebnisdaten ein Paritäts bit (Prüfbit) hinzufügt. Ein Vergleicher 8 vergleicht die Operationsergebnisdaten, die die ALUD 3 ausgibt mit denen, die die ALUS 4 ausgibt. Die mit dem Paritätsbit versehenen Operationsergebnisausgangsdaten von der ALU 3 werden in einem Ausgaberegister 10 gespeichert. Ein interner Speicher 11 enthält ein Speicherbauteil mit einer Vielzahl adressierbarer Bereiche, die als eine Gruppe allgemeiner Register oder als Registerdatei dienen. Dem internen Speicher 11 wird ein Schreibsteuersignal 12 zuge führt. Eine mit 13 bezeichnete Speichersteuerung ist zur Erzeugung des Schreibsteuersignals 12 vorgesehen. Die Bezugsziffern 14 und 15 bezeichnen jeweils ein UND-Glied und ein Invertierglied. Ein Unstimmigkeitskennzeichenre gister 16 hält ein Unstimmigkeitskennzeichen, wenn das Vergleichsergebnis im Vergleicher 8 Unstimmigkeit angibt. Das Bezugszeichen 17 weist auf eine Zeitsteuerung, die zum Erzeugen verschiedener Zeitsteuersignale zur Steuerung der logischen Operationen vorgesehen ist. Eine Nutzeinrich tung 18 besteht beispielsweise aus einer Speichereinheit, die die Operationsergebnisausgangsdaten benutzt. Schließ lich ist mit 19 eine übergeordnete Verarbeitungseinheit, wie beispielsweise ein Service-Processor, bezeichnet, der die logischen Operationen überwacht.

Nachstehend wird der Betrieb der logischen Verknüpfungsein richtung, die den oben beschriebenen Aufbau hat, anhand der Fig. 2 beschrieben, die ein die Zeitsteuerung der Operationen erläuterndes Zeitdiagramm ist.

Ein Betriebszyklus der erfindungsgemäßen logischen Ver knüpfungseinrichtung umfaßt eine Folge von Operationen, die das Auslesen der zu verarbeitenden Daten aus dem in ternen Speicher 11, das Speichern von ausgelesenen Daten in dem A-Register 1 und dem B-Register 2, die Ausführung logischer Operationen in der ALUD 3, die Addition des Paritätsbits zu den Operationsergebnisdaten von der ALUD 3 und das Einschreiben der Operationsergebnisausgabedaten zusammen mit dem Paritätsbit in den internen Speicher 11 umfassen. Ein Betriebszyklus benötigt die Zeitdauer T. Die Operationen eines Zyklus werden in Übereinstimmung mit zeitsteuersignalen t ₀, t ₁, t ₂, t ₃ und t ₄ gesteuert, die von der Zeitsteuerung 17 erzeugt werden.

Zunächst wird eine nicht durch einen Software-Fehler oder ähnlichen Fehler behaftete Operation der logischen Ver knüpfungseinrichtung beschrieben. In diesem Falle läuft der Betrieb so ab, wie er im Betriebszyklus (1) in Fig. 2 dargestellt ist.

Auf das Zeitsteuersignal t ₀ hin, das die Übernahme der Daten für die logischen Operationen in die Eingaberegister befiehlt, speichern das A-Register 1 und das B-Register 2 die Daten für die logischen Operationen um die Werte der zu verarbeitenden Eingabedaten zur Verfügung zu stellen. Die im A-Register 1 und im H-Register 2 gespeicherten Daten werden gemeinsam beiden Arithmetik- und Logikeinheiten, der ALUD 3 und der ALUS 4 zugeführt. Da die aus einer dynamischen Schaltung bestehende ALUD 3 schneller arbeitet als die ALUS 4, die aus einer statischen Schaltung besteht, steht das Operationsergebnis in der ALUD 3 früher zur Verfügung, als das der ALUS 4, d. h. zum Zeitpunkt des Zeitsteuersignals t ₁. Das Operationsergebnis wird als Operationsergebnisausgabedaten dem Paritätsbitgenerator 7 und dem Vergleicher 8 zugeführt. Der Ausgang des Paritäts bitgenerators 7 steht zum Zeitpunkt des Zeitsteuersignals t ₃ zur Verfügung. Das Ausgaberegister 10 empfängt und hält die zur Verfügung gestellten Daten auf den Empfang des Zeitsteuersignals t ₃ hin.

Das Operationsergebnis steht in der ALUS 4 jedoch erst später zur Verfügung als in der ALUD 3, d. h. erst zum Zeitpunkt des Auftretens des Zeitsteuersignals t ₂. Das Operationsergebnis der ALUS 4 wird als Operationsergebnis ausgangsdaten dem Vergleicher 8 zugeführt, der die Ausgangs daten von der ALUD 3 mit denen der ALUS 4 zum Zeitpunkt des Auftretens des Zeitsteuersignals t ₂ vergleicht. Das Vergleichsergebnis steht zum Zeitpunkt des Zeitsteuersignals t ₄ zur Verfügung. Bei dem im Zyklus (1) ablaufenden Betrieb gibt das Vergleichsergebnis an, daß die Operationsergebnis ausgangsdaten von der ALUD 3 mit denen der ALUS 4 überein stimmen. Deshalb wird das Unstimmigkeitskennzeichen nicht erzeugt. Stattdessen wird zum Zeitpunkt des Zeitsteuersignals t ₄ ein eine logische "0" angebendes Signal vom Vergleicher 8 in das Unstimmigkeitskennzeichenregister 16 übernommen. Folglich gibt das Invertierglied 15 eine logische "1" aus und gibt das UND-Glied 14 frei, so daß das Schreib steuersignal 12 durch das UND-Glied 14 von der Speicher steuerung 13 dem internen Speicher 11 eingegeben werden kann. Als Ergebnis werden die Operationsergebnisausgangs daten des Ausgaberegisters 10 in den internen Speicher 11 geschrieben.

Auf den Empfang des Zeitsteuersignals t ₄ in diesem Betriebs zyklus und des Zeitsteuersignals t ₀ des nächsten Betriebs zyklus erzeugt die Vorladesteuerung 5 einen Vorladetakt. Während der Zeitdauer dieses Vorladetakts wird die aus der dynamischen Schaltung bestehende ALUD 3 vorgeladen.

Im Betriebszyklus 2 in Fig. 2 ist der Fall dargestellt, wo die ALUD 3 einen durch einen Software-Fehler verursachten Fehlbetrieb ausführt, so daß das Vergleichsergebnis angibt, daß die Operationsergebnisausgangsdaten der ALUD 3 nicht mit denen der ALUS 4 übereinstimmen.

Im einzelnen läuft der Betriebszyklus (2) in Übereinstimmung mit den Zeitsteuersignalen wie folgt ab.

Vom Zeitpunkt der Erzeugung des Zeitsteuersignals t ₀ bis zum Zeitpunkt der Erzeugung des Zeitsteuersignals t ₃ arbeitet die logische Verknüpfungseinrichtung gemäß der Erfindung in derselben Weise wie im Betriebszyklus (1). Auch wird das Vergleichsergebnis im Vergleicher 8 in derselben Weise erzeugt und zum Zeitpunkt des Zeitsteuersignals t ₄ in das Unstimmigkeitskennzeichenregister 16 übernommen. Da jedoch in diesem Fall das Vergleichsergebnis angibt, daß die Operationsergebnisausgangsdaten der ALUD 3 nicht mit denen der ALUS 4 übereinstimmen, wird als Unstimmigkeits kennzeichen eine logische "1" dem Kennzeichenregister 16 zugeführt und darin gespeichert. Als Folge gibt das Invertierglied 15 eine logische "0" aus, die das UND-Glied 14 sperrt, so daß das Schreibsteuersignal 12 von der Speicher steuerung 13 nicht dem internen Speicher 11 zugeführt werden kann. Deshalb werden die Operationsergebnisausgangs daten des Ausgaberegisters 10 nicht in den internen Speicher 11 geschrieben.

Sobald das Unstimmigkeitskennzeichenregister 16 das Un stimmigkeitskennzeichen als logische "1" zur Verfügung stellt, erfaßt die übergeordnete Verarbeitungseinheit 19 diesen Zustand des Unstimmigkeitskennzeichens, d. h. das Auftreten eines Fehlbetriebs der logischen Verknüpfungs einrichtung. Dann hält die übergeordnete Verarbeitungsein heit 19 den nächsten Zyklus an und befiehlt einer anderen Einrichtung die erneute Durchführung der betreffenden Operation durch die logische Verknüpfungseinrichtung. Gleichzeitig wird ein Rücksetzsignal von der übergeordneten Verarbeitungseinheit 19 der Zeitsteuerung 17 und dem Unstimmig keitskennzeichenregister 16 zugeführt, so daß die logische Verknüpfungseinrichtung die Operation wiederholen kann.

Deshalb werden auch bei einem Fehlbetrieb der logischen Verknüpfungseinrichtung keine falschen Operationsergebnisaus gangsdaten in den internen Speicher 11 geschrieben. Deshalb werden die im internen Speicher 11 gespeicherten Daten auch nicht zerstört, so daß die logische Verknüpfungsein richtung die logischen Operationen fehlerlos fortsetzen kann, sobald sie nach Rücksetzen des Unstimmigkeitskenn zeichenregisters auf logisch "0" die Wiederholung der logischen Operation durchführt. Wenn beim Wiederholungs vorgang kein Unstimmigkeitskennzeichen erfaßt wird, führt die logische Verknüpfungseinrichtung die logischen Operationen des nächsten Zyklus durch und fährt mit weiteren Operationen fort.

Die erfindungsgemäße logische Verknüpfungseinrichtung unterbricht ihren Betrieb, sobald ein Fehler in der ALU, die die dynamische Schaltung des Vorladetyps enthält, auftritt. Deshalb ist deren Zuverlässigkeit wesentlich erhöht. Außerdem ist in Vergleich mit einer logischen Verknüpfungseinrichtung, die nur aus einer statischen Schaltung besteht, die Verarbeitungsgeschwindigkeit erhöht, da bei der logischen Verknüpfungseinrichtung gemäß der Erfindung ein Betriebszyklus um die Differenz zwischen dem Zeitpunkt der Erzeugung des Zeitsteuersignals t ₂ und dem Zeitpunkt der Erzeugung des Zeitsteuersignals t ₁ kürzer ist, im Vergleich mit einem Fall, wo nur eine ALU mit stati scher Schaltung vorhanden ist.

Fig. 3 zeigt eine Aufsicht auf ein Layout einer hochintegrier ten Schaltung, die ein erfindungsgemäßes Ausführungsbeispiel aufweist. Die logische Verknüpfungseinrichtung ist in der hochintegrierten Schaltung so implementiert, daß die Operationsgeschwindigkeit durch Verkürzung der Länge der Leitungen, die die einzelnen Schaltungsteile verbinden, erhöht ist. Die in der hochintegrierten Schaltung implemen tierte logische Verknüpfungseinrichtung ist unter Verwendung eines Standardzellenverfahrens entworfen, so daß für die jeweiligen Teile der logischen Verknüpfungseinrichtung zur Ausbildung der hochintegrierten Schaltung mittels eines CMOS-Prozesses eine interne Logikzelle, eine I/O-Pufferzelle, eine RAM-Makrozelle, eine ALU-Makrozelle, usw. verwendet werden, die als Zellenfamilie entwickelt wurden. Als Ergebnis sind in der als hochintegrierte Schaltung auf einem Halbleiterchip realisierten logischen Verknüpfungs einrichtung eine erste aus einer dynamischen Schaltung und durch die ALU-Makrozelle implementierte ALUD 33 in dem rechten Teil des Chips und eine zweite ALUS 34, die aus einer durch die interne Logikzelle implementierten statischen Schaltung besteht, neben der ersten ALU 33 angeordnet, wie dies in Fig. 3 dargestellt ist. Eine Zeit steuerung 47 ist in der Mitte des Chips angeordnet, so daß die Leitungslängen zur Verringerung von Taktverzerrungen annähernd gleich werden. Solche Taktverzerrungen würden sonst aufgrund der für die verschiedenen Schaltungsteile der integrierten Schaltung nötigen vielphasigen Taktsignale und aufgrund der großen Chipfläche entstehen.

Gewöhnlich müssen bei der Realisierung einer herkömmlichen logischen Verknüpfungseinrichtung durch eine hochintegrierte ein-Chip-Schaltung, eine Vielzahl von Signalleitungen zum Herausführen der Daten in der ALU zum Prüfen der Operation vorgesehen sein. Weil bei der erfindungsgemäßen logischen Verknüpfungseinrichtung jedoch zwei ALUs und ein Vergleicher vorgesehen sind, der die Daten der zwei Einheiten vergleicht, ist nur eine Signalleitung zum Herausführen des Vergleichs ergebnisses von der integrierten Schaltung unter Verwendung des Unstimmigkeitskennzeichensignals, das vom Vergleicher als Fehlererfassungsdatum geliefert wird, vorgesehen. Dadurch reduziert sich die Anzahl der Ausgangssignalstifte, die sonst zur Prüfung der Operation nötig wären.

Da die erfindungsgemäße logische Verknüpfungseinrichtung ihre Verknüpfungsoperation mittels der gedoppelten ALU durch den Vergleich der von diesen ausgegebenen Ergebnis daten durchführt, läßt sich ein Unfall, wie das Zusammen brechen einer Datenbank auch bei einer Fehlfunktion der dynamischen Schaltung in der einen ALU vermeiden, so daß eine hohe Zuverlässigkeit beim Betrieb der erfindungsgemäßen logischen Verknüpfungseinrichtung sichergestellt ist.

Claims

1. Logische Verknüpfungseinrichtung gekennzeichnet durch

- eine erste Arithmetik- und Logikeinheit (3; 33), die eine dynamische Schaltung mit Vorladefunktion aufweist, und
- eine zweite Arithmetik- und Logikeinheit (4; 34), die eine statische Schaltung aufweist und dieselbe Arbeitsfunktion wie die erste Arithmetik- und Logik einheit (3; 33) besitzt.

2. Logische Verknüpfungseinrichtung nach Anspruch 1, weiterhin gekennzeichnet durch

- einen Paritätsbitgenerator (7), der den Verarbeitungs ausgabedaten der ersten Arithmetik- und Logikeinheit (3; 33) ein Paritätsbit hinzufügt, und
- eine Zeitsteuerung (17; 47), die das Vorladen der ersten Arithmetik- und Logikeinheit (3; 33) und die Dateneingabe und -ausgabe der ersten und zweiten Arithmetik- und Logikeinheit (3; 33 und 4; 34) steuert.

3. Logische Verknüpfungseinrichtung nach Anspruch 2, weiterhin gekennzeichnet durch

- einen Vergleicher (8), der die Verarbeitungsausgabedaten der ersten Arithmetik- und Logikeinheit (3; 33) mit der der zweiten Arithmetik- und Logikeinheit (4; 34) vergleicht,
- ein Unstimmigkeitskennzeichenregister (16), das das Ausgangssignal des Vergleichers (8) empfängt,
- ein Eingaberegister (1, 2), durch das die erste und die zweite Arithmetik- und Logikeinheit mit gemein samen Daten versorgt werden.

4. Logische Verknüpfungseinrichtung nach Anspruch 3, weiterhin gekennzeichnet durch

- ein Ausgaberegister (10), das die Ausgabedaten, zu denen das Paritätsbit vom Paritätsbitgenerator (7) addiert wurde, empfängt,
- einen internen Speicher (11), der die Ausgabedaten des Ausgaberegisters (10) speichert,
- eine Speichersteuerung (13), die ein Schreibsteuer signal für den internen Speicher (11) erzeugt, und
- eine Steuereinrichtung (14, 15), die das Schreibsteuer signal der Speichersteuerung (13) abhängig vom Aus gangssignal des Unstimmigkeitskennzeichenregisters (16) unterdrückt.

5. Logische Verknüpfungseinrichtung nach Anspruch 4, dadurch gekennzeichnet,
daß der interne Speicher (11) eine Gruppe allgemeiner Register aufweist, die jeweils mehrere adressierbare Bereiche aufweisen, und
die Speichersteuerung (13) ein Adressensteuersignal, ein Schreibsteuersignal und ein Lesesteuersignal für den internen Speicher (11) erzeugt.

6. Logische Verknüpfungseinrichtung nach einem der vor angehenden Ansprüche, dadurch gekennzeichnet,
daß die Zeitsteuerung (17) fortlaufend ein Vorladezeit steuersignal, das der ersten Arithmetik- und Logikeinheit zugeführt wird, ein Datenübernahmezeitsteuersignal,
das dem Eingaberegister zugeführt wird, ein Datenüber nahmezeitsteuersignal, das dem Ausgaberegister zugeführt wird und ein Zeitsteuersignal erzeugt, das der Speicher steuerung zugeführt wird.

7. Logische Verknüpfungseinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß die Ausgabe des Unstimmigkeitskennzeichenregisters (16) einer übergeordneten Verarbeitungseinheit (19) zugeführt wird und ein Rücksetzsignal zum Rücksetzen der Zeitsteuerung und des Unstimmigkeitskennzeichen registers (16) auf das Ausgabesignal des Unstimmigkeits kennzeichenregisters (16) von der übergeordneten Ver arbeitungseinheit (19) empfangen wird.

8. Logische Verknüpfungseinrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die übergeordnete Verarbeitungseinheit (19) ein Service-Prozessor ist, der die Operation steuert.

9. Logische Verknüpfungseinrichtung nach Anspruch 6, dadurch gekennzeichnet, daß das Ausgaberegister (10) die Ausgabedaten von dem Paritätsbitgenerator (7) empfängt und sein Ausgabesignal dem internen Speicher (11) zuführt und in einen Signalweg eingeschaltet ist, über den die Ausgabedaten einer Nutzeinrichtung (18) zugeführt werden.

10. Logische Verknüpfungseinrichtung nach Anspruch 9, dadurch gekennzeichnet, daß die Nutzeinrichtung (18) eine Speichereinheit ist.

11. Logisches Verknüpfungsverfahren unter Verwendung einer logischen Verknüpfungseinrichtung, die eine erste und eine zweite Arithmetik- und Logikeinheit aufweist, wobei die erste Arithmetik- und Logikeinheit eine dynami sche Schaltung mit Vorladefunktion und die zweite Arith metik- und Logikeinheit eine statische Schaltung aufweist und dieselbe betriebliche Funktion wie die erste Einheit hat, gekennzeichnet durch folgende Schritte:

- Übernahme von Operationsdaten in ein Eingaberegister und gemeinsame Zufuhr dieser Operationsdaten zur ersten und zweiten Arithmetik- und Logikeinheit;
- Addition eines Paritätsbits zu den Verarbeitungsaus gabedaten der ersten Arithmetik- und Logikeinheit und Vergleich der Ausgabedaten der ersten Arithmetik- und Logikeinheit mit denen der zweiten Arithmetik- und Logikeinheit sowie Ausgabe des Vergleichsergebnisses; und
- Einschreiben der die Ergebnisdaten der ersten Arithmetik und Logikeinheit darstellenden Ausgabedaten zusammen mit dem Paritätsbit in einen internen Speicher, wenn das Ver gleichsergebnis zeigt, daß die Ergebnisdaten der ersten und der zweiten Arithmetik- und Logikeinheit dieselben sind oder Unterdrückung des Einschreibens der Ausgabe daten in den internen Speicher, wobei diese Ausgabedaten die Ergebnisdaten der ersten Arithmetik- und Logikeinheit zusammen mit dem Paritätsbit sind, wenn das Vergleichs ergebnis angibt, daß die Ergebnisdaten der ersten und der zweiten Arithmetik- und Logikeinheit ungleich sind.