DE3887224T2 - Halbleiterspeicheranordnung. - Google Patents

Description

• Diese Erfindung betrifft eine Halbleiterspeichervorrichtung, und insbesondere ein EPROM, in welchem Auslesedaten gemäß der Potentialdifferenz zwischen einem Speicherzellen- und einem Pseudozellenausgang erkannt werden.
• Eine Halbleiterspeichervorrichtung hat im allgemeinen einen zum Empfang eines Chipfreigabesignals geschalteten Eingangsanschluß, welches dazu dient, die Halbleiterspeichervorrichtung in einen aktiven oder Bereitschaftszustand zu versetzen. In Verbindung mit der Steuerung wird das Chipfreigabesignal vom Eingangsanschluß an einen Pufferverstärker gelegt und in ein Chipfreigabesignal mit einer für eine Speicherschaltung geeigneten Amplitude gewandelt. Im allgemeinen ist für die Speicherschaltung der Bereitschafts- oder aktive Modus eingestellt, wenn das Chipfreigabesignal auf dem Pegel "1" bzw. "0" liegt. Im Bereitschaftszustand wird verhindert, daß unnötigerweise Strom in die Speichervorrichtung fliegt. Die Strom- bzw. Leistungsaufnahme im Bereitschaftszustand ist deshalb geringer als im aktiven Zustand.
• Die Fig. 1 ist ein Schaltschema der Speicherschaltung des herkömmlichen EPROM (siehe US-A-4 223 394). In dieser Speicherschaltung werden Speicherzellen mit schwebendem Gate verwendet. Die Ausleseoperation erfolgt durch Anlegen einer Versorgungsspannung vom Spannungsquellenanschluß VCC, wenn das Chipfreigabesignal auf dem Pegel "0" liegt. Im Auslesemodus decodiert ein Zeilendecoder RD eine Zeilenadreßsignal, um eine Auslesespannung selektiv an eine der Wortleitungen WL1 bis WLn zu legen, und ein Spaltendecoder CD decodiert ein Spaltenadreßsignal, um selektiv einen der MOS- Transistoren T11 bis T1m anzusteuern. Ist beispielsweise die Speicherzelle MC11 durch Zeilen- und Spaltenadreßsignale vorgegeben, so wird über die Wortleitung WL1 eine Auslesespannung an die Speicherzelle MC11 gelegt. Zu diesem Zeitpunkt wird der Leitungszustand der Speicherzelle gemäß dem gespeicherten Datum bestimmt. Das heißt, die Speicherzelle MC11 wird leitend bzw. nichtleitend, wenn das gespeicherte Datum "1" bzw. "0" ist. Das gespeicherte Datum wird durch Erkennen des Potentials einer Bitleitung BL1 ausgelesen, welches entsprechend dem Leitungszustand der Speicherzelle MC11 eingestellt ist. Das Auslesedatum wird über den MOS-Transistor T11 an eine Datenleitung DL1 sowie über den MOS-Transistor T8 und die Datenleitung DL2 an eine Leseschaltung 2 geliefert. Die Leseschaltung 2 vergleicht ein dem Auslesedatum entsprechendes Eingangspotential VD mit einem Referenzpotential VREF von einer Referenzpotentialgeneratorschaltung RS und generiert entsprechend der Potentialdifferenz zwischen diesen ein Ausgangssignal "0" oder "1". Somit liefert die Leseschaltung 2 ein Ausgangssignal zur Ansteuerung einer Ausgangsschaltung 1, welche ihrerseits ein Ausgangsdatum entsprechend dem logischen Wert des Auslesedatums nach außen liefert. Das Referenzpotential VREF ist auf einen Potentialpegel zwischen den Potentialen der Datenleitung DL2 eingestellt, die jeweils mit Auslesen des Datums "1" bzw. "0" gesetzt werden.
• Bei dem in der Fig. 1 dargestellten EPROM ist die Referenzpotentialgeneratorschaltung RS so ausgebildet, daß sie hinsichtlich ihres Aufbaus derjenigen einer Hauptabschnittschaltung MS gleichwertig ist. Bei diesem Aufbau kann der Zustand, in dem das Potential einer Pseudodatenleitung DDL2 oder das Referenzpotential VREF gemäß einem aus einer der Pseudozellen DMC1 bis DMCn ausgelesenen Pseudodatum eingestellt wird, so gesetzt werden, daß er demjenigen entspricht, in dem das Potential der Datenleitung DL2 entsprechend dem aus einer der Speicherzellen MC11 bis MCnm ausgelesenen Datum eingestellt wird. Es ist jedoch erforderlich, die Referenzpotentialgeneratorschaltung RS so zu konfigurieren, daß das Referenzpotential VREF auf einem voreingestellten Potentialpegel liegt, so daß sie nicht exakt den gleichen Aufbau wie die Hauptabschnittschaltung MS haben kann. Ein N-Kanal-MOS- Transistor T0 z.B. ist so ausgeformt, daß er den N-Kanal-MOS- Transistoren T1 bis T1m entspricht, jedoch ist das Gate des N-Kanal-MOS-Transistors T0 mit dem auf 5 V eingestellten Spannungsquellenanschluß VCC gekoppelt, so daß der MOS- Transistor T0 im Gegensatz zu dem MOS-Transistoren T11 bis T1m im leitenden Zustand bleibt. Des weiteren hat ein Lasttransistor T1 für die Pseudozelle eine höhere Strombelastbarkeit als ein Lasttransistor T2 für die Speicherzelle, um die Referenzspannung VREF auf einen Potentialpegel zwischen den jeweiligen Potentialen der Datenleitung DL2 beim Auslesen der Daten "1" und "0" einzustellen.
• Der obenbeschriebene herkömmliche Aufbau kann die Ursache dafür sein, daß unerwünschte Daten nach der Aktivierung der Speicherschaltung ausgelesen werden. Wenn das Chipfreigabesignal auf dem Pegel "1" liegt, d.h. wenn die Speicherschaltung in den Bereitschaftsmodus eingestellt ist, sind die Datenleitungen DL1 und DL2 sowie DDL1 und DDL2 auf 0 V eingestellt. Fällt das Chipfreigabesignal von Pegel "1" auf Pegel "0" ab, so flieht ein Ladestrom vom Spannungsquellenanschluß VCC über die Last-MOS-Transistoren T2 und T7 in die Datenleitungen DL2 und DL1 sowie über die Last-MOS-Transistoren T1 und T9 in die Datenleitungen DDL2 und DDL1. Die Potentiale der Datenleitungen DL1, DL2, DDL1 und DDL2 werden durch die Ladeoperation der Last-MOS-Transistoren T2, T7, T1 und T9 von 0 V angehoben. Zu diesem Zeitpunkt werden der Zeilendecoder RD, der Spaltendecoder CD, die Leseschaltung 2 und die Ausgangsschaltung 1 ebenfalls aktiviert, so daß sie mit dem Abfall des Chipfreigabesignals beginnen zu arbeiten. Wie in den Fig. 2A und 2B gezeigt, steigt ein Potential VD der Datenleitung DL2 schneller als das Potential VREF der Datenleitung DDL2. Der Grund hierfür ist, daß die Datenleitungen DL1 und DL2 gegenüber den Bitleitungen BL1 bis BLm elektrisch isoliert sind, während die zur Bitleitung DBL gehörige parasitäre Kapazität zusammen mit den zu den Datenleitungen DDL1 und DDL2 gehörigen parasitären Kapazitäten über den MOS-Transistor T0 geladen werden. Ausgangssignale CO1 bis COm vom Spaltendecoder werden während der Dauer, in der das Chipfreigabesignal auf "1" gesetzt ist, auf den Pegel "0" gelegt. Die Decodieroperation des Spaltendecoders CD wird eingeleitet, wenn das Chipfreigabesignal CE1 auf den Pegel "0" abfällt. Nach Beendigung der Decodieroperation wird eines der Ausgangssignale CO1 bis COm auf den Pegel "1" gelegt, um einen entsprechenden der MOS-Transistoren T11 bis T1m einzuschalten bzw. leitend zu machen. Deshalb wird der Zeitpunkt, in dem eine der Bitleitungen BL1 bis BLm über den entsprechenden MOS-Transistor elektrisch mit den Datenleitungen DL1 und DL2 verbunden wird, entsprechend der Ansprechzeit des Spaltendecoders CD verzögert. Wenn das Potential VD das Potential VREF übersteigt, legt die Leseschaltung 2 das Potential der Datenleitung DS auf den Pegel "0", und ein Ausgangspotential der Ausgangsschaltung 1 wird als Datum "0" auf den Pegel "0" gesetzt.
• Wird die Gatespannung CO1 des MOS-Transistors T11 vom Spaltendecoder CD entsprechend dem Decodierergebnis angehoben, so wird z.B. der MOS-Transistor T11 eingeschaltet bzw. leitend, um die Bitleitung BL1 mit der Datenleitung DL1 elektrisch zu verbinden. Zu diesem Zeitpunkt wird ein Teil der in der parasitären Kapazität der Datenleitungen DL1 und DL2 gespeicherten Ladungen an die parasitäre Kapazität der Bitleitung BL1 übergeben, und das Potential VD der Datenleitung DL2 wird abgesenkt und dann wieder angehoben. Wenn das Potential VD der Datenleitung DL2 niedriger wird als das Potential VREF der Datenleitung DDL2 (siehe Fig. 2A und 2B), setzt die Leseschaltung 2 das Potential der Datenleitung DS auf den Pegel "1", und das Ausgangspotential der Ausgangsschaltung 1 wechselt nach "1" als Datum "1".
• Die Decodieroperation des Zeilendecoders RD wird mit einer Verzögerungszeit bezüglich der Decodieroperation des Spaltendecoders CD abgeschlossen. Wenn z.B. der Zeilendecoder RD das Potential der Wortleitung WL1 auf Basis des Decodierergebnisses anhebt, werden das Potential der Bitleitung BL1 entsprechend dem Leitungszustand der Speicherzelle MC11 und gleichzeitig das Potential der Bitleitung DBL entsprechend dem Leitungszustand der Pseudozelle DMC eingestellt. Zu diesem Zeitpunkt wird das Potential VREF der Datenleitung DDL2 gesenkt und auf einen vorgegebenen Pegel eingestellt.
• In einem Fall z.B., in dem das Datum "0" in der Speicherzelle MC11 gespeichert ist, wird das Potential VD der Datenleitung DL2 weiter angehoben und auf einen Potentialpegel über dem des Potentials VREF gelegt wie in der Fig. 2A dargestellt. Wenn das Potential VD der Datenleitung DL2 höher wird als das Potential VREF der Datenleitung DDL2, setzt die Leseschaltung 2 das Potential der Datenleitung DS auf den Pegel "0", und das Ausgangspotential der Ausgangsschaltung 1 wechselt nach "0" als Datum "0". Nach dem Einschalten des MOS-Transistors T11 steigt das Referenzpotential VREF schneller als das Potential VD. Der Grund hierfür ist, daß der Lasttransistor T1 eine höhere Strombelastbarkeit als der Lasttransistor T2 hat, wie oben beschrieben. In diesem Fall verlängert sich die Zeit, die das Potential VD benötigt, um auf einen höheren Pegel als das Potential VREF eingestellt zu werden.
• Im Gegensatz dazu wird in einem Fall, in dem das Datum "1" in der Speicherzelle MC11 gespeichert ist, der Anstieg des Potentials VD der Datenleitung DL2 abgebrochen, und das Potential VD wird auf einen niedrigeren Potentialpegel als das Potential VREF eingestellt, wie in der Fig. 2B gezeigt. Unterschreitet das Potential VD der Datenleitung DL2 das Potential VREF der Datenleitung DDL2, so setzt die Leseschaltung 2 das Potential der Datenleitung DS auf den Pegel "0", und das Ausgangspotential der Ausgangsschaltung 1 wird als Datum "1" auf dem Pegel "1" gehalten.
• In einem Fall, in dem das aus der Speicherzelle ausgelesene Datum "0" ist, wird ein Ausgangsdatum Dout zunächst auf "1" gesetzt und dann zu "0" geändert. In diesem Fall verlängert sich die zur Bestimmung des Ausgangsdatums Dout erforderliche Zeit um die Zeit zur Entladung der im Ausgangsanschluß PD gespeicherten Ladung. Wird andererseits der Ausgangsanschluß PD innerhalb einer kurzen Zeitspanne abwechselnd geladen und entladen, kann Spannungsquellenrauschen erzeugt werden.
• Um bei dem dem Stand der Technik entsprechenden Verfahren die Ausgabe unerwünschter Daten zu vermeiden, wird die Zeit zur Einleitung des Betriebs der Leseschaltung 2 und der Lastkreise in der Referenzpotentialgeneratorschaltung RS und der Hauptschaltung MS nach dem Anstieg des Chipfreigabesignals weiter verzögert. In diesem Fall werden die obigen Schaltungen angesteuert, nachdem das Datum aus einer gewählten Speicherzelle ausgelesen worden ist, womit die Lieferung unerwünschter Daten aus der Ausgangsschaltung 1 verhindert wird.
• Da jedoch bei diesem Verfahren die Ladeoperation der Datenleitungen DL1 und DL2 sowie der Pseudodatenleitungen DDL1 und DDL2 nach der Ansteuerung der Lastkreise in der Referenzpotentialgeneratorschaltung RS und des MOS-Transistors der Hauptschaltung eingeleitet wird, ist es unmöglich, die Zeit für die Datenausleseoperation hinreichend zu verkürzen.
• Weiterhin wird zur Lösung dieses Problems ein Verfahren bereitgestellt, welches die Bit- und Pseudobitleitungen im Bereitschaftsmodus auf einem voreingestellten Potential hält. Mit diesem Verfahren können die Daten selbst dann, wenn die Lastkreise der Referenzpotentialgeneratorschaltung RS und der Hauptschaltung MS nach dem Auslesen des Datums aus einer gewählten Speicherzelle angesteuert werden, mit hoher Geschwindigkeit exakt ausgelesen werden, da die Ladeoperation der Bitleitung bereits abgeschlossen ist. Wird jedoch die Bitleitung weiterhin mit dem voreingestellten Potential beaufschlagt, so kann die mit der Bitleitung gekoppelte Speicherzelle beeinflußt werden, und falls es sich bei dieser um einen Typ mit schwebendem Gate handelt, können die Daten aus folgendem Grund zerstört werden:
• In der EPROM-Zelle mit schwebendem Gate bedeutet der Zustand, in welchem Elektronen in das schwebende Gate zur Anhebung der Schwellspannung injiziert werden, ein Datum "0" und der Zustand, in welchem keine Elektronen injiziert werden, um die ursprünglich eingestellte Schwellspannung zu halten, bedeutet ein Datum "1". Wird also die Bitleitung weiterhin, wie oben beschrieben, mit der voreingestellten Spannung beaufschlagt, so wird ein Potential an den Drain des EPROM-Zelltransistors gelegt, so daß die Elektronen aus dem schwebenden Gate in den Drain verschoben werden können, wodurch die Schwellspannung gesenkt wird. Im Ergebnis kann sich der Inhalt der Speicherzelle manchmal von "0" nach "1" ändern.
• Die zum Stand der Technik gehörende EP-A-0 175 102 beschreibt eine Halbleiterspeichervorrichtung, welche einen Differentialleseverstärker mit vorab geänderten Eingangsknoten umfast. Die Halbleiterspeichervorrichtung verfügt über eine erste und eine zweite Bitleitung, von denen jede mit einer Speicherzelle und einer Pseudozelle gekoppelt ist, welche jeweils einen nichtflüchtigen Transistor umfassen. Die erste und zweite Bitleitung sind jeweils mit Generatoren zur Erzeugung einer hohen Spannung verbunden, die zum Zeitpunkt der Datenprogrammierung angelegt wird. Während der Zeit des Datenlesens erfassen eine Datendetektor- und Speichereinrichtung mit einer Flipflop-Schaltung sowie der Differentialleseverstärker die Daten, wodurch eine Potentialdifferenz zwischen der ersten und zweiten Bitleitung verstärkt wird. Während der Zeit des Datenschreibens speichert die Datendetektor- und Speichereinrichtung vorübergehend Daten entsprechend den Inhalten der extern zugeführten Schreibdaten. Ein erster Schalttransistor ist zwischen dem ersten Dateneingangs-/Ausgangsknoten der Datendetektor- und Speichereinrichtung und der ersten Bitleitung vorgesehen. Ein zweiter Schalttransistor ist zwischen dem zweiten Dateneingangs-/ Ausgangsknoten der Datendetektor- und Speichereinrichtung und der zweiten Bitleitung vorgesehen. Die gepaarten Schalttransistoren werden in Übereinstimmung mit dem Betriebsmodus der Speichereinrichtung gesteuert.
• Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichereinrichtung mit einer Speicherzelle, aus der Daten mit hoher Geschwindigkeit ausgelesen werden können, ohne ein Problem der Art zu verursachen, daß das Zelldatum fälschlich geändert wird, bereitzustellen.
• Zur Lösung dieser Aufgabe stellt die vorliegende Erfindung eine Halbleiterspeichervorrichtung gemäß Anspruch 1 bereit.
• Wird bei der Halbleiterspeichervorrichtung des obenbeschriebenen Aufbaus die Speichervorrichtung aktiviert, wird die Spaltenleitung mittels des ersten Lastkreises mit hoher Geschwindigkeit geladen, und die Pseudospaltenleitung wird mittels des zweiten Lastkreises mit hoher Geschwindigkeit geladen. Des weiteren wird die Potentialdifferenz zwischen den Abschnitten der Spaltenleitung und der Pseudospaltenleitung, welche mit der Datenleseschaltung verbunden sind, durch die erste Ausgleichsschaltung verringert oder auf Null gesetzt, und die Potentialdifferenz zwischen dem mit den Speicherzellen verbundenen Abschnitt der Spaltenleitung und dem mit der Pseudozellenleitung verbundenen Abschnitt der Pseudodatenleitung durch die zweite Ausgleichsschaltung verringert oder auf Null gesetzt. Die Potentiale an den beiden Eingangsanschlüssen der Datenleseschaltung nähern sich deshalb einander an, wenn das Potential der Zeilenleitung den voreingestellten Pegel erreicht. Nachdem das Potential der Zeilenleitung den voreingestellten Pegel erreicht hat und das Datum aus der Speicherzelle ausgelesen worden ist, wird sich das Potential eines der Eingangsanschlüsse der Datenleseschaltung entsprechend dem Auslesedatum ändern. Auf diese Weise werden instabile Daten nicht nach außen geschickt, und die Daten können aufgrund der schnellen Ladeoperation des ersten und zweiten Lastkreises unter hoher Geschwindigkeit ausgelesen werden. Da weiterhin die Spaltenleitung nach der Aktivierung des Chipfreigabesignals geladen wird, ist es nicht mehr möglich, das Zelldatum im Bereitschaftsmodus durch Anlegen eines hohen Potentials an die Spaltenleitung zu zerstoren.
• Diese Erfindung wird anhand der nachfolgenden detaillierten Beschreibung in Zusammenhang mit den beiliegenden Zeichnungen erläutert; es zeigen:
• Fig. 1A und 1B Schaltschemata des Aufbaus einer Speicherschaltung des herkömmlichen EPROM;
• Fig. 2A und 2B Wellenform- bzw. Impulsdiagramme der Signale in der Speicherschaltung gemäß Fig. 1A und 1B;
• Fig. 3A und 3B Schaltschemata des Aufbaus einer Speicherschaltung eines EPROM entsprechend einem erfindungsgemäßen Ausführungsbeispiels;
• Fig. 4 ein Schaltschema des Aufbaus eines eine Vorspannungsschaltung in der Speicherschaltung gemäß Fig. 3A und 3B bildenden Inverters;
• Fig. 5A und 5B Wellenform- bzw. Impulsdiagramme der Signale in der Speicherschaltung gemäß Fig. 3A und 3B in einem Fall, in welchem die Ausgleichsschaltungen in der Speicherschaltung entfallen;
• Fig. 6A und 6B Wellenform- bzw. Impulsdiagramme der Signale zur Erläuterung der Funktionsweise der Speicherschaltung gemäß Fig. 3A und 3B;
• Fig. 7A und 7B Wellenform- bzw. Impulsdiagramme der Signale in der Speicherschaltung gemäß Fig. 3A und 3B in einem Fall, in welchem eine der Ausgleichsschaltungen in der Speicherschaltung entfällt;
• Fig. 8 ein Schaltschema des detaillierten Aufbaus eines Schaltungsbeispiels für die Generierung von Steuersignalen zur Verwendung in der Speicherschaltung gemäß Fig. 3A und 3B; und
• Fig. 9 eine Modifikation der Speicherschaltung gemäß Fig. 3A und 3B.
• Im folgenden wird unter Bezugnahme auf die Fig. 3A und 3B ein EPROM entsprechend einer erfindungsgemäßen Ausführungsform beschrieben.
• Die Fig. 3A und 3B sind Schaltschemata einer Speicherschaltung des EPROM. Wie das herkömmliche EPROM der Fig. 1A und 1B umfaßt das EPROM der Fig. 3A und 3B eine Datenleseschaltung 2, welche so ausgebildet ist, daß sie ein Potential VD einer Datenleitung DL2, welche entsprechend einem aus einer Speicherzelle MC11 bis MC1nm einer Hauptschaltung MS ausgelesenen Datum eingestellt ist, und ein Potential VREF einer Referenzpotentialgeneratorschaltung RS, welche durch Auslesen eines Datums "1" aus einer Pseudozelle DMC1 bis DMCn eingestellt ist, vergleicht, und das aus der Speicherzelle ausgelesene Datum wird entsprechend dem Vergleichsergebnis oder der Differenz zwischen den verglichenen Potentialen bestimmt. Pseudodatenleitungen DDL1 und DDL2 sowie Datenleitungen DL1 und DL2 sind wie im herkömmlichen Fall mit Ladelasttransistoren T1 und T2 und außerdem mit Ladeschaltungen 11 und 12 gekoppelt, um eine schnelle Ladeoperation zu verwirklichen.
• Die Ladeschaltung 11 ist so aufgebaut, daß sie in Reihe geschaltete P-Kanal-MOS-Transistoren T3 und T4 enthält, und die Versorgung der Ladeschaltung 11 mit einer Versorgungsspannung wird mittels eines P-Kanal-MOS-Transistors T40 gesteuert, dessen Leitungszustand wie im Fall des Lasttransistors T1 durch ein Chipfreigabesignal gesteuert wird. Das Gate eines P-Kanal-MOS-Transistors T3 ist mit einem Empfangssteuersignal DO gekoppelt, welches von einer Taktsteuerschaltung TC generiert wird, um den Betrieb der Ladeschaltung 11 zu steuern. Das Steuersignal DO ergibt sich durch Verzögerung des Chipfreigabesignals um eine bestimmte Zeitspanne, und es wird vom Pegel "0" auf den Pegel "1" angehoben, nachdem eine der Wortleitungen WL1 bis WLm auf das Auslesepotential gelegt ist. Mit anderen Worten, der Lasttransistor T11 und die Ladeschaltung 11 werden angesteuert, um die Pseudodatenleitungen DDL1 und DDL2 sowie die Pseudobitleitung DBL rasch während einer Zeitspanne vom Abfall des Chipfreigabesignals zum Anstieg des Steuersignals DO zu laden. Wenn das Steuersignal auf den Pegel "1" gelegt ist, wird nur der Lasttransistor T1 zur Ausführung der Ladeoperation angesteuert.
• Die Ladeschaltung 12 ist in ähnlicher Weise so aufgebaut, daß sie in Reihe geschaltete P-Kanal-MOS-Transistoren T5 und T6 enthält, und die Versorgung der Ladeschaltung 12 mit einer Versorgungsspannung wird mittels eines P-Kanal-MOS-Transistors T41 gesteuert, dessen Leitungszustand durch das Chipfreigabesignal gesteuert wird. Außerdem wird die Ladeschaltung 12 durch das Steuersignal DO gesteuert. Der Lasttransistor T2 und die Ladeschaltung 12 werden also so angesteuert, daß sie die Ladeoperation während einer Zeitspanne vom Abfall des Chipfreigabesignals zum Anstieg des Steuersignals DC ausführen.
• Weiterhin enthält das EPROM eine erste Ausgleichsschaltung 21, welche dafür sorgt, daß die Potentialdifferenz zwischen der Datenleitung DL2 und der Pseudodatenleitung DDL2 verringert oder auf Null gesetzt wird und eine zweite Ausgleichsschaltung 22, welche die Potentialdifferenz zwischen der Datenleitung DL1 und der Pseudodatenleitung DDL1 verringert oder auf Null setzt.
• Die Ausgleichsschaltung 21 enthält eine Parallelschaltung aus einem P-Kanal-MOS-Transistor PR1 und einem N-Kanal-MOS-Transistor PR2, deren Gates zum Empfang des Steuersignals DO bzw. des invertierten Steuersignals geschaltet sind. Dies bedeutet, daß die Ausgleichsschaltung 21 die Datenleitung DL2 elektrisch mit der Pseudodatenleitung DDL2 verbindet, bis das Steuersignal DO auf den Pegel "1" gesetzt ist.
• Die Ausgleichsschaltung 22 enthält eine Parallelschaltung aus einem P-Kanal-MOS-Transistor PR3 und einem N-Kanal-MOS-Transistor PR4, deren Gates zum Empfang des Steuersignals DO bzw. des invertierten Steuersignals geschaltet sind. Dies bedeutet, daß die Ausgleichsschaltung 22 die Datenleitung DL1 elektrisch mit der Pseudodatenleitung DDL1 verbindet, bis das Steuersignal DO auf den Pegel "1" gesetzt ist.
• Ein Potential VD1 der Datenleitung DL2 ändert sich, wenn ein Datum aus der gewählten Speicherzelle MC ausgelesen wird. Die Änderung des Potentials VD1 wird verstärkt und die verstärkte Änderung als ein Potential VD an die Leseschaltung 2 gelegt. Zu diesem Zweck sind beispielsweise weiterhin eine aus einem Inverter mit einem P-Kanal-MOS-Transistor T30 und einem N- Kanal-MOS-Transistor T31 aufgebaute Vorspannungsschaltung 3b mit einer Schwellspannung von im wesentlichen 0 V (Fig. 4) ein Last-N-Kanal-MOS-Transistor T7, dessen Leitungszustand durch einen Ausgang a der Vorspannungsschaltung 3b gesteuert wird, und ein Übertragungsgate-N-Kanal-MOS-Transistor T8 zum Versatz des Pegels vorgesehen. Der N-Kanal-MOS-Transistor T8 dient zur Trennung des pegelversetzten Potentials VD vom Potential VD1.
• Analog sind eine Vorspannungsschaltung 3a, ein Last-N-Kanal- MOS-Transistor T9 und ein Übertragungsgate-N-Kanal-MOS-Transistor T10 für den Pegelversatz mit der Pseudodatenleitung DDL verbunden. Die Vorspannschaltung 3a wird ebenfalls durch einen Inverter gemäß Fig. 4 gebildet.
• Die Leseschaltung gemäß Fig. 3A hat den üblichen Aufbau eines Differentialverstärkers. Da jedoch das Steuersignal an das Gate eines P-Kanal-MOS-Transistors T21 gelegt wird, wird dieser zum Zeitpunkt des Abfalls des Steuersignals angesteuert, im Gegensatz zu dem dem Stand der Technik entsprechenden Fall, in dem die Leseschaltung bei Vorliegen des Chipfreigabesignals angesteuert wird. Eine Ausgangsdatenleitung DS der Leseschaltung 2 ist mit einem Ende eines N-Kanal-MOS- Transistors T22 gekoppelt, welcher mit dem anderen Ende geerdet und von dem ein Gate zum Empfang des Steuersignals geschaltet ist. Mit diesem Aufbau kann das Potential der Ausgangsleitung DS in einem Zeitraum vom Abfall des Chipfreigabesignals zum Abfall des Steuersignals stabil eingestellt werden.
• Wie im dem Stand der Technik entsprechenden Fall ist die Ausgangsschaltung 1 so aufgebaut, daß sie eine aus einem P- Kanal-MOS-Transistor T23 und einem N-Kanal-MOS-Transistor T24 bestehende Ausgangspufferschaltung, ein NAND-Gate 101, von welchem ein Eingangsanschluß zum Empfang eines Ausgangs freigabesignals OE1 und der andere Eingangsanschluß zum Empfang eines Ausgangs der Leseschaltung 2 geschaltet ist und ein NOR-Gate 102, von welchem ein Eingangsanschluß zum Empfang des Signals und der andere Eingangsanschluß zum Empfang eines Signals DS geschaltet ist. Ein Ausgang des NAND-Gate 101 wird an das Gate des Transistors T23 und ein Ausgang des NOR-Gate 102 wird an das Gate des Transistors T24 gelegt. Ein Ausgang der Ausgangspufferschaltung wird als Ausgangsdatum DOUT vom Ausgangsanschluß PD nach außen geliefert.
• Für die entsprechenden Bitleitungen vorgesehene N-Kanal-MOS- Transistoren T01 bis T0m sowie ein für die Pseudobitleitung DBL vorgesehener N-Kanal-MOS-Transistor T0' sind zum Empfang des Chipfreigabesignls an ihren Gates geschaltet und werden dazu herangezogen, die Potentiale der Bitleitungen BL1 bis BLm und der Pseudobitleitung DBL auf das Massepotential einzustellen.
• Der N-Kanal-MOS-Transistor T0 ist dazu vorgesehen, auf die Spaltenauswahltransistoren T11 bis T1m der Hauptschaltung MS anzusprechen und befindet sich stets im leitenden Zustand.
• Nunmehr wird eine Funktionsweise des EPROM beschrieben. Um den Einfluß der Ausgleichsschaltungen 21 und 22 zu verdeutlichen, wird zunächst unter Bezugnahme auf die Fig. 5A und 5B die Funktionsweise für den Fall erläutert, in dem die Ausgleichsschaltungen 21 und 22 im Halbleiterspeicher der Fig. 3A und 3B entfallen.
• Die Fig. 5A ist ein Wellenform- bzw. Impulsdiagramm, welches die erhaltenen Wellen- bzw. Impulsformen in dem Fall darstellt, in dem ein Datum "0" aus der Speicherzelle MC11 ausgelesen wird, und die Fig. 5B ist ein Wellenform- bzw. Impulsdiagramm der erhaltenen Wellen- bzw. Impulsformen in dem Fall, in dem ein Datum "1" aus der Speicherzelle MC11 ausgelesen wird. Mit dem Abfall des Chipfreigabesignals wird die Ladeoperation der Datenleitungen DL1 und DL2 ausgeführt. Zu diesem Zeitpunkt bleiben die MOS-Transistoren T11 bis T1m im nichtleitenden Zustand. Die Ladeoperation einer der Bitleitungen BL1 bis BLm wird erst dann ausgeführt, wenn die Decodieroperation des Spaltendecoders CD abgeschlossen ist. Die Ladegeschwindigkeit wird außerdem durch die Ladeschaltung 12 verbessert. Die Potentiale der Datenleitungen DL1 und DL2 steigen deshalb unmittelbar nach Beginn der Ladeoperation schnell an. Da sich der Transistor T0 stets im leitenden Zustand befindet, werden demgegenüber die Pseudodatenleitungen DDL1 und DDL2 zusammen mit den Pseudobitleitungen DBL unmittelbar nach dem Abfall des Chipfreigabesignals geladen. Wie aus den Fig. 5A und 5B ersichtlich ist, wird das Ausgangspotential VREF der Referenzpotentialgeneratorschaltung RS zunächst so eingestellt, daß es niedriger ist als das Ausgangspotential VD der Hauptschaltung MS. In dieser Schaltung wird das Chipfreigabesignal an das Gate des Transistors T0' gelegt. Der Transistor T0' wird deshalb ausgeschaltet, wenn das Chipfreigabesignal abfällt.
• Spaltenauswahlsignale CO1 bis COm des Spaltendecoders CD sind im Bereitschaftsmodus, in dem das Chipfreiegabesignal auf den Pegel "1" gesetzt ist, alle auf den Pegel "0" gesetzt. Fällt das Chipfreigabesignal von Pegel "1" auf "0", um den aktiven Zustand zu setzen, so wird eines der Spaltensignale CO1 bis COm selektiv auf den Pegel "1" gelegt, um einen entsprechenden der Spaltenauswahltransistoren T11 bis T1m selektiv einzuschalten. Zu diesem Zeitpunkt hat die Ladeoperation der Pseudobitleitung DBL bereits begonnen, und sie wird auf dass gleiche Potential wie die Pseudodatenleitungen DDL1 und DDL2 gelegt. Danach wird die Ladeoperation einer der Bitleitungen BL1 bis BLm eingeleitet. Haben in diesem Fall die Ladeschaltung 12 und der Lasttransistor T2 im wesentlichen die gleiche Ladefähigkeit wie die Referenzpotentialgeneratorschaltung RS, so wird das Potential VD niedriger als das Potential VREF. Wird die Ladeoperation in diesem Zustand kontinuierlich ausgeführt, so reduziert sich die Differenz zwischen den Potentialen VD und VREF nicht. Nachdem die Operation des Zeilendecoders RD abgeschlossen und die Auslesebedingung, unter der Daten aus einer gewählten Speicherzelle ausgelesen werden können, eingestellt ist, steigt das Steuersignal DO an und das Signal DO fällt ab, wodurch die Ladeoperation der Ladeschaltungen 11 und 12 unterbrochen wird. Wird das Datum von der Leseschaltung 2 an die Ausgangsschaltung 1 geliefert und wird ein Datum "0" aus der Speicherzelle ausgelesen (Fig. 5A), so wird die Bestimmung des Ausgangsdatums um eine der Differenz zwischen den Potentialen VREF und VD entsprechende Zeit verzögert. Wie in der Fig. 5A gezeigt bedeutet das Ausgangsdatum DS von der Leseschaltung 2 in einer Zeitspanne ab dem Zeitpunkt, zu dem die Leseschaltung 2 durch das Steuersignal DO aktiviert wird, bis zu dem Zeitpunkt, zu dem die Pegel der Potentiale VREF und VD umgekehrt werden, "1", und ein falsches Datum Dout wird nach außen abgesetzt.
• Um die Ausgabe eines solchen falschen Datums zu vermeiden, verwendet man im erfindungsgemäßen Halbleiterspeicher die Ausgleichsschaltungen 21 und 22, und die Potentiale VD bzw. VD1 werden auf die Potentiale VREF bzw. VDD1 abgeglichen.
• Im folgenden wird die in einem Fall, in welchem die Ausgleichsschaltungen 21 und 22 verwendet werden, resultierende Funktionsweise unter Bezugnahme auf die Fig. 6A und 6B beschrieben. Mit dem Abfall des Chipfreigabesignals wird die Ladeoperation der Pseudodatenleitungen DDL1 und DDL2 sowie der Pseudobitleitung DBL wie oben beschrieben eingeleitet. In diesem Fall wird jedoch die die Ladeschaltung von der Hauptschaltung zu den Pseudodatenleitungen DDL1 und DDL2 über die Ausgleichsschaltungen 21 und 22 gespeist, und deshalb nimmt- die Differenz zwischen den Potentialen VD und VREF nicht zu. Ist außerdem eines der Spaltenauswahlsignale CO1 bis COn auf den Pegel "1" gesetzt und ein entsprechender der Spaltenauswahltransistoren T11 bis T1m eingeschaltet, um die Bitleitung zu laden, so wird ein Ladestrom von der Referenzpotentialgeneratorschaltung RS über die Ausgleichsschaltungen 21 und 22 an die Datenleitungen DL1 und DL2 geliefert. Die Differenz zwischen den Potentialen VD und VREF nimmt deshalb nicht zu. Wenn weiterhin das Steuersignal DO abfällt und das Steuersignal ansteigt, werden die Ladeoperation der Ladeschaltungen 11 und 12 sowie die Ausgleichsoperation der Ausgleichsschaltungen 21 und 22 unterbrochen, und die Leseschaltung 2 wird in den aktiven Zustand versetzt. Die Datenleitungen DL2 und DDL2 werden weiterhin mittels der Lasttransistoren T1 und T2 geladen. Das Potential VREF ist höher eingestellt als das Potential VD in der Fig. 6B. Der Grund hierfür ist, daß die Ladefähigkeit des Lasttransistors T1 größer ist als diejenige des Lasttransistors T2. Beim Auslesen eines Datums "1" beginnt ein Entladestrom von jeder der Datenleitungen DL2 und DDL2 zu fliegen. Sind die Potentiale VD1 und VD unmittelbar vor der Pegeländerung der Signale DO und jeweils gleich eingestellt wie die entsprechenden Potentiale VDD1 und VREF, wird das Potential VD der Hauptschaltung MS schneller abgesenkt, da durch die Speicherzelle und die Pseudozelle ein gleich hoher Ladestrom fliegt. Deshalb kann, wie in der Fig. 6B gezeigt, die Beziehung zwischen den Pegeln der Potentiale VREF und VD zum Zeitpunkt des Auslesens von Datum "1" rasch bestimmt werden. Wird dagegen, wie in der Fig. 6A gezeigt, ein Datum "0" ausgelesen, so wird das Potential VREF von der Referenzpotentialgeneratorschaltung wie zuvor beschrieben gesenkt. Andererseits steigt das Potential VD der Hauptschaltung MS durch die Ladeoperation auf einen stabilen Pegel, da die Datenleitung DL2 nicht über die Speicherzelle entladen wird. Als Ergebnis werden die Pegel der Potentiale VREF und VD nicht umgekehrt. Auf diese Weise kann das Auslesen der Daten "1" und "0" korrekt mit hoher Geschwindigkeit erfolgen.
• Das Ausführungsbeispiel hat die Ladeschaltungen 11 und 12. Die Schaltungen 11 und 12 können entfallen, wenn die parasitären Kapazitäten der Datenleitungen relativ niedrig sind. Entfällt die Ladeschaltung 11 und wird die folgende Gleichung (1) oder (2) erfüllt, so wird das Stromtreibervermögen bzw. die Strombelastbarkeit der Ausgleichsschaltung niedriger.
• (Stromtreibervermögen des Lasttransistors T1) = (Stromtreibervermögen des Lasttransistors T2) + (Stromtreibervermögen der Ladeschaltung 12) ... (1)
• (Stromtreibervermögen des Lasttransistors T1) + (Stromtreibervermögen der Ladeschaltung 11) = (Stromtreibervermögen des Lasttransistors T2) + (Stromtreibervermögen der Ladeschaltung 12) ... (2)
• Die Fig. 9 zeigt eine Modifikation der Speicherzellenanordnung der Speichervorrichtung gemäß den Fig. 3A und 3B. Die Pseudozellen DMC11 bis DMCnm sind entsprechend den Speicherzellen MC11 bis MCnm vorgesehen. Pseudobitleitungen DBL11 bis DBLnm sind mit Spalten der Pseudozellen DMC11 bis DMCnm und Wortleitungen WL1 bis WLn mit Zeilen der Pseudozellen DMC11 bis DMCnm verbunden. MOS-Transistoren T11' bis T1m' sind für die MOS-Transistoren T11 bis T1m vorgesehen und zwischen der Datenleitung DDL1 und den entprechenden Pseudobitleitungen DBL11 bis DBLnm eingeschaltet. Die Ausgangssignaße CO1 bis COm werden an die Gates der MOS-Transistoren T11' bis T1m' gelegt. So speichern beispielsweise die Pseudozellen DMC11 bis DMCnm Datenelemente, welche von den in den entsprechenden Speicherzellen MC11 bis MCnm voreingestelten verschieden sind.
• Im obenbeschriebenen Halbleiterspeicher werden die Potentiale VREF und VD sowie die Potentiale VDD1 und VD1 mit Hilfe der Ausgleichsschaltungen 21 und 22 einander angeglichen. Wenn auf die Ausgleichsschaltung 22 verzichtet wird, so daß die Potentiale VDD1 und VD1 nicht angeglichen werden, können die in den Fig. 7A und 73 dargestellten Signalwellenformen erzielt werden. In diesem Fall erscheinen, wie in der Fig. 7A gezeigt aufgrund der Differenz in der Ladegeschwindigkeit beim Auslesen des Zelldatums "0" vorübergehend fehlerhafte Daten im Ausgang DS der Leseschaltung 2. Wie für das Potential VD1 der Datenleitung DL1 beschrieben, schwankt insbesondere das Potential VD1 der Datenleitung DL1 geringfügig. Diese kleine Schwankung des Potentials VD1 wird verstärkt und an die Datenleitung DL2 geliefert, um eine schnellere Operation zu erzielen. Werden die Potentiale der Datenleitungen DL1 und DDL1 nicht ausgeglichen, so resultiert die Potentialdifferenz dieser Leitungen in einer Potentialdifferenz der Datenleitungen DL2 und DDL21 wie durch den Pfeil A in der Fig. 2A angedeutet. Die Leseschaltung 2 erkennt diese Differenz und setzt ein fehlerhaftes Datum ab, wie durch den Pfeil B in der Fig. 7A angezeigt. Um das Auftreten des fehlerhaften Datums zu verhindern und um die Verzögerung der Zugriffsoperation aufgrund der durch das Auftreten des fehlerhaften Datums bedingten Lade- und Entladeoperation zu unterdrücken, ist es sehr wichtig, nicht nur die Potentiale VD und VREF, sondern auch die Potentiale VD1 und VDD1 auszugleichen.
• Entsprechend der obigen Erläuterung der Funktionsweise der Schaltung erhält man die Steuersignale DO und durch Verzögern der Signale CE1 und , es ist jedoch auch möglich, die Signale DO und als Reaktion auf die Änderung des Signals in Impulsform zu erhalten.
• Die Fig. 8 zeigt den detaillierten Aufbau einer Schaltung zur Generierung der Steuersignale DO und . Um die Erfassungsoperation der Leseschaltung 2 synchron mit dem Anstieg des Potentials jeder der Wortleitungen WL1 bis WLm einzuleiten, verzögert die Schaltung gemäß Fig. 8 das Signal mittels einer Verzögerungsschaltung, welche eine Ersatzschaltung der Wortleitung WL1 enthält, des Zeilendecoders RD und der zur Wahl der Wortleitung WL1 zugeordneten Adreßpufferschaltung RB. In der Fig. 8 entsprechen ein NOR-Gate 201, eine Inverter 202, ein P-Kanal-MOS-Transistor 203, ein N-Kanal-MOS-Transistor 204 und Inverter 205 bis 207 der Adreßpufferschaltung RB. Ein P-Kanal-MOS-Transistor 208, ein N-Kanal-MOS-Transistor 209, ein NAND-Gate 210, ein Inverter 211, N-Kanal-MOS- Transistoren 212 bis 217, ein P-Kanal-MOS-Transistor 218, ein NOR-Gate 219, Transistoren des Verarmungstyps 220 und 221 und ein N-Kanal-MOS-Transistor 222 entsprechen dem Zeilendecoder RD, und Transistoren mit schwebendem Gate 2231 bis 223n entsprechen den mit der Wortleitung WL1 verbundenen Speicherzellen MC11 bis MC1m. Bei der Leitung WL handelt es sich um eine der Wortleitung WL1 entsprechende Pseudozeilenleitung. Die Leitung WL kann durch eine Zeitkonstantenschaltung ersetzt werden, deren Kapazität und Widerstand nicht niedriger sind als die entsprechenden Werte der Wortleitung WL1. Des weiteren entsprechen ein NAND-Gate 224, ein Inverter 225, ein Übertragungsgate 226, ein N-Kanal-MOS-Transistor 227 und ein Inverter 228 dem Verzögerungsabschnitt zur Bestimmung z.B. des Zeitpunkts des Anstiegs von Signal DO, nachdem das Potential der Wortleitung WL1 einen voreingestellten Potentialpegel erreicht hat. In diesem Fall werden das Steuersignal DO aus dem Ausgang des Inverters 228 und das Steuersignal DO aus der nachgeschalteten Stufe des Inverters 229 abgeleitet. Ist die Zeitkonstante der Pseudozeilenleitung länger eingestellt als die der Wortleitung WL1, kann der Verzögerungsabschnitt entfallen. Des weiteren werden die Steuersignale DO und DO über ein NAND-Gate 300, einen Inverter 301, ein Übertragungsgate 302, einen N-Kanal-MOS-Transistor 303, einen Inverter 304, ein NAND-Gate 305 und einen Inverter 306 verzögert, so daß ein Steuersignal OEON abgeleitet wird, welches zum Erhalt eines Ausgangsfreigabesignals OE1 oder herangezogen wird.
• Das Signal OEON dient dazu, die Generierung des Datums Dout synchron mit dem Ausgang DS während einer Zeitspanne ab dem Zeitpunkt des Beginns der Operation der Leseschaltung 2 als Reaktion auf die Änderung der Signale DO und bis zu dem Zeitpunkt, zu dem das Potential der Ausgangsdatenleitung DS der Datenleseschaltung 2 bestimmt ist, zu verhindern. Werden die Signale OE1 und vor der Änderung der Signale DO und geändert, wird ein Datum "0" nach außen geliefert, bis das korrekte Datum auf der Datenleitung DS als Reaktion auf die Änderung der Signale DO und ausgegeben wird, da in diesem Fall das Potential der Leitung DS durch das Signal DO auf das Massepotential abgesenkt wird. Sind also die Signale OE1 und so eingestellt, daß sie sich nach der Änderung der Signale DO und ändern, werden die Transistoren T23 und T24 während einer Zeitspanne ab dem Zeitpunkt, in dem die Steuersignale DO und geändert werden, bis zu dem Zeitpunkt, in dem die Signale OE1 und geändert werden, im nichtleitenden Zustand gehalten, wodurch keine wirksamen Daten ausgegeben werden. Somit kann das Potential der Datenleitung DS in der obigen Zeitspanne bestimmt werden, und es wird möglich, ein korrektes Datum Dout abzusetzen.
• Vorzugsweise wird die Pseudobitleitung DBL im wesentlichen mit dem gleichen Aufbau ausgebildet und in im wesentlichen gleicher Weise betrieben wie die Bitleitungen BL1 bis BLn der Hauptschaltung MS. Zu diesem Zweck ist es möglich, das Chipfreigabesignal an das Gate des MOS-Transistors T0 zu legen, so daß der Transistor T0 eingeschaltet werden kann, wenn das Signal aktiviert ist.
• In der obenbeschriebenen Ausführungsform enthält die Ausgleichsschaltung 22 MOS-Transistoren PR3 und PR4. Der MOS- Transistor PR3 kann entfallen. Wird der MOS-Transistor PR3 nicht verwendet, ist der MOS-Transistor PR4 vorzugsweise mit einer niedrigeren Schwellspannung auszuführen. Hat der MOS- Transistor PR4 eine Schwellspannung von z.B. 0 V, so wird der Ausgleichswirkungsgrad deutlich verbessert.
• Im Ausführungsbeispiel wird das Chipfreigabesignal an das NOR-Gate 219 gelegt, um die Pseudozeilenleitung WL unmittelbar nach dem Anstieg des Chipfreigabesignals auf den Pegel "1" zu entladen und die Speichervorrichtung in den Bereitschaftszustand zu versetzen, so daß diese in den aktiven Zustand gesetzt werden kann. Die Pseudozeilenleitung WL wird selbst dann zuverlässig entladen, wenn die Zeitspanne relativ kurz ist, in der das Chipfreigabesignal auf dem Pegel "1" gehalten wird.
• Außerdem wird das Chipfreigabesignal über den Inverter 225 an das NAND-Gate 224 gelegt, um im wesentlichen die gleiche Funktion zu erfüllen, wie vorigen Absatz beschrieben, und die aus dem Übertragungsgate 226 und der Kapazität 227 aufgebaute-Verzögerungsschaltung wird rasch geladen.
• Wie oben beschrieben, können gemäß dieser Erfindung korrekte Daten mit hoher Geschwindigkeit ausgelesen werden, ohne den Inhalt des Zelldatums zu beeinflussen. Da außerdem das Auftreten fehlerhafter Daten im Ausgang der Leseschaltung 2 verhindert wird, werden derartige Risiken nicht nach außen übertragen, so daß man eine äußerst zuverlässige Datenausleseoperation verwirklichen kann.

Claims (25)

1. Halbleiterspeichervorrichtung, welche folgendes umfaßt:

- eine Vielzahl von Zeilenleitungen (WL1 - WLn);

- eine Zeilenauswahleinrichtung (RD) zur Wahl einer der Zeilenleitungen (WL1 - WLn) und zur Lieferung eines Steuersignals an die gewählte Zeilenleitung (WL1);

- eine Vielzahl von Speicherzellen (MC11 - MCn1), welche jeweils mit diesen Zeilenleitungen (WL1 - WLn) verbunden sind;

- eine mit den Speicherzellen (MC11 - MCn1) verbundene Spaltenleitung (BL1, DL1, DL2), deren Potential sich gemäß den in der vom Steuersignal angesteuerten Speicherzelle (MC11) gespeicherten Daten ändert;

- eine Vielzahl von Pseudozellen (DMC1 - DMCn), welche jeweils mit den Zeilenleitungen (WL1 - WLn) verbunden sind;

- eine mit den Pseudospeicherzellen (DMC1 - DMCn) verbundene Pseudospaltenleitung (DBL, DDL1, DDL2), deren Potential sich gemäß den in der vom Steuersignal angesteuerten Pseudozelle gespeicherten Daten ändert;

- eine so geschaltete Datenleseeinrichtung (2), daß diese an einem ersten Eingangsanschluß ein von der Spaltenleitung (BL1, DL1, DL2) geliefertes Potential und an einem zweiten Eingangsanschluß ein von der Pseudospaltenleitung (DBL, DDL1, DDL2) geliefertes Potential zur Erzeugung eines einer Differenz zwischen den Eingangspotentialen entsprechenden Ausgangssignals empfängt;

- eine erste Übertragungsgateeinrichtung (T8, 3b), welche zwischen einem mit den Speicherzellen (MC11 - MCn1) gekoppelten ersten Abschnitt (BL1, DL1) der Spaltenleitung (BL1, DL1, DL2) und einem mit dem ersten Eingangsanschluß der Datenleseeinrichtung (2) gekoppelten zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) zur elektrischen Trennung des ersten Abschnitts (BL1, DL1) der Spaltenleitung (BL1, DL1, DL2) gegenüber dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2), wenn der erste Abschnitt der Spaltenleitung auf ein vorgegebenes Potential geladen ist, eingeschaltet ist;

- eine mit dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) gekoppelte erste Ladeeinrichtung (T2, T41) zum Laden der Spaltenleitung (BL1, DL1, DL2), wenn die Halbleiterspeichervorrichtung aktiviert ist;

- eine zweite Übertragungsgateeinrichtung (T10, 3a), welche zwischen einem mit den Pseudospeicherzellen (DMC1 - DMCn) gekoppelten ersten Abschnitt (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) und einem mit dem zweiten Eingangsanschluß der Datenleseeinrichtung (2) gekoppelten zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) zur elektrischen Trennung des ersten Abschnitts (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) gegenüber dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL11 DDL2), wenn der erste Abschnitt (DBL, DDL1) der Pseudospaltenleitung (DBL, DBL1, DDL2) auf ein vorgegebenes Potential geladen ist, eingeschaltet ist; und

- eine mit dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) gekoppelte zweite Ladeeinrichtung (T1, T40) zum Laden der Pseudospaltenleitung (DBL, DDL1, DDL2), wenn die Halbleiterspeichervorrichtung aktiviert ist;

dadurch gekennzeichnet, daß sie weiterhin umfaßt:

- eine erste zwischen dem zweiten Abschnitt (DL2) der Spaltenleitung (BL, DL1, DL2) und dem zweiten Abschnitt (DDL2) der Pseudospalten1eitung (DBL, DDL1, DDL2) eingeschaltete Ausgleichseinrichtung (21) zum Ausgleich der Potentiale des zweiten Abschnitts (DL2) der Spaltenleitung (BL, DL1, DL2) und des zweiten Abschnitts (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) für eine voreingestellte Dauer, welche nach der Aktivierung des Halbleiterspeichers beginnt und nach Ablauf einer vorgegebenen Zeit nach der Lieferung eines Steuersignals durch die Zeilenauswahleinrichtung (RD) an die gewählte Zeilenleitung (WL1) endet, wodurch die Potentialdifferenz zwischen dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) und dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) verringert oder gleich Null wird; und

- eine zweite zwischen dem ersten Abschnitt (BL1, DL1) der Spaltenleitung (BL, DL1, DL2) und dem ersten Abschnitt (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) eingeschaltete Ausgleichseinrichtung (22) zum Ausgleich der Potentiale des ersten Abschnitts (BL1, DL1) der Spaltenleitung (BL, DL1, DL2) und des ersten Abschnitts (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) für die voreingestellte Dauer, wodurch die Potentialdifferenz zwischen dem ersten Abschnitt (BL1, DL1) der Spaltenleitung (BL1, DL1, DL2) und dem ersten Abschnitt (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) verringert oder gleich Null wird.

2. Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Datenleseeinrichtung (2) aktiviert wird, nachdem die gewählte Zeilenleitung (WL1) auf ein dem Steuersignal entsprechende vorgegebenes Potential gelegt worden ist.

3. Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie weiterhin eine Einrichtung umfaßt, um die Spaltenleitung (BL1, DL1, DL2) und die Pseudospaltenleitung (DBL, DDL1, DDL2) im entladenen Zustand zu halten, bis die Halbleiterspeichervorrichtung aktiviert ist.

4. Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß jede der Speicherzellen (MC11 - MCn1) und Pseudozellen (DMC1 - DMCn) aus einem MOS-Transistors des Typs mit schwebendem Gate gebildet ist.

5. Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß sie außerdem eine dritte mit dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) gekoppelte Ladeeinrichtung (12) zum Laden der Spaltenleitung (BL1, DL1, DL2) für die voreingestellte Dauer umfaßt.

6. Halbleiterspeichervorrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß sie außerdem eine vierte mit dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) gekoppelte Ladeeinrichtung (12) zum Laden der Pseudospaltenleitung (DBL, DDL1, DDL2) für die voreingestellte Dauer umfaßt.

7. Halbleiterspeichervorrichtung gemäß Anspruch 5, dadurch gekennzeichnet, daß die gesamte Ladekapazität der ersten und dritten Ladeeinrichtung (T2, T41; 12) im wesentlichen gleich ist der Ladekapazität der zweiten Ladeeinrichtung (T1, T40).

8. Halbleiterspeichervorrichtung gemäß Anspruch 6, dadurch gekennzeichnet, daß die gesamte Ladekapazität der ersten und dritten Ladeeinrichtung (T2, T41; 12) im wesentlichen gleich ist der Ladekapazität der zweiten und vierten Ladeeinrichtung (T1, T40; 11).

9. Halbleiterspeichervorrichtung gemäß Anspruch 1, 4 oder 6, dadurch gekennzeichnet, daß mindestens eine der ersten und zweiten Ausgleichseinrichtung (21, 22) unmittelbar nach der Aktivierung der Halbleiterspeichervorrichtung mit dem Ausgleich der Potentiale der Spaltenleitung (BL1, DL1, DL2) und der Pseudospaltenleitung (DBL, DDL1, DDL2) beginnt.

10. Halbleiterspeichervorrichtung gemäß Anspruch 1, 4 oder 6, dadurch gekennzeichnet, daß die Gesamtzahl der Pseudozellen (DMC1 - DMCn) gleich ist der Anzahl der Speicherzellen (MC11 - MCn1) und daß vorgegebene Datenelemente in den Pseudozellen (DMC1 - DMCn) gespeichert sind.

11. Halbleiterspeichervorrichtung gemäß Anspruch 1, 4, 5, 6 oder 10, dadurch gekennzeichnet, daß die voreingestellte Dauer einer Dauer entspricht, welche das Potential der gewählten Zeilenleitung (WL1) zum Erreichen eines vorgegebenen Pegels nach Aktivierung der Halbleiterspeichervorrichtung benötigt.

12. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß sie des weiteren eine zum Empfang eines Modussteuersignals geschaltete Signalgeneratoreinrichtung (Fig. 8) zur Erzeugung eines internen Steuersignals als Reaktion auf das Modussteuersignal für die Steuerung der Betriebsarten der ersten und zweiten Ausgleichseinrichtung (21, 22) umfaßt.

13. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 1 bis 8 oder Anspruch 10, dadurch gekennzeichnet, daß sie weiterhin eine Ausgabeeinrichtung (T23, T24) zur Erzeugung von Ausgangsdaten entsprechend den von der Datenleseeinrichtung (2) gelieferten Daten sowie eine Sperreinrichtung (101, 102), welche die Ausgabeeinrichtung (T23, T24) für die Generierung von Ausgangsdaten während einer der voreingestellten Dauer mindestens gleichen Dauer zu sperren, umfaßt.

14. Halbleiterspeichervorrichtung gemäß Anspruch 13, dadurch gekennzeichnet, daß die Sperreinrichtung (101, 102) so aufgebaut ist, daß sie ein Ausgangsende der Ausgabeeinrichtung (T23, T24) dazu bringt, einen Zustand hoher Impedanz einzunehmen, wodurch die Ausgabeeinrichtung (T23, T24) für die Generierung von Ausgangsdaten gesperrt ist.

15. Halbleiterspeichervorrichtung gemäß Anspruch 12, dadurch gekennzeichnet, daß die Signalgeneratoreinrichtung (Fig. 8) eine Pseudozeilenleitung (WL) enthält, deren Widerstand und Kapazität die der gewählten gewählten Zeilenleitung (WL1) nicht unterschreiten, so daß der Betrieb der ersten und zweiten Ausgleichseinheit (21, 22) durch Erkennen beendet wird, daß das Potential der Pseudozeilenleitung (WL) nach der Aktivierung der Halbleiterspeichervorrichtung einen vorgegebenen Pegel erreicht hat, und dann der logische Wert des internen Steuersignals geändert wird.

16. Halbleiterspeichervorrichtung gemäß Anspruch 12, dadurch gekenneizhnet, daß die Signalgeneratoreinrichtung (Fig. 8) eine Pseudozeilenleitung (WL) enthält, welche eine Ersatzschaltung zur einer durch die gewählte Zeilenleitung (WL1) gebildeten Schaltung dargestellt, so daß der Betrieb der ersten und zweiten Ausgleichseinheit (21, 22) durch Erkennen beendet wird, daß das Potential der Pseudozeilenleitung (WL) nach der Aktivierung der Halbleiterspeichervorrichtung einen vorgegebenen Pegel erreicht hat, und dann der logische Wert des internen Steuersignals geändert wird.

17. Halbleiterspeichervorrichtung gemäß Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Signalgeneratoreinrichtung (Fig. 8) des weiteren eine Detektoreinrichtung (201 - 222) zur Erkennung, daß das Potential der Psudozeilenleitung (WL) den vorgegebenen Pegel erreicht hat, sowie eine Verzögerungseinrichtung (224 - 228) zur Verzögerung eines Ausgangssignals der Detektoreinrichtung (201 - 222) zur Beendigung des Betriebs der ersten und zweiten Ausgleichseinrichtung (21, 22) durch Änderung des logischen Werts des internen Steuersignals bei einer Änderung des von der Verzögerungseinrichtung (224 - 228) gelieferten Ausgangssignals umfaßt.

18. Halbleiterspeichervorrichtung gemäß Anspruch 15 oder 16, dadurch gekennzeichnet, daß sie weiterhin eine zum Empfang eines eine zu wählenden Zeilenleitung vorgebenden Adreßsignals geschaltete Adressenpuffereinrichtung (RB) umfaßt, welche eine empfangenes Adreßsignal veranlaßt, eine geeignete Amplitude für die Zeilenauswahleinrichtung anzunehmen, und die Signalgeneratoreinrichtung (201 - 222) außerdem eine Ersatzschaltung (201 - 222) der Adressenpuffereinrichtung (RB) und der Zeilenauswahleinrichtung (RD) enthält.

19. Halbleiterspeichervorrichtung gemäß einem der Ansprüche 15 bis 18, dadurch gekennzeichnet, daß sie weiterhin eine Ausgabeeinrichtung (T23, T24) zur Generierung von Ausgangsdaten entsprechend den von der Datenleseeinrichtung (2) gelieferten Daten umfaßt, und die Signalgeneratoreinrichtung eine Verzögerungseinrichtung (300 - 306) zur Verzögerung des internen Steuersignals sowie eine Sperreinrichtung (101, 102), welche die Ausgabeeinrichtung (T23, T24) als Reaktion auf ein Ausgangssignal von der Verzögerungseinrichtung (300 - 306) für die Generierung von Ausgangsdaten sperrt, enthält.

20. Halbleiterspeichervorrichtung gemäß Anspruch 6, dadurch gekennzeichnet daß:

- die erste Ladeeinrichtung (T2, T41) einen ersten MOS- Transistor (T41), dessen Strompfad an einem Ende mit einem Spannungsquellenanschluß (VCC) gekoppelt und dessen Gate für den Empfang eines Modussteuersignals geschaltet ist, und einen zweiten MOS-Transistor (T2), dessen Strompfad in Reihe zwischen dem anderen Ende des Strompfads des ersten MOS-Transistors (T41) und dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) geschaltet ist, enthält;

- die dritte Ladeeinrichtung (12) einem ersten MOS-Transistor (T5), dessen Strompfad an einem Ende mit einem Übergang der Strompfade des ersten und zweiten MOS- Transistors (T2, T41) der ersten Ladeeinrichtung (T2, T41) gekoppelt und dessen Gate für den Empfang eines interen Steuersignals geschaltet ist, und einen zweiten MOS-Transistor (T6), dessen Strompfad in Reihe zwischen dem anderen Ende des Strompfads des ersten MOS-Transistors (T5) der dritten Ladeeinrichtung (12) und dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) geschaltet ist, enthält;

- die zweite Ladeeinrichtung (T1, T40) einen ersten MOS- Transistor (T40), dessen Strompfad an einem Ende mit dem Spannungsquellenanschluß (VCC) gekoppelt und dessen Gate für den Empfang eines Modussteuersignals geschaltet ist, und einen zweiten MOS-Transistor (T1), dessen Strompfad in Reihe zwischen dem anderen Ende des Strompfads des ersten MOS-Transistors (T40) der zweiten Ladeeinrichtung (T1, T40) und dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) geschaltet ist, und dessen Gate mit dem zweiten Abschnitt (DDL2) des Pseuospaltenleitung (DBL, DDL1, DDL2) enthält; und

- die vierte Ladeeinrichtung (11) einen ersten MOS-Transistor (T3), dessen SAtrompfad an einem Ende mit dem Übergang des ersten und zweiten MOS-Transistors (T1, T40) der zweiten Ladeeinrichtung (T1, T40) gekoppelt und dessen Gate für den Empfang eines interen Steuersignals geschaltet ist, und einen zweiten MOS-Transistor (T4), dessen Strompfad in Reihe zwischen dem anderen Ende des Strompfads des ersten MOS-Transistors (T3) der vierten Ladeeinrichtung (11) und dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) geschaltet ist, enthält.

21. Halbleiterspeichervorrichtung gemäß Anspruch 1, 4, 6 oder 20, dadurch gekennzeichnet, daß diese weiterhin zusätzliche Speicherzellen (MC12 - MCnm), zusätzliche jeweils mit den zusätzlichen Speicherzellen (MC12 - MCnm) in einer entsprechenden Spalte gekoppelten Spaltenleitungen (BL2 - BLm) und eine Spaltenauswahleinrichtung (CD, T11 - T1m) zur Wahl einer der mit den Speicherzellen (MC11 - MCnm) gekoppelten Spaltenleitungen (BL2 - BLm) umfaßt.

22. Halbleiterspeichervorrichtung gemäß Anspruch 6, dadurch gekennzeichnet daß:

- die erste Übertragungsgateeinrichtung einen MOS-Transistor (T8) mit einem vorzuspannenden Gate und einem zwischen dem ersten und zweiten Abschnitt der Spaltenleitung (BL1, DL1, DL2) einzuschaltenden Strompfad sowie eine Vorspannungseinrichtung (3b) zur Lieferung einer niedrigeren Spannung als die der Spannungsquelle (VCC) an das Gate des MOS-Transistors (T8) der ersten Übertragungsgateeinrichtung, um das Potential des ersten Abschnitts (BL1, DL1) der Spaltenleitung (BL1, DL1, DL2) auf einen vorgegebenen Wert zu begrenzen, enthält;

- die zweite Übertragungsgateeinrichtung einen MOS-Transistor (T10) mit einem vorzuspannenden Gate und einem zwischen dem ersten und zweiten Abschnitt der Pseudospaltenleitung (DBL, DDL1, DDL2) einzuschaltenden Strompfad sowie eine Vorspannungseinrichtung (3a) der Lieferung einer niedrigeren Spannung als die der Spannungsquelle (VCC) an das Gate des MOS-Transistors (T10) der zweiten Übertragungsgateeinrichtung, um das Potential des ersten Abschnitts (BL2, DL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) auf einen vorgegebenen Wert zu begrenzen, enthält;

- die erste Ladeeinrichtung einen MOS-Transistor (T2) des P-Kanaltyps enthält, dessen Strompfad zwischen dem Spannungsquellenanschluß (VCC) und dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) eingeschaltet ist;

- die zweite Ladeeinrichtung einen MOS-Transistor (T1) des P-Kanaltyps enthält, dessen Strompfad zwischen dem Spannungsquellenanschluß (VCC) und dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) eingeschaltet ist;

- die dritte Ladeeinrichtung einen MOS-Transistor (T6) des P-Kanaltyps enthält, dessen Strompfad zwischen dem Spannungsquellenanschluß (VCC) und dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) eingeschaltet ist; und

- die vierte Ladeeinrichtung einen MOS-Transistor (T4) des P-Kanaltyps enthält, dessen Strompfad zwischen dem Spannungsquellenanschluß (VCC) und dem zweiten Abschnitt (DDL2) der Psuedospaltenleitung (DBL, DDL1, DDL2) eingeschaltet ist.

23. Halbleiterspeichervorrichtung gemäß Anspruch 1, dadurch gekennzeichnet, daß:

- die erste Ausgleichseinrichtung eine Schalteinrichtung (21) zum selektiven Koppeln des zweiten Abschnitts (DL2) der Spaltenleitung (BL1, DL1, DL2) mit dem zweiten Abschnitt (DDL2) der Psuedospaltenleitung (DBL, DDL1, DDL2) enthält; und

- die zweite Ausgleichseinrichtung eine Schalteinrichtung (22) zum selektiven Koppeln des ersten Abschnitts (BL1, DL1) der Spaltenleitung (BL1, DL1, DL2) mit dem ersten Abschnitt (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) enthält.

24. Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Schalteinrichtung 21, 22) der ersten und zweiten Ausgleichseinrichtung so aufgebaut sind, daß sie Koppeloperation für die voreingestellte Dauer bewirken.

25. Halbleiterspeichervorrichtung gemäß Anspruch 23, dadurch gekennzeichnet, daß die Schalteinrichtung (21) der ersten Ausgleichseinrichtung einen MOS-Transistor (PR1), dessen Strompfad zwischen dem zweiten Abschnitt (DL2) der Spaltenleitung (BL1, DL1, DL2) und dem zweiten Abschnitt (DDL2) der Pseudospaltenleitung (DBL, DDL1, DDL2) eingeschaltet ist, und die Schalteinrichtung (22) der zweiten Ausgleichseinrichtung einen MOS-Transistor (PR3), dessen Strompfad zwischen dem ersten Abschnitt (BKL1, DL1) der Spaltenleitung (BL1, DL1, DL2) und dem ersten Abschnitt (DBL, DDL1) der Pseudospaltenleitung (DBL, DDL1, DDL2) eingeschaltet ist, enthält.