DE3885116T2

DE3885116T2 - Phasenregelschleifen.

Info

Publication number: DE3885116T2
Application number: DE88300441T
Authority: DE
Inventors: Richard Miller Waltham
Original assignee: Thorn EMI PLC
Current assignee: EMI Group Ltd
Priority date: 1987-01-24
Filing date: 1988-01-20
Publication date: 1994-04-28
Anticipated expiration: 2008-01-21
Also published as: US4791378A; EP0277726A2; EP0277726B1; JPS63200618A; GB8701573D0; EP0277726A3; DE3885116D1

Description

Die vorliegende Erfindung bezieht sich auf digitale PLL-(phase-locked loop)-Schaltungsanordnungen.
Eine PLL-Schaltung ist oft für stationäre Phasenfehler infolge Versatz der Mittenfrequenz anfällig. In einem Versuch, solche Fehler zu überwinden, kann die PLL-Schaltung ein Schleifenfilter zweiter Ordnung enthalten, um ein enges Nachziehen vom Ausgang auf den Eingang vorzusehen. Ein Filter zweiter Ordnung kann jedoch für die notwendige Hardware die Kompliziertheit beträchtlich erhöhen, wodurch die Vorrichtung teurer wird.
Die US-Patentschrift 4 577 163 offenbart eine digitale PLL-Schaltung, die als numerisch gesteuerten Oszillator eine binäre Addierschlatung verwendet. Der Übertragsausgang der Addierschaltung wird abgetastet und das Ergebnis über einen Frequenzteiler zu der Phasenvergleichsschaltung zurückgeführt. Ein Zähler wird entsprechend dem Zustand der Vergleichsschaltung aufwärts oder abwärts geschaltet, und der Inhalt des Zählers bildet einen zweiten Eingang für die Addierschaltung.
EP-A- 0 177 076 offenbart eine digitale PLL-Schaltung mit einem digitalen Prozessor, in dem ein Bezugs-Phasensignal erzeugt wird, das ein Maß für die Frequenz/Phasen-Differenz zwischen enem Taktsignal und einem stabilen Bezugssignal ist.
Ein Gegenstand der vorliegenden Erfindung ist die Verminderung oder Beseitigung der Phasenfehler in PLL-Schaltungen erster Ordnung, ohne daß ein Filter zweiter Ordnung benötigt wird.
Die vorliegende Erfindung sieht eine digitale PLL- Schaltungsanordnung vor, umfassend: Addiermittel mit einem ersten und einem zweiten Eingang, Latchmittel, deren Dateneingang mit dem Ausgang der Addiermittel verbinden ist, deren Datenausgang mit dem ersten Eingang verbunden ist, und deren Latch-Signaleingang mit dem Ausgang von Bezugsoszillatormitteln verbunden ist, so daß die Latchmittel und die Addiermittel gemeinsam Akkumulationsmittel bilden, Abtastmittel zur Abtastung des Ausgangssignals der Latchmittel in Abhängigkeit von dem Einganssignal für die PLL-Schaltung, eine Kopplungsschliefe vom Ausgang der Abtastmittel zu dem zweiten Eingang, um eine Phasenkorrektur des Ausgangssignals der Latchmittel relativ zu den Abtastaugenblicken der Abtastmittel vorzusehen, und Festellungsmittel zur Feststellung einer Änderung des bedeutsamsten Bits des Ausgangs der Latchmittel, um dadurch einen Übergang von einem Zustand in den anderen von zwei möglichen Zuständen in dem Ausgangssignal der PLL-Schaltung zu erzeugen.
Die Abtastaugenblicke können durch Übergänge in einer Eingangs-Bezugsrechteckwelle bestimmt werden.
Die Ausgangsignale der Abtastmittel können vor ihrer Zuführung zu dem zweiten Eingang arithmetisch transformiert werden, um eine negative Rückkopplung um die PLL-Schaltung herum vorzusehen.
Vorzugsweise umfassen die Feststellungsmittel Vergleichsmittel, um die Eingangs- und Ausgangsdaten der Abtastmittel der PLL-Schaltung zu vergleichen und dadurch die Eingangs- Wellenform genauer nachzuziehen als eine normale PLL-Schaltung.
Somit wird abweichend von der US-Patenschrift 4 577 163 bei der vorliegenden Erfindung der Ausgang der Addierschaltung in regelmäßigen Intervallen durch das Eingangssignal abgetastet, um eine Zahl zu erzeugen, die die Größe wie auch die Richtung des Phasenfehlers darstellt, und diese Zahl oder ihre Ableitung wird dem zweiten Eingang der Addierschaltung zugeführt, um eine Korrektur vorzusehen. Auf diese Weise kann die vorliegende Erfindung eine Korrektur zweiter Ordnung durch Vergleich der abgetasteten Korrektur mit dem Eingang der Abtastmittel bewirken.
Die oben genannten Merkmale können in einer intergrierten Schaltung verkörpert sein.
Zum besseren Verständnis wird die Erfindung nachfolgend nur beispielsweise näher erläutert, wobei aud die beigefügten Zeichnungen Bezug genommen wird. In den Zeichnungen stellen dar:
Figur 1 : ein schematisches Blockschaltbild einer die vorliegende Erfindung verkörpernden Schaltung;
Figur 2 : eine Darstellung der Wellenform in der Schaltung von Figur 1.
Die in Figur 1 dargestellte Schaltung besteht aus einer digitalen PLL-Schaltung, die einen binären überfließenden Akkumulator als numerisch gesteuerten Oszillator (NCO) verwendet. Die Schaltung sorgt für die Beseitigung von frequenzabhängigen Phasen-Versatzproblemen, ohne daß irgendeine Filterung zweiter Ord-nung erforderlich ist, wobei dies durch Einbeziehung einer ex-ternen Kompensation erreicht wird.
Wenn man somit annimmt, daß die numerisch gesteuerte Oszillator-Addierschaltung 1 zunächst ein binäres Signal enthäht, bie dem alle Ziffern "0" sind, erzeugt die Zuführung des Mittenfrequenz-Steuerwortes G von der Mittenfrequenz-Steuereinheit 2 über eine Frequenzversatz-Addierschaltung 3 bei fehelndem Signal an ihrem anderen Eingang einen Summenausgang, der ebenfalls G ist. Der Ausgang A vom NCO-Latch 4 bleibt Null bis der nächste Taktimpuls vom Bezugsoszillator 5 die Summe weitergibt. In diesem Stadium ändert sich der Latch-Ausgang auf einen Wert von G und wird zur NCO-Addierschaltung 1 zurückgeführt, um einen neuen Ausgang mit dem Wert 2G zu erzeugen. Dieser wird an den nächsten Taktimpuls weiter gegeben, um einen neuen Latch-Ausgang mit dem Wert 2G zu erzeugen. Dieser wird erneut zur Addierschaltung 1 zurückgeführt, um zu dem Eingangswort G addiert zu werden. Der Latch-Ausgang nimmt daher linear in Stufen des Wertes G zu, bis der Inhalt der Addierschaltung 1 das Maximum (d.h. alle Ziffern sind "1") überschreitet, worauf die Addierschaltung 1 auf einen Restwert nahe Null zurückgesetzt wird, und der Zyklus beginnt erneut. Die Zyklusdauer ist daher durch das Eingangswort G bestimmt; etwa in der Mitte des Zyklus ändert sich das bedeutsamste Bit der Latch-Anordnung von "0" auf "1", und am Ende des Zyklus von "1" auf "0". Bei Feststellung des bedeutsamsten Bits (MSB) wird am Standardausgang 6 eine Rechteckwelle erzeugt, die gleiche Zeichen- und Pausenlänge mit einer durch B bestimmten Frequenz hat. Eine Multipliziertschaltung 7, die durch eine Schleifen- Bandbreitensteuereinheit 8 gesteuert wird, bewirkt die Einstellung des Schleifengewinns und der Bandbreite, wobei diese Multiplikation vorzugsweise als eine Schiebung ausgeführt wird.
Ein Phasendetektor-Latch 9 tastet den Ausgangswert der Multiplizierschaltung 7 in Abhängigkeit von einem Übergang in der Eingangs-Rechteckwelle nach Ausgang durch die Signalquelle 10 und Verlauf durch den Begrenzer 11 ab. Wenn die beiden Signale nicht in Phase sind, weicht die weiter gegebene Zahl von Null ab, und der Ausgang D der Latch-Anordnung 9 zeigt die Größe und das Vorzeichen der notwendigen Korrektur an, um den Phasenfehler zu korrigieren. Um diese Korrektur zu erzielen, wird der Wert von D durch eine Verarbeitungseinheit 12 geändert, um ein Signal E für die Erzeugung einer negativen Rückkopplung zu liefern, und um das Signal E der Frequenzversatz-Addierschaltung 3 zuzuführen. Die Frequenzversatz-Addierschaltung 3 erlaubt die Einstellung der Mittenfrequenz beim Betrieb der PLL-Schaltung nach Belieben.
Die oben beschriebene Schaltung ist eine PLL-Schaltung erster Ordnung. Eine bekannte Eigenschaft solcher Systeme besteht darin, daß es einen stationären Phasenfehler gibt, der sich als Funktion des Frequenzunterschiedes zwischen dem Eingangssignal (F) und der Mittenfrequenz der PLL-Schaltung ändert. Um diesen stationären Phasenfehler weitgehend zu beseiteigen, wird eine zusätzliche Phasenkorrektur durch eine Vergleichsschaltung 13 vorgesehen, die den Eingang und den Ausgang der Phasendetektor- Latch-Anordnung 9 vergleicht und genau die positiv verlaufenden Übergänge der Eingangswellenform nachzieht. Unter der Annahme, daß der Eingang der Latch-Anordnung 9 von Null zum Maximum "N" zunimmt und der Eingang von der Quelle 10 auftritt, wenn der Eingang M ist, ist der Latch-Ausgang ebenfalls M; da aber der Eingang seine Zunahme fortsetzt, ist der Eingang größer als der Ausgang, und der Phasenkorrektur-Ausgang 14 bleibt hoch, bis der Eingang N überschreitet und Null wird. Da der Latch noch M enthalt, ist der Eingang nun kleiner als der Ausgang, und der Ausgang geht niedrig und bleibt niedrig, bis der Eingang M überschreitet oder welche Zahl auch immer weiter gegeben worden ist. Der in der Phase korrigierte Ausgang 14 hat dieselbe Frequenz wie der Standardausgang 6, aber seine Übergänge sind mit denen der Bezugs-Rechteckwelle synchronisiert.
Der auf der Abtastung des Ausgangs des numerisch gesteuerten Oszillators beruhende Phasendetektor kann beliebig kleine Phasenwinkel auflösen und einen Ausgang erzeugen, der linear propotional zum Phasenfehler über einem Bereich von 360º ist.
Figur 2 sieht Vergleiche des Standardausgangs und des in der Phase kompensierten Ausgangs für drei Eingangsfrequenzen vor. Wie durch gestrichelte Linien gezeigt ist, siehen Übergänge der in der Phase korrigierten Ausgänge die Eingangsphase genau nach, im Gegensatz zu dem Nachziehen, das durch die Standardausgänge erreichbar ist.
Die vorliegende Erfindung ist insbesondere geeignet für FSK-Modulation und -Demodulation, z. B. in Systemen für die Signalübertragung über das elektrische Stromnetz. Die vorliegende Erfindung ist auch bei digitalen Fernsehempfängern verwendbar, z.B. zur Verriegelung mit der Zeilenfrequenz oder dem Farbhilfsträger bei Phasenfehler Null.

Claims

1.) Digitale PLL-Schaltungsanordnung, umfassend:

Addiermittel (1) mit einem ersten und einem zweiten Eingang, Latchmittel (4), deren Dateneingang mit dem Ausgang der Addiermittel (1) verbunden ist, deren Datenausgang mit dem ersten Eingang verbunden ist, und deren Latch-Signaleingang mit dem Ausgang von Bezugsoszillatormitteln (5) verbunden ist, so daß die Latchmittel (4) und die Addiermittel (1) gemeinsam Akkumulatormittel bilden, Abtastmittel (9) zur Abtastung des Ausgangssignals der Latchmittel (4) in Abhängigkeit von dem Eingangssignal für die PLL-Schaltung, eine Kopplungsschleife vom Ausgang der Atastmittel (9) zu dem zweiten Eingang, um eine Phasenkorrektur des Ausgangssignals der Latchmittel (4) relativ zu den Abtastaugenblicken der Abtastmittel (9) vorzusehen, und Feststellungsmittel (13) zur Feststellung des bedeutsamsten Bits des Ausgangs der Latchmittel, um dadurch einen Übergang von einem Zustand in den anderen von zwei möglichen Zuständen in dem Ausgangssignal der PLL-Schaltung zu erzeugen.

2.) Anordnung nach Anspruch 1, bei der die Abtastaugenblicke durch Übergänge in einer Eingangs-Bezugsrechteckwelle bestimmt sind.

3.) Anordnung nach Anspruch 1 oder 2, bei der die Feststellungsmittel Vergleichsmittel (13) umfassen, um die Eingangs- und Ausgangsdaten der Abtastmittel (9) der PLL-Schaltung zu vergleichen.