[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

DE3856021T2 - Mehrschichtverbindung für integrierte Schaltungsstruktur mit zwei oder mehreren metallischen Leiterschichten und Verfahren zum Herstellen derselben - Google Patents

Mehrschichtverbindung für integrierte Schaltungsstruktur mit zwei oder mehreren metallischen Leiterschichten und Verfahren zum Herstellen derselben

Info

Publication number
DE3856021T2
DE3856021T2 DE3856021T DE3856021T DE3856021T2 DE 3856021 T2 DE3856021 T2 DE 3856021T2 DE 3856021 T DE3856021 T DE 3856021T DE 3856021 T DE3856021 T DE 3856021T DE 3856021 T2 DE3856021 T2 DE 3856021T2
Authority
DE
Germany
Prior art keywords
layer
oxide layer
metal
interconnect
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
DE3856021T
Other languages
English (en)
Other versions
DE3856021D1 (de
Inventor
Ram Ramani
Krishna Shankar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of DE3856021D1 publication Critical patent/DE3856021D1/de
Application granted granted Critical
Publication of DE3856021T2 publication Critical patent/DE3856021T2/de
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/915—Active solid-state devices, e.g. transistors, solid-state diodes with titanium nitride portion or region

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

  • Die Erfindung betrifft eine verbesserte Zwischenverbindung für IC-Schaltungsstrukturen und ein Verfahren zum Herstellen dieser Zwischenverbindung, Insbesondere betrifft die Erfindung eine Mehrschicht-Zwischenverbindung für IC-Schaltungsstrukturen, die mehr als eine leitende Metall-Schicht aufweisen. Eine IC-Schaltungsstruktur gemäß dem Oberbegriff von Anspruch 1 und ein Verfahren zum Ausbilden dieser Struktur, das die Schritte (a) und (e) bis (i) aufweist, ist beschrieben in Solid State Technology, Vol 29. Nr. 2, Februar 1986, S. 131-136.
  • Herkömmlicherweise wird ein Metall auf Aluminium-Basis, d.h. Aluminium oder eine Aluminium-Legierung, zur Bildung der Zwischenverbindungen oder der "Verdrahtung" zwischen Komponenten und Einrichtungen in IC-Schaltungsstrukturen verwendet. Zu diesen Anwendungsfällen für Aluminium zählen die Zwischenverbindungen oder Durchgänge, die zwischen verschiedenen Schichten oder Ebenen von Metall, z.B. Aluminium, verwendet werden, und die Kontakte zu einzelnen Elementen einer aktiven Einrichtung in der IC-Schaltungsstruktur, z.B. die Kollektor-, Basisoder Emitter-Kontakte eines bipolaren Transistors, oder die Source-, Drain- und Gate-Elektroden eines MOS-Einrichtung.
  • Aluminium ist nicht das einzige Metall, das für derartige Zwecke gebraucht wird oder gebraucht werden kann. Sowohl Platin- als auch Gold-Metalle sind für derartige Anwendungsfälle benutzt worden. Aluminium bleibt jedoch bei weitem das bevorzugt verwendete Metall in IC-Schaltungsstrukturen, da es eine überlegene Kombination aus niedrigem Kostenfaktor, geringem Gewicht und guter Leitfähigkeit bietet.
  • Dennoch ist die Verwendung von Aluminium in IC-Schaltungsstrukturen für Zwischenverbindungen, Kontakte und dgl. nicht ohne typische Probleme. Wenn Aluminium als elektrischer Kontakt zu einem Elektrodenbereich einer in Silicium ausgebildeten aktiven Einrichtung verwendet wird, können sich möglicherweise das Aluminium und das Silicium miteinander vermischen, was dazu führen kann, daß das Aluminium abwärts in das Siliciumsubstrat unter die zwischen dem dotierten Bereich und dem Substrat gebildete Verbindung - d.h. unter die Source- und Drain-Bereiche - vordringt und dadurch einen Kurzschluß der Einrichtung verursacht.
  • Ferner können, wenn eine Aluminiumschicht als horizontale Zwischenverbindung zwischen Einrichtungen oder Elementen einer Einrichtung verwendet wird, möglicherweise einige Bereiche der Aluminium-Zwischenverbindung unter einem anschließenden Einfluß von Verarbeitungstemperaturen über 400ºC Aufwerfungen oder Zacken, die ihrerseits zur Entstehung eines Kurzschlusses von der Aluminiumschicht durch eine überliegende Isolierschicht zu einer darauf aufliegenden weiteren Metall-Schicht führen kann.
  • Die Verwendung eines leitenden Materials, z.B. einer Titan- Wolfram-Legierung, über einer Aluminiumschicht oder zwischen zwei Aluminiumschichten ist bekannt. Lin et al. beschreiben in dem Artikel mit dem Titel "Linewidth Control Using Anti-Reflective Coating for Optical Purposes", IEDM International Electron Device Meeting, San Francisco, CA, 13.-15. Dezember, auf S. 399-402 die Verwendung verschiedener antireflektiver Beschichtungen, z.B. Titan-Wolfram, Vanadin und Polysilicium, auf Aluminium, um für photolitographische Zwecke die Reflektivität von Aluminium zu reduzieren.
  • Harrison et al. beschreiben ferner in einem Artikel mit dem Titel "The Use of Anti-Reflective Coatings for Photoresist Linewidth Control", Kodak Mikroelectronics Seminar, San Diego, CA, November 1983, die Verwendung antireflektiver Beschichtungen, z.B. Vanadin, Titan-Wolfram, Molybden, Titan und Polysilicium, auf Aluminium-Silicium-Materialien. Die letztgenannte Schrift beschreibt auch die bisherige Verwendung von Titan- Wolfram unter Al-Si als eine Barriereschicht zur Verhinderung von Aluminium-Zackenbildung in dem Siliciumsubstrat.
  • Die Verwendung einer Schicht aus Titan-Wolfram zwischen zwei Aluminiumschichten in einer IC-Schaltungsstruktur als Ätz- Stopper ist in U.S.-Patent 4,267,012 von Pierce et al. beschrieben.
  • Obwohl somit die Verwendung anderer Materialien, z.B. Titan- Wolfram, zwischen angrenzenden Schichten aus Aluminium bekannt ist, hat sich herausgestellt, daß Probleme wie etwa die Diffusion von Aluminium in ein darunterliegendes Siliciumsubstrat durch das Vorhandensein von Materialien wie z.B. einer Titan- Wolfram-Legierung über dem Aluminium möglicherweise sogar noch verschärft werden. Offensichtlich ist dies aufgrund der Tatsache der Fall, daß eine Titan-Wolfram-Legierung und Aluminium derart in Interaktion treten können, daß eine intermetallische Verbindung (TixAlyWz) erzeugt wird, die tatsächlich eine höhere Löslichkeit mit Silicium aufweist als die Löslichkeit von Aluminium mit Silicium.
  • Es wäre somit wünschenswert, eine Zwischenverbindung für IC- Schaltungsstrukturen mit mehr als einer leitenden Metall- Schicht zu schaffen, bei der einige oder sämtliche der Probleme, die durch die Verwendung von Aluminium-Metall als Zwischenverbindung erzeugt werden, beseitigt oder zumindest reduziert werden.
  • Das oben angeführte Problem wird durch die Struktur und das Verfahren gemäß Anspruch 1 bzw. 5 gelöst.
  • Im folgenden werden - lediglich als Beispiel - einige Ausführungsformen der Erfindung im Zusammenhang mit den zugehörigen Zeichnungen beschrieben.
    • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 zeigt eine ausschnittsweise vertikale Querschnittsansicht eines vorläufigen Aufbauschrittes einer weiteren Ausführungsform einer gemäß der Erfindung ausgebildeten Mehrschicht-Zwischenverbindung.
  • Fig. 2 zeigt eine ausschnittsweise vertikale Querschnittsansicht der Ausführungsform gemäß Fig. 2 nach Fertigstellung der Mehrschicht-Zwischenverbindung.
  • Fig. 3 zeigt ein Flußdiagramm eines Verfahrens gemäß der Erfindung.
    • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Die Erfindung schafft eine neuartige leitende Zwischenverbindung für eine IC-Schaltungsstruktur, bei der mehr als eine Schicht aus leitendem Metall verwendet wird, um verschiedene Elemente und Einrichtungen in der IC-Schaltungsstruktur miteinander zu verbinden.
  • Die erste Barriereschicht 40 sollte ein Material aufweisen, das gute Leitfähigkeit, gute Anhaftungsfähigkeit sowohl an dem freiliegenden Silicium, an dem der elektrische Kontakt ausgebildet werden soll, und an den umgebenden Oxid, und eine hinreichend niedrige Porosität aufweist, um zu verhindern, daß Silicium oder Aluminium durch das Material zu der angrenzenden Schicht diffundieren.
  • Wenn die Barriereschicht 40 TiN aufweist, kann die Schicht 40 in einem zweischrittigen Verfahren ausgebildet werden, bei dem zuerst eine 20-80 nm dicke Schicht von Titan-Metall in einer nichtreaktiven Argon-Atmosphäre von ungefähr 5 bis 15 milli- Torr und einer Temperatur, die mindestens ungefähr 100ºC beträgt und 400ºC nicht überschreitet, aufgesputtert wird, und in einem darauffolgenden zweiten Schritt die Titannitrid- (TiN-) Schicht aus einem Elementen-Titan-Target in einer 50- 60%-Argon-/Stickstoff-Atmosphäre bei einer Temperatur, die von der Umgebungstemperatur bis ungefähr 200ºC beträgt, reaktiv auf die Titan-Schicht gesputtert wird. Alternativ kann die auf der Titan-Metallschicht angeordnete Schicht ausgebildet werden, indem TiN direkt aus einem Verbund-TiN-Target gesputtert wird.
  • Der hier verwendete Ausdruck "nichtreaktive Atmosphäre" bezieht sich auf das Vorhandensein eines nichtreaktiven Gases, z.B. Argon, mit dem der Sputter-Vorgang durchgeführt wird.
  • Die TiN-Schicht 40 kann auch in einem einzigen Schritt ausgebildet werden, indem TiN unter den gleichen Temperatur- und Druckbedingungen und wiederum unter Verwendung einer nichtreaktiven Argon-Atmosphäre direkt aus einem Verbund-TiN-Target gesputtert wird. Die Verwendung einer metallischen Titan-Unterschicht in der ersten oder unteren Barriereschicht wird jedoch bevorzugt, da die Titan-Metallschicht unter dem Titan- Verbund oder der Titan-Legierung sowohl an dem freiliegenden Silicium, an dem der elektrische Kontakt hergestellt werden soll, als auch an der angrenzenden Oxid-Schicht gut anhaftet.
  • Die Verwendung von TiN wird gegenüber anderen Titan-Zusammensetzungen, z.B. Titan-Silicid, bevorzugt, und zwar aufgrund der hervorragenden Barriereeigenschaften der TiN-Materialien, die ein von unten her erfolgendes Eindringen des Siliciums durch die Barriereschicht oder ein von oben her erfolgendes Eindringen abwärts durch die Barriereschicht verhindern.
  • Bei einer Ausführungsform der Erfindung kann nach der Ausbildung der gesputterten Baruereschicht (TiN) das Vakuum aufgehoben werden und die Struktur für 30 Sekunden bis 1 Minute einer schnellen thermischen Temperung in einem Temperaturbereich von 500-650ºC ausgesetzt werden. Die schnelle Temperung wird in einer N&sub2;- oder Ar/N&sub2;-Atmosphäre durchgeführt. Der Zweck der Temperung besteht darin, den elektrischen Kontaktwiderstand der Barriere gegenüber den dotierten Siliciumbereichen durch intime Vermischung an der Silicium-Barrieren-Grenzfläche und die Ausbildung primitiver Silicide (TiSix, wobei x größer als 1 ist) zu verbessern. Die Temperung verbessert ferner die Betriebseigenschaften der Barriere, indem sie eine nitrid-reiche Haut wie z.B. TiNx (wobei x größer als 1 ist) bildet.
  • Bei einer weiteren Ausführungsform der Erfindung kann die TiN- Barriereschicht selbst durch einen schnellen Temperungsvorgang ausgebildet werden. Bei dieser Ausführungsform werden zuerst ungefähr 50-120 nm Titan wie zuvor durch Sputtern in einer nichtreaktiven Argon-Umgebung aufgetragen. Als nächstes wird die Struktur einem schnellen thermischen Temperungsvorgang ausgesetzt, bei dem die Temperatur rapide derart erhöht wird, daß die Struktur innerhalb einer Zeitperiode von ungefähr 10 Sekunden auf ungefähr 600-800ºC, normalerweise ungefähr 700ºC, geheizt wird. Die Struktur wird dann für eine Zeitperiode von ungefähr 30 Sekunden bis 1 Minute in einer N&sub2;-Atmosphäre auf dieser Temperatur gehalten. Dieses schnelle Tempern kann in einer Spezial-Bearbeitungsapparatur ausgeführt werden, die als RAPID THERMAL ANNEALER bekannt ist, die in der Lage ist, die TiSix-Bildung auf der Silicium-Ebene schnell auszuführen, während sie eine TiN-Barriere an der Oberfläche der Schicht ausbildet, ohne daß das Titan oxidiert. Das schnelle Tempern dient zum Bilden eines Silicids wie z.B. TiSix (wobei x größer als 1 ist), das den Kontaktwiderstand gegenüber N+ -Bereichen, P+ -Bereichen oder dotierten Polysiliciumbereichen verbessert. Gleichzeitig wird das Titan, das nicht reagiert hat, zu einer TiN-Barriere nahe der Oberfläche umgesetzt.
  • Nach der Ausbildung und der Oxid-Freilegung der unteren Barriereschicht 40 werden dann von 250 bis 400 nm einer leitenden Metall-Schicht 50 auf die Barriereschicht 40 aufgetragen. Die leitende Metall-Schicht 50 kann ein Metall wie Gold oder Platin aufweisen, weist jedoch aus Gründen der Prozeßökonomie vorzugsweise ein Metall auf Aluminium-Basis auf. Bei dem aufgetragenen Metall auf Aluminium-Basis kann es sich um reines Aluminium oder vorzugsweise um eine Aluminium-Kupfer-Legierung handeln, die bis zu 2,0 Gew.-% Kupfer enthält. Wahlweise können auch bis zu 2 Gew.-% Silicium in der aufgetragenen Aluminium-Legierung vorhanden sein.
  • Der Ausdruck "Metall auf Aluminium-Basis" wird hier in dem Sinn verwendet, daß er reines Aluminium sowie Aluminium-Legierungen bezeichnet, die mindestens ungefähr 90 Gew.-% Aluminium enthalten.
  • Das Metall auf Aluminium-Basis wird vorzugsweise durch Sputtern in einer Argon-Atmosphäre aufgetragen, wobei ein Druck von ungefähr 5 bis 15 milliTorr und eine Temperatur von 300ºC aufrechterhalten werden.
  • Nach dem Auftragen des Aluminium-Basis-Metalls, wird - ohne das Vakuum aufzuheben, um die Entstehung eines unerwünschten Aluminiumoxid-Films auf der Oberfläche des neu aufgetragenen Aluminium-Basis-Metalls zu vermeiden - eine obere Barriereschicht 60 ausgebildet.
  • Die obere Barriereschicht 60 weist ungefähr 80 bis 120 nm TiN auf.
  • Da TiN als obere Barriereschicht verwendet wird, muß anschließend ein Sputter-Ätzvorgang verwendet werden, um unerwünschte Oxid-Filme von der oberen Fläche zu entfernen und dadurch einen guten elektrischen Kontakt mit nachfolgend aufgetragenen Metall-Schichten zu erzeugen.
  • Die obere Barriereschicht 60 kann anschließend unter Verwendung der gleichen Techniken, die zur Ausbildung der unteren Barriereschicht 40 verwendet wurden, durch Sputtern ohne ein Aufheben des Vakuums aufgetragen werden.
  • Nach der Ausbildung der oberen Barriereschicht 60 ist die Ausbildung der mehrschichtigen unteren Metall-Schicht, die die untere Barriereschicht 40, die Schicht 50 aus Metall auf Aluminium-Basis und die obere Barriereschicht 60 umfaßt, abgeschlossen, und diese mehrschichtige untere Metall-Schicht, die im folgenden kollektiv als Zwischenverbindungsschicht bezeichnet wird, übernimmt in der IC-Schaltungsstruktur die Funktion der Schicht, die normalerweise als die erste Metall-Schicht bezeichnet wird.
  • Die Zwischenverbindungsschicht kann nun zur Ausbildung der -gewünschten Zwischenverbindungen oder Verdrahtungsstrukturen musterbildend behandelt werden, indem eine Photoresist-Maske aufgetragen wird und dann die Maske unter Verwendung herkömmlicher Photolithographie-Techniken mit einem Muster versehen wird.
  • Anschließend wird die Zwischenverbindungsschicht mittels herkömmlicher Plasma-/Reaktiv-Ionen-Ätzchemie, wie z.B. CHCl&sub3;, Cl&sub2;, SiCl&sub4; und CF&sub4;-Gas-Mixturen durch die Photoresist-Maske geätzt, um nacheinander durch den Verbund des sandwichartigen Metalls zu ätzen
  • Nach dem Ausbilden des Musters der Zwischenverbindungsschicht gemäß der Erfindung kann die Struktur einem herkömmlichen Verarbeitungsvorgang unterzogen werden, um die zweite Oxid- Schicht zu bilden, die zum Trennen der gemusterten Bereiche der Zwischenverbindungsschicht gemäß der Erfindung von einer anschließend aufgebrachten Metall-Schicht verwendet wird, welche normalerweise als zweite Metall-Schicht bezeichnet wird.
  • Somit wird gemäß Fig. 1 eine zweite Oxid-Schicht 70 in herkömmlicher Weise ausgebildet und gemustert, und anschließend wird eine zweite Metall-Schicht 80, z.B. eine Schicht aus Metall auf Aluminium-Basis, aufgetragen und mit einem Muster versehen. Gemäß Fig. 1 bildet die zweite Metall-Schicht 80 bei 86 einen Verbindungsbereich mit der oberen Schicht 60 der Zwischenverbindung. Die zweite Metall-Schicht 80 kann ferner entweder pures Aluminium oder vorzugsweise eine Aluminium- Kupfer-Legierung aufweisen, die mindestens bis zu 0,5 Gew.-% Kupfer enthält. Wahlweise können auch bis zu 2 Gew.-% Silicium in dem aufgetragenen Metall auf Aluminium-Basis, das die Metall-Schicht 80 bildet, vorhanden sein.
  • Um bei 86 eine gute Verbindung zwischen der zweiten Metall- Schicht 80 und der oberen Fläche der oberen Barriereschicht 60 zu schaffen, ist es erforderlich, den freiliegenden Bereich der oberen Fläche der Schicht 60 zu reinigen, um Oxide zu entfernen, die an dem Verbindungsbereich 86 einen unerwünscht hohen Kontaktwiderstand zwischen der Zwischenverbindungsschicht und der zweiten Metall-Schicht erzeugen würden.
  • Wie bereits erläutert, kann es durch die Verwendung von TiN bei der Ausbildung der oberen Barriereschicht 60 erforderlich sein, einen herkömmlichen Sputter-Ätzvorgang durchzuführen, um die Oberfläche zu reinigen, bevor die zweite Metall-Schicht 80 darauf aufgetragen wird.
  • In diesem Zusammenhang ist eventuell anzumerken, daß beim Aufbau der Zwischenverbindungsschicht die Ausbildung der Aluminiumschicht 50 auf der unteren Barriereschicht 40 ohne einen derartigen Reinigungsschritt erfolgen kann, obwohl die untere Barriereschicht 40 der Luft ausgesetzt worden ist, da die ungefähr 2-5 nm betragende Dicke der über der unteren Barriereschicht 40 gebildeten Oxid-Schicht von der anschließend aufgebrachten Aluminiumschicht 50 durchdrungen werden kann. Die Ausbildung der oberen Oxid-Schicht 70 führt jedoch dazu, daß die obere Fläche der oberen Barriereschicht 60 Temperaturen ausgesetzt wird, an denen ein ausreichendes Wachstum von Oxid erfolgt, um einen derartigen Reiniungsschritt notwendig zu machen, um den gewünschten Niedrigwiderstandkontakt bei 86 zu erzeugen.
  • In Fign. 1 und 2 ist eine weitere Ausführungsform der Erfindung gezeigt, die eine Variation des grundlegenden Vorgangs bildet, bei dem ein selbstausrichtender Metall-Silicid-Kontakt auf dem dotierten Bereich 14 in dem Silicium-Substrat 10 gebildet wird, wobei vor dem Ausbilden der ersten Barrierschicht 40 der Zwischenverbindungsschicht Oxid 30 als eine Maske verwendet wird, um einen besseren Kontakt zwischen der Zwischenverbindungsschicht und dem Silicium-Substrat zu erzielen.
  • Gemäß Fig. 1 wird eine Schicht 36 aus einem Metall, das in der Lage ist, durch Reaktion mit dem Silicium ein Metall-Silicid zu bilden, auf den dotierten Bereich 14 und die Oxid-Schicht 30 aufgetragen. Die Metall-Schicht 36 kann durch Sputtern einer 15 bis 40 nm dicken Schicht aus Metall, z.B. Titan, auf die Oberfläche ausgebildet werden. Die Struktur wird dann bei einer Temperatur von ungefähr 500-700ºC für bis zu ungefähr 30 Minuten in einer nichtreaktiven Atmosphäre gesintert, welche frei von jeglichem Sauerstoff ist, etwa einer Argon- oder Stickstoff-Atmosphäre, um das Metall zu sintern und Metall- Silicid überall dort zu bilden. wo sich das Metall in Kontakt mit Silicium befindet. Gemäß Fig. 2 ist das Ergebnis eine selbstausrichtende Metallsilicid-Schicht 22 von TiSi&sub2;, die selektiv nur in dem Kontaktbereich 14 mit dem dotierten Silicium in dem Silicium-Substrat 10 ausgebildet ist.
  • Alternativ kann die Struktur für eine Periode von bis zu 2 Minuten bei einer Temperatur von bis zu ungefähr 700ºC dem zuvor beschriebenen schnellen Temperungsvorgang ausgesetzt werden, um das Metall-Silicid zu bilden.
  • Bei jedem der Vorgänge wird anschließend das Metall, das keine Reaktion erfahren hat, mittels eines Ätzmittels entfernt, das für das reaktionslose Metall gewählt ist, z.B. eines Aquaregia-Atzmittels für Platin oder eines Ammonium-Hydroxid-/Peroxid-Ätzmittels für Titan. Nach dem Entfernen des reaktionslosen Metalls von der Struktur kann die Ausbildung der unteren Barrierschicht 40 der Zwischenverbindungsschicht in der zuvor beschriebenen Weise fortschreiten, was zu der in Fig. 2 gezeigten Struktur führt.
  • Das Ergebnis besteht in der Anwendung jeder der Ausführungsformen der Erfindung in einer verbesserten, zuverlässigeren IC-Schaltungsstruktur mit einer Zwischenverbindungsschicht, bei der die Diffusion von Aluminium oder Silicium verhindert oder eingeschränkt ist und auch die Entstehung von Aluminium- Zacken und Aufwerfungen verhindert oder eingeschränkt ist. Aufgrund des Vorhandenseins der unteren und oberen Barrieren steigt der Elektromigrationswiderstand der Metall-1-Zwischenverbindung an, so daß die IC-Schaltung zuverlässiger wird. Die Zwischenverbindungsschicht der Erfindung dient auch als eine antireflektive Schicht, die eine verbesserte Photolitographie bei Drucken feiner Linien ermöglicht. Die elektrische Verbindung zwischen der Zwischenverbindungsschicht und der Metall-2- Schicht wird verbessert, wobei - falls gewünscht - kein Sputter-Ätzen durchgeführt zu werden braucht, und das Resultat ist eine Struktur mit exzellenter Zuverlässigkeit.

Claims (11)

1. IC-Schaltungsstruktur mit einem Siliciumsubstrat (10); mehreren in diesem Substrat angeordneten dotierten Bereichen (14); einer auf dem Substrat angeordneten ersten Oxid-Schicht (30) mit öffnungen zum Freilegen jedes dotierten Bereiches (14); einer elektrisch leitenden Zwischenverbindungsschicht (40,50,60), die derart angeordnet ist, daß sie mindestens einen der dotierten Bereiche durch dessen entsprechende Öffnung hindurch leitend kontaktiert, und die der ersten Oxid-Schicht überliegt; einer zweiten Oxid-Schicht, die derart angeordnet ist, daß sie Teilen der ersten Oxid-Schicht (30), die nicht von der Zwischenverbindungsschicht (40,50,60) bedeckt sind, überliegt, wobei in der zweiten Oxid-Schicht (70) mindestens eine Öffnung ausgebildet ist, die einen gewählten Bereich der Zwischenverbindungsschicht (40,50,60) freilegt; und einer Metall-Leiterschicht (80), die derart angeordnet ist, daß sie der zweiten Oxid-Schicht (70) überliegt und einen gewählten Bereich der Zwischenverbindungsschicht (40,50,60) durch die mindestens eine Öffnung hindurch elektrisch kontaktiert; gekennzeichnet durch:
(a) eine 250-350 Nanometer dicke Zwischenschicht (50) aus auf Aluminium basierendern Metall;
(b) eine untere leitende Barriereschicht (40), die zwischen der Zwischenschicht (50) einerseits und dem dotierten Bereich des Substrats und der ersten Oxid- Schicht andererseits angeordnet ist; wobei die untere Barriereschicht aufweist: eine den dotierten Bereich kontaktierende, TiSix enthaltende Schicht, wobei x größer als 1 ist, und eine die Zwischenschicht kontaktierende, TiNx enthaltende Schicht, wobei x größer als 1 ist, und wobei der Rest der unteren Barriereschicht abgesehen von insignifikanten Verunreinigungen reines Ti oder TiN enthält; und
(c) eine obere leitende Barriereschicht (60) aus TIN, die zwischen der Zwischenschicht und der zweiten Oxid- Schicht (70) angeordnet ist;
und dadurch gekennzeichnet, daß die Drei-Schichten-Struktur sich zwischen der ersten und der zweiten Oxid-Schicht erstreckt.
2. Struktur nach Anspruch 1, dadurch gekennzeichnet, daß die untere leitende Barriereschicht (40) eine 80-150 Nanometer dicke Schicht aufweist, die in der Lage ist, eine durch sie hindurch in die leitende Metall-Zwischenschicht (50) erfolgende Diffusion von Silicium und eine von der leitenden Metall-Zwischenschicht durch diese hindurch in das Siliciumsubstrat (10) erfolgende Diffusion von Aluminium zu verhindern.
3. Struktur nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die obere leitende Barriereschicht (60) eine 80-120 Nanometer dicke Schicht aufweist, die in der Lage ist, eine durch sie hindurch erfolgende Diffusion von Aluminium aus der leitenden Metall-Zwischenschicht (50) zu verhindern.
4. Struktur nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der in dem Substrat ausgebildete dotierte Silicium-Bereich (14) eine Metall-Silicid-Schicht aufweist, die in der Oberfläche des Substrats unterhalb der unteren leitenden Barriereschicht (40) ausgebildet ist, um die Leitfähigkeit zwischen dem in dem Substrat ausgebildeten dotierten Bereich (14) und der Zwischenverbindungsschicht (40,50,60) zu verbessern.
5. Verfahren zum Ausbilden einer IC-Schaltungsstruktur mit einem Siliciumsubstrat (10); mehreren in diesem Substrat angeordneten dotierten Bereichen (14); einer auf dem Subtrat angeordneten ersten Oxid-Schicht (30) mit Öffnungen zum Freilegen jedes dotierten Bereiches (14); einer elektrisch leitenden Zwischenverbindungsschicht (40,50,60), die derart angeordnet ist, daß sie mindestens einen der dotierten Bereiche durch dessen entsprechende Öffnung hindurch leitend kontaktiert, und die der ersten Oxid- Schicht überliegt; einer zweiten Oxid-Schicht, die derart angeordnet ist, daß sie Teilen der ersten Oxid-Schicht (30), die nicht von der Zwischenverbindungsschicht (40, 50,60) bedeckt sind, überliegt, wobei in der zweiten Oxid- Schicht (70) mindestens eine Öffnung ausgebildet ist, die einen gewählten Bereich der Zwischenverbindungsschicht (40,50, 60) freilegt; und einer Metall-Leiterschicht (80), die derart angeordnet ist, daß sie der zweiten Oxid- Schicht (70) überliegt und einen gewählten Bereich der Zwischenverbindungsschicht (40,50,60) durch die mindestens eine Öffnung hindurch elektrisch kontaktiert; mit den folgenden aufeinanderfolgenden Schritten:
(a) Ausbilden einer ersten Oxid-Schicht (30) auf einem Substrat (10), das dotierte Bereiche enthält, wobei in der ersten Oxid-Schicht (30) Öffnungen zum Freilegen jedes dotierten Bereiches (14) des Substrats ausgebildet ist;
(b) Ausbilden einer unteren leitenden Barriereschicht (40) aus TiN auf der ersten Oxid-Schicht (30), wobei die untere leitende Barriereschicht (40) durch die Öffnung hindurch den dotierten Bereich (14) des Substrats (10) elektrisch kontaktiert, und anschließendes schnelles Tempern der unteren Barriereschicht in einer N&sub2;- oder Ar/N&sub2;-Atmosphäre;
(c) Ausbilden einer 250-350 Nanometer dicken Zwischenschicht (50) aus auf Aluminium basierendem Metall auf der unteren leitenden Barriereschicht und in elektrischem Kontakt mit dieser;
(d) Ausbilden einer oberen leitenden Barriereschicht (60) aus TiN auf der Zwischenschicht;
wobei die untere Schicht, die Zwischenschicht und die obere Schicht zusammen die Zwischenverbindungsschicht bilden;
(e) Strukturieren und Ätzen der Mehrfach-Zwischenverbindungsschicht zur Bildung diskreter Zwischenverbindungen und zum Freilegen der ersten Oxid-Schicht (30) zwischen diesen;
(f) Ausbilden einer zweiten Oxid-Schicht (70) auf den Zwischenverbindungen und der freigelegten ersten Oxid- Schicht;
(g) Strukturieren und Ätzen der zweiten Oxid-Schicht (70) bis hinunter zu der oberen Lage der Zwischenverbindungsschicht (40,50,60) zur Ausbildung mindestens einer Öffnung, die den gewählten Bereich der Zwischenverbindungsschicht (40,50,60) freilegt;
(h) Ausbilden einer zweiten Schicht aus auf Aluminium basierendem Metall auf der zweiten Oxid-Schicht und dem freigelegten Bereich der Zwischenverbindungen; und
(i) Strukturieren und Ätzen der zweiten Metall-Schicht zur Ausbildung weiterer diskreter Zwischenverbindungen daraus.
6. Verfahren nach Anspruch 5, gekennzeichnet durch die weiteren Schritte des Ausbildens einer Schicht (36) auf dem ersten Oxid (30) und dem freigelegten dotierten Silicium- Substrat (14) aus einem Metall, das in der Lage ist, mit dem Silicium derart zu reagieren, daß ein Metall-Silicid gebildet wird, Heizen der Struktur auf eine Temperatur von ungefähr 500-700ºC zum Sintern des Metalls und zur Ausbildung des Metall-Silicids auf und in der Oberfläche des dotierten Silicium-Substrats, und Entfernen nicht reagierender Bereiche des Metalls auf der ersten Oxid-Schicht vor dem Schritt (b) des Ausbildens der unteren leitenden Barriereschicht.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß in dem Schritt (b) des Ausbildens der unteren leitenden Barriereschicht (40) 80-150 Nanometer TiN aus einem TiN-Verbund-Target in einer Argon-Atmosphäre von ungefähr 5 bis 15 milliTorr (0,66 bis 2,0 Pa) auf die Struktur gesputtert werden, während eine Temperatur von mindestens ungefähr 100ºC bis zu einer 400ºC nicht überschreitenden Temperatur aufrechterhalten wird.
8. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß in dem Schritt (b) des Ausbildens der unteren leitenden Barriereschicht 20-80 Nanometer Titan aus einem Titan- Target in einer Argon-Atmosphäre von ungefähr 5 bis 15 milliTorr (0,66 bis 2,0 Pa) auf die Struktur gesputtert werden, während eine Temperatur von mindestens ungefähr 100ºC bis zu einer 400ºC nicht überschreitenden Temperatur aufrechterhalten wird, und daß anschließend Titannitrid (TiN) unter den gleichen Reaktionsbedingungen reaktiv auf die Titan-Schicht gesputtert wird, um die TiN-Schicht auf dem Silicium-Substrat auszubilden.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß bei dem schnellen Tempern gemäß Schritt (b) die Struktur innerhalb einer Periode von ungefähr 10 Sekunden auf eine Temperatur von ungefähr 600-800ºC geheizt wird und die Struktur anschließend fur eine Periode von ungefähr 30 Sekunden bis 1 Minute bei dieser Temperatur in einer Stickstoff-Atmosphäre gehalten wird, um die Silicium-Oberfläche zu reinigen und zu bewirken, daß mindestens ein Teil des Titans derart mit dem Silicium reagiert, daß ein Titansilicid gebildet wird und somit ein guter elektrischer Kontakt mit Silicium ermöglicht wird und dabei eine TiN-Barriere an der Oberfläche gebildet wird.
10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß in dem Schritt (d) des Ausbildens der oberen Barriereschicht (60) 80-120 Nanometer TiN in einer Argon-Atmosphäre von ungefähr 5 bis 15 milliTorr (0,66 bis 2,0 Pa) auf die Zwischenschicht (50) gesputtert werden, während eine Temperatur von mindestens ungefähr 100ºC bis zu einer 400ºC nicht überschreitenden Temperatur aufrechterhalten wird.
11. Verfahren nach einem der Ansprüche 5 bis 10, dadurch gekennzeichnet, daß in dem Schritt (f) des Ausbildens einer zweiten Oxid-Schicht (70) auf der Zwischenverbindungsschicht (40,50,60) die zweite Oxid-Schicht derart strukturiert wird, daß mindestens ein Teil der Zwischenverbindungsschicht freigelegt wird, und die Oberfläche der Zwischenverbindungsschicht zwecks Entfernen daran befindlicher Oxide gereinigt wird, bevor die Metall-Leiterschicht (80) auf der Zwischenverbindungsschicht ausgebildet wird.
DE3856021T 1987-01-22 1988-01-14 Mehrschichtverbindung für integrierte Schaltungsstruktur mit zwei oder mehreren metallischen Leiterschichten und Verfahren zum Herstellen derselben Expired - Lifetime DE3856021T2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US07/006,000 US4782380A (en) 1987-01-22 1987-01-22 Multilayer interconnection for integrated circuit structure having two or more conductive metal layers

Publications (2)

Publication Number Publication Date
DE3856021D1 DE3856021D1 (de) 1997-10-16
DE3856021T2 true DE3856021T2 (de) 1998-04-16

Family

ID=21718780

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3856021T Expired - Lifetime DE3856021T2 (de) 1987-01-22 1988-01-14 Mehrschichtverbindung für integrierte Schaltungsstruktur mit zwei oder mehreren metallischen Leiterschichten und Verfahren zum Herstellen derselben

Country Status (5)

Country Link
US (1) US4782380A (de)
EP (1) EP0276087B1 (de)
JP (1) JP2700103B2 (de)
AT (1) ATE158112T1 (de)
DE (1) DE3856021T2 (de)

Families Citing this family (112)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5046043A (en) * 1987-10-08 1991-09-03 National Semiconductor Corporation Ferroelectric capacitor and memory cell including barrier and isolation layers
KR910006967B1 (ko) * 1987-11-18 1991-09-14 가시오 게이상기 가부시기가이샤 반도체 장치의 범프 전극 구조 및 그 형성 방법
JP2776826B2 (ja) * 1988-04-15 1998-07-16 株式会社日立製作所 半導体装置およびその製造方法
JPH01302842A (ja) * 1988-05-31 1989-12-06 Nec Corp 多層配線構造の半導体装置
US4998157A (en) * 1988-08-06 1991-03-05 Seiko Epson Corporation Ohmic contact to silicon substrate
US5233223A (en) * 1989-01-09 1993-08-03 Nec Corporation Semiconductor device having a plurality of conductive layers interconnected via a tungsten plug
JPH02222148A (ja) * 1989-02-22 1990-09-04 Yamaha Corp 半導体装置
JPH02237135A (ja) * 1989-03-10 1990-09-19 Fujitsu Ltd 半導体装置の製造方法
JP2859288B2 (ja) 1989-03-20 1999-02-17 株式会社日立製作所 半導体集積回路装置及びその製造方法
US5229311A (en) * 1989-03-22 1993-07-20 Intel Corporation Method of reducing hot-electron degradation in semiconductor devices
US5102827A (en) * 1989-05-31 1992-04-07 At&T Bell Laboratories Contact metallization of semiconductor integrated-circuit devices
US5173449A (en) * 1989-06-05 1992-12-22 Motorola, Inc. Metallization process
US5108951A (en) * 1990-11-05 1992-04-28 Sgs-Thomson Microelectronics, Inc. Method for forming a metal contact
US6242811B1 (en) 1989-11-30 2001-06-05 Stmicroelectronics, Inc. Interlevel contact including aluminum-refractory metal alloy formed during aluminum deposition at an elevated temperature
US5658828A (en) * 1989-11-30 1997-08-19 Sgs-Thomson Microelectronics, Inc. Method for forming an aluminum contact through an insulating layer
US5472912A (en) * 1989-11-30 1995-12-05 Sgs-Thomson Microelectronics, Inc. Method of making an integrated circuit structure by using a non-conductive plug
US6271137B1 (en) 1989-11-30 2001-08-07 Stmicroelectronics, Inc. Method of producing an aluminum stacked contact/via for multilayer
EP0430403B1 (de) 1989-11-30 1998-01-07 STMicroelectronics, Inc. Verfahren zum Herstellen von Zwischenschicht-Kontakten
KR940008936B1 (ko) * 1990-02-15 1994-09-28 가부시끼가이샤 도시바 고순도 금속재와 그 성질을 이용한 반도체 장치 및 그 제조방법
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
US5094981A (en) * 1990-04-17 1992-03-10 North American Philips Corporation, Signetics Div. Technique for manufacturing interconnections for a semiconductor device by annealing layers of titanium and a barrier material above 550° C.
DE4017181C2 (de) * 1990-05-29 1998-08-27 Daimler Benz Aerospace Ag Elektrisches Bauelement
US5306569A (en) * 1990-06-15 1994-04-26 Hitachi Metals, Ltd. Titanium-tungsten target material and manufacturing method thereof
US5180688A (en) * 1990-07-31 1993-01-19 Sgs-Thomson Microelectronics, Inc. Method of forming tunneling diffusion barrier for local interconnect and polysilicon high impedance device
US5196360A (en) * 1990-10-02 1993-03-23 Micron Technologies, Inc. Methods for inhibiting outgrowth of silicide in self-aligned silicide process
US6287963B1 (en) 1990-11-05 2001-09-11 Stmicroelectronics, Inc. Method for forming a metal contact
US5232871A (en) * 1990-12-27 1993-08-03 Intel Corporation Method for forming a titanium nitride barrier layer
US5231053A (en) * 1990-12-27 1993-07-27 Intel Corporation Process of forming a tri-layer titanium coating for an aluminum layer of a semiconductor device
US5175126A (en) * 1990-12-27 1992-12-29 Intel Corporation Process of making titanium nitride barrier layer
JPH04280425A (ja) * 1991-03-07 1992-10-06 Sony Corp 配線形成方法
US5278448A (en) * 1991-03-19 1994-01-11 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of fabricating the same
JP2811131B2 (ja) * 1991-04-26 1998-10-15 三菱電機株式会社 半導体装置の配線接続構造およびその製造方法
US5747361A (en) * 1991-05-01 1998-05-05 Mitel Corporation Stabilization of the interface between aluminum and titanium nitride
US5252382A (en) * 1991-09-03 1993-10-12 Cornell Research Foundation, Inc. Interconnect structures having patterned interfaces to minimize stress migration and related electromigration damages
JPH05243178A (ja) * 1991-10-03 1993-09-21 Hewlett Packard Co <Hp> 半導体集積回路用相互接続体形成方法
DE69327600T2 (de) * 1992-02-28 2000-06-21 Stmicroelectronics, Inc. Herstellungsverfahren von Submikronkontakten
JP2755035B2 (ja) * 1992-03-28 1998-05-20 ヤマハ株式会社 多層配線形成法
JPH05304262A (ja) * 1992-04-27 1993-11-16 Toshiba Corp 半導体装置およびその製造方法
KR950003233B1 (ko) * 1992-05-30 1995-04-06 삼성전자 주식회사 이중층 실리사이드 구조를 갖는 반도체 장치 및 그 제조방법
US5286676A (en) * 1992-06-15 1994-02-15 Hewlett-Packard Company Methods of making integrated circuit barrier structures
US5329161A (en) * 1992-07-22 1994-07-12 Vlsi Technology, Inc. Molybdenum boride barrier layers between aluminum and silicon at contact points in semiconductor devices
US5350705A (en) * 1992-08-25 1994-09-27 National Semiconductor Corporation Ferroelectric memory cell arrangement having a split capacitor plate structure
DE69319993T2 (de) * 1992-09-22 1998-12-10 Sgs-Thomson Microelectronics, Inc., Carrollton, Tex. Methode zur Herstellung eines Metallkontaktes
DE69430461T2 (de) * 1993-01-12 2002-11-14 Texas Instruments Inc., Dallas Neue Verbindungstechnik in bedeckten TiSi2/TiN
US5654575A (en) * 1993-01-12 1997-08-05 Texas Instruments Incorporated TiSi2 /TiN clad interconnect technology
US5378660A (en) * 1993-02-12 1995-01-03 Applied Materials, Inc. Barrier layers and aluminum contacts
KR960015564B1 (ko) * 1993-04-16 1996-11-18 현대전자산업 주식회사 반도체 장치의 금속배선 형성방법
JP3256623B2 (ja) * 1993-05-28 2002-02-12 株式会社東芝 半導体装置の製造方法
US5834125A (en) * 1993-06-16 1998-11-10 Integrated Device Technology, Inc. Non-reactive anti-reflection coating
US5364803A (en) * 1993-06-24 1994-11-15 United Microelectronics Corporation Method of preventing fluorine-induced gate oxide degradation in WSix polycide structure
US5528081A (en) * 1993-06-25 1996-06-18 Hall; John H. High temperature refractory metal contact in silicon integrated circuits
US5652180A (en) * 1993-06-28 1997-07-29 Kawasaki Steel Corporation Method of manufacturing semiconductor device with contact structure
JPH0741948A (ja) * 1993-07-30 1995-02-10 Sony Corp 配線形成方法
US5412250A (en) * 1993-09-24 1995-05-02 Vlsi Technology, Inc. Barrier enhancement at the salicide layer
US5439731A (en) * 1994-03-11 1995-08-08 Cornell Research Goundation, Inc. Interconnect structures containing blocked segments to minimize stress migration and electromigration damage
KR950034495A (ko) * 1994-04-20 1995-12-28 윌리엄 이.힐러 반도체 장치 제조를 위한 고 수율 광 경화 공정
US5528082A (en) * 1994-04-28 1996-06-18 Xerox Corporation Thin-film structure with tapered feature
US5693983A (en) * 1994-04-28 1997-12-02 Xerox Corporation Thin-film structure with conductive molybdenum-chromium line
US5956615A (en) * 1994-05-31 1999-09-21 Stmicroelectronics, Inc. Method of forming a metal contact to landing pad structure in an integrated circuit
US5945738A (en) * 1994-05-31 1999-08-31 Stmicroelectronics, Inc. Dual landing pad structure in an integrated circuit
JP2614016B2 (ja) * 1994-05-31 1997-05-28 九州日本電気株式会社 半導体装置の製造方法
US5702979A (en) * 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US5385868A (en) * 1994-07-05 1995-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Upward plug process for metal via holes
US5449631A (en) * 1994-07-29 1995-09-12 International Business Machines Corporation Prevention of agglomeration and inversion in a semiconductor salicide process
US5705427A (en) * 1994-12-22 1998-01-06 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
JP4156044B2 (ja) * 1994-12-22 2008-09-24 エスティーマイクロエレクトロニクス，インコーポレイテッド 集積回路におけるランディングパッド構成体の製造方法
US5599739A (en) * 1994-12-30 1997-02-04 Lucent Technologies Inc. Barrier layer treatments for tungsten plug
JPH08191104A (ja) 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
US5614437A (en) * 1995-01-26 1997-03-25 Lsi Logic Corporation Method for fabricating reliable metallization with Ta-Si-N barrier for semiconductors
JP3744980B2 (ja) * 1995-07-27 2006-02-15 株式会社半導体エネルギー研究所 半導体装置
TW319891B (en) * 1996-02-02 1997-11-11 Taiwan Semiconductor Mfg Method for improved aluminium-copper deposition and robust via contact resistance
US5633200A (en) * 1996-05-24 1997-05-27 Micron Technology, Inc. Process for manufacturing a large grain tungsten nitride film and process for manufacturing a lightly nitrided titanium salicide diffusion barrier with a large grain tungsten nitride cover layer
US6204171B1 (en) * 1996-05-24 2001-03-20 Micron Technology, Inc. Process for forming a film composed of a nitride of a diffusion barrier material
FI962277A0 (fi) * 1996-05-31 1996-05-31 Elcoteq Network Oy Loed- eller tennknoelstruktur foer oinkapslade mikrokretsar
JP3094914B2 (ja) * 1996-07-17 2000-10-03 日本電気株式会社 半導体装置の製造方法
US5926736A (en) * 1996-10-30 1999-07-20 Stmicroelectronics, Inc. Low temperature aluminum reflow for multilevel metallization
JP3751392B2 (ja) * 1996-12-27 2006-03-01 長野計器株式会社 半導体素子の電極構造およびその製造方法
US5942448A (en) * 1997-02-24 1999-08-24 Sarnoff Corporation Method of making contacts on an integrated circuit
US20040222525A1 (en) * 1997-03-14 2004-11-11 Rhodes Howard E. Advanced VLSI metallization
US6080665A (en) * 1997-04-11 2000-06-27 Applied Materials, Inc. Integrated nitrogen-treated titanium layer to prevent interaction of titanium and aluminum
JP3050161B2 (ja) * 1997-04-18 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
TW417249B (en) * 1997-05-14 2001-01-01 Applied Materials Inc Reliability barrier integration for cu application
US5981378A (en) * 1997-07-25 1999-11-09 Vlsi Technology, Inc. Reliable interconnect via structures and methods for making the same
US6211065B1 (en) * 1997-10-10 2001-04-03 Applied Materials, Inc. Method of depositing and amorphous fluorocarbon film using HDP-CVD
US6323119B1 (en) * 1997-10-10 2001-11-27 Applied Materials, Inc. CVD deposition method to improve adhesion of F-containing dielectric metal lines for VLSI application
US6624064B1 (en) * 1997-10-10 2003-09-23 Applied Materials, Inc. Chamber seasoning method to improve adhesion of F-containing dielectric film to metal for VLSI application
JP3424900B2 (ja) * 1997-10-24 2003-07-07 松下電器産業株式会社 半導体装置およびその製造方法
US5976917A (en) 1998-01-29 1999-11-02 Micron Technology, Inc. Integrated circuitry fuse forming methods, integrated circuitry programming methods, and related integrated circuitry
US6291337B1 (en) * 1998-02-20 2001-09-18 Stmicroelectronics, Inc. Elimination of cracks generated after a rapid thermal process step of a semiconductor wafer
US6284316B1 (en) * 1998-02-25 2001-09-04 Micron Technology, Inc. Chemical vapor deposition of titanium
US6187667B1 (en) 1998-06-17 2001-02-13 Cypress Semiconductor Corp. Method of forming metal layer(s) and/or antireflective coating layer(s) on an integrated circuit
US6338880B1 (en) * 1998-09-04 2002-01-15 Micron Technology, Inc. Chemical vapor deposition process for depositing titanium nitride films from an organometallic compound
US6168837B1 (en) 1998-09-04 2001-01-02 Micron Technology, Inc. Chemical vapor depositions process for depositing titanium silicide films from an organometallic compound
US6245668B1 (en) 1998-09-18 2001-06-12 International Business Machines Corporation Sputtered tungsten diffusion barrier for improved interconnect robustness
US6080657A (en) * 1999-07-16 2000-06-27 Taiwan Semiconductor Manufacturing Company Method of reducing AlCu hillocks
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6319766B1 (en) 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
US6562715B1 (en) 2000-08-09 2003-05-13 Applied Materials, Inc. Barrier layer structure for copper metallization and method of forming the structure
US6365496B1 (en) * 2000-11-16 2002-04-02 Stmicroelectronics, Inc. Elimination of junction spiking using soft sputter etch and two step tin film during the contact barrier deposition process
US6593234B2 (en) * 2001-07-24 2003-07-15 Micron Technology, Inc. Methods of utilizing metal rich silicide in forming semiconductor constructions
US6887578B2 (en) * 2001-10-30 2005-05-03 Massachusetts Institute Of Technology Fluorocarbon-organosilicon copolymers and coatings prepared by hot-filament chemical vapor deposition
US6541397B1 (en) * 2002-03-29 2003-04-01 Applied Materials, Inc. Removable amorphous carbon CMP stop
JP4038485B2 (ja) * 2003-03-12 2008-01-23 三星エスディアイ株式会社 薄膜トランジスタを備えた平板表示素子
KR100669688B1 (ko) * 2003-03-12 2007-01-18 삼성에스디아이 주식회사 박막트랜지스터 및 이를 구비한 평판표시소자
US8421121B2 (en) * 2007-04-18 2013-04-16 Northrop Grumman Systems Corporation Antimonide-based compound semiconductor with titanium tungsten stack
US7902004B2 (en) * 2008-10-14 2011-03-08 Dpix Llc ESD induced artifact reduction design for a thin film transistor image sensor array
WO2013011864A1 (ja) * 2011-07-15 2013-01-24 株式会社村田製作所 薄膜デバイスおよび薄膜デバイスの製造方法
JP6418755B2 (ja) * 2014-02-27 2018-11-07 シーメンス アクチエンゲゼルシヤフトＳｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ Ｕｂｍ構造を備えた電極とその製造方法
US9401328B2 (en) 2014-12-22 2016-07-26 Stmicroelectronics S.R.L. Electric contact structure having a diffusion barrier for an electronic device and method for manufacturing the electric contact structure
DE102016101801B4 (de) * 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
US11482449B2 (en) * 2020-08-03 2022-10-25 General Electric Company Electrical component with a dielectric passivation stack
CN118326330B (zh) * 2024-06-13 2024-08-16 天水天光半导体有限责任公司 一种半导体金属层的制备方法及其应用

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3879746A (en) * 1972-05-30 1975-04-22 Bell Telephone Labor Inc Gate metallization structure
US4141022A (en) * 1977-09-12 1979-02-20 Signetics Corporation Refractory metal contacts for IGFETS
JPS5910064B2 (ja) * 1978-11-22 1984-03-06 三菱電機株式会社 多層配線構造の製造方法
US4361599A (en) * 1981-03-23 1982-11-30 National Semiconductor Corporation Method of forming plasma etched semiconductor contacts
JPS5994849A (ja) * 1982-11-24 1984-05-31 Nec Corp 半導体集積回路装置
JPS59124765A (ja) * 1982-12-29 1984-07-18 Fujitsu Ltd 半導体装置
JPS59205716A (ja) * 1983-05-09 1984-11-21 Nec Corp 半導体装置の製造方法
JPS6070173A (ja) * 1983-09-28 1985-04-20 Fujitsu Ltd スパッタ処理方法
JPS60153121A (ja) * 1984-01-20 1985-08-12 Nec Corp 半導体装置の形成方法
JPS61102059A (ja) * 1984-10-25 1986-05-20 Nec Corp 半導体装置
GB2168841B (en) * 1984-12-22 1988-07-20 Stc Plc Semiconductor processing
US4659427A (en) * 1984-12-31 1987-04-21 Gte Laboratories Incorporated Via formation for multilayered metalization
JPS61183942A (ja) * 1985-02-08 1986-08-16 Fujitsu Ltd 半導体装置の製造方法
JPS61198651A (ja) * 1985-02-27 1986-09-03 Nec Corp 半導体集積回路装置
JPS61296764A (ja) * 1985-06-25 1986-12-27 Mitsubishi Electric Corp 金属電極配線膜を有する半導体装置
JPS6329548A (ja) * 1986-07-09 1988-02-08 シ−メンス、アクチエンゲゼルシヤフト 集積回路の金属化部

Also Published As

Publication number Publication date
JPS6419763A (en) 1989-01-23
US4782380A (en) 1988-11-01
EP0276087B1 (de) 1997-09-10
JP2700103B2 (ja) 1998-01-19
DE3856021D1 (de) 1997-10-16
EP0276087A3 (de) 1990-06-13
EP0276087A2 (de) 1988-07-27
ATE158112T1 (de) 1997-09-15

Similar Documents

Publication Publication Date Title
DE3856021T2 (de) Mehrschichtverbindung für integrierte Schaltungsstruktur mit zwei oder mehreren metallischen Leiterschichten und Verfahren zum Herstellen derselben
DE69525827T2 (de) Kondensator für integrierte Schaltung und Verfahren zu seiner Herstellung
DE69322180T2 (de) Halbleiteranordnung mit einer Leiterschicht
DE69424847T2 (de) Herstellungsverfahren von einem Aluminiumkontakt
DE2951734C2 (de)
DE4207916C2 (de) Verbindungsstruktur einer integrierten Halbleiterschaltungseinrichtung
DE3851163T2 (de) Kontakt in einer Bohrung in einem Halbleiter und Verfahren zu seiner Herstellung.
DE4342047B4 (de) Halbleiterbauelement mit einer Diffusionsbarrierenschichtanordnung und Verfahren zu seiner Herstellung
DE4200809C2 (de) Verfahren zur Bildung einer metallischen Verdrahtungsschicht in einem Halbleiterbauelement
DE69427959T2 (de) Integrierte Schaltung mit verbesserter Kontaktbarriere
DE69617928T2 (de) Löthöcker-herstellungsverfahren und strukturen mit einer titan-sperrschicht
DE69225082T2 (de) Halbleiter-Vorrichtung mit Verdrahtung der verbesserten Zuverlässigkeit und Verfahren zu ihner Herstellung
DE69030229T2 (de) Verfahren zum Herstellen einer Halbleitervorrichtung
DE69226133T2 (de) Verbindungsstruktur einer Halbleiteranordnung und ein Herstellungsverfahren dafür
DE69332136T2 (de) Halbleiterbauelement mit einem Kontakt und Verfahren zu seiner Herstellung
DE69112293T2 (de) Verfahren zum selektiven Packen einer elektroleitenden Struktur in einer Halbleiteranordnung.
DE69120153T2 (de) Verfahren zum Absenken von Material mit niedrigem Widerstand in einem Kontaktloch
DE69429951T2 (de) Herstellungsverfahren für Halbleiteranordnung unter Verwendung der selektiven CVD-Methode
DE4222142A1 (de) Halbleiterbauelement mit einer verdrahtungsschicht und verfahren zu dessen herstellung
DE69031903T2 (de) Verfahren zum Herstellen von Zwischenschicht-Kontakten
DE69624712T2 (de) Verfahren zur herstellung einer metall-leitungsstruktur für eine integrierte schaltung mit verbessertem elektromigrationswiderstand
DE3784757T2 (de) Metallisierte Halbleiteranordnung mit einer Zwischenschicht.
EP0024572B1 (de) Elektrisch leitender Kontakt- oder Metallisierungsaufbau für Halbleitersubstrate
DE3784124T2 (de) Selbstjustierter, intern beweglicher ionengetter fuer mehrschichtmetallisierung auf integrierten schaltkreisen.
DE4400200A1 (de) Halbleitervorrichtung

Legal Events

Date Code Title Description
8364 No opposition during term of opposition