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DE3751892T2 - Halbleiteranordnung mit zwei Verbindungshalbleitern und Verfahren zu ihrer Herstellung - Google Patents

Halbleiteranordnung mit zwei Verbindungshalbleitern und Verfahren zu ihrer Herstellung

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Publication number
DE3751892T2
DE3751892T2 DE3751892T DE3751892T DE3751892T2 DE 3751892 T2 DE3751892 T2 DE 3751892T2 DE 3751892 T DE3751892 T DE 3751892T DE 3751892 T DE3751892 T DE 3751892T DE 3751892 T2 DE3751892 T2 DE 3751892T2
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DE
Germany
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compound semiconductor
layer
semiconductor
impurity
semiconductor region
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Hiroyoshi Matsumura
Takao Miyazaki
Akiyoshi Watanabe
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Original Assignee
Hitachi Ltd
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Description

  • Die Erfindung betrifft eine Halbleiteranordnung mit zwei Verbindungshalbleitern sowie ein Verfahren zum Herstellen einer derartigen Anordnung.
  • Mischkristalle aus InxGa1-xAsyP1-y, die an InP-Substrate gitterangepaßt sind, insbesondere ternäre (InGa)As-Mischkristalle, zeigen hohe Ladungsträgerbeweglichkeiten wie solche von z.B. 8.000 cm²/V s bei Raumtemperatur. Daher werden derartige Mischkristalle als Materialien zum Herstellen von FETs hoher Geschwindigkeit angesehen. Da kein geeigneter Schottkyübergang hergestellt werden kann, wurde ein Verfahren verwendet, bei dem eine Halbleiteranordnung dadurch hergestellt wird, daß gitterangepaßtes (InAl)As auf die Oberfläche der Mischkristalle aufgewachsen wird, um einen Schottkyübergang auf der aufgewachsenen Schicht zu erzeugen (siehe H. Ohno et al: IEEE, Electron Device Lett. Vol. EDL-1, S. 154, 1980). Eine derartige Halbleiteranordnung ist in Fig. 2 der beigefügten zeichnungen dargestellt. Die Anordnung verfügt über eine Pufferschicht 2 auf einem Substrat, eine Verbindungshalbleiterschicht 3 auf der Pufferschicht 2 und eine Deckschicht 4 aus gitterangepaßtem InAlAs auf der Verbindungshalbleiterschicht 3. Source- und Drain- elektroden 61, 62 und eine Gateelektrode 5 sind auf der Deckschicht 4 ausgebildet.
  • Dieses Material InAlAs zeigt jedoch zwei Nachteile. Es neigt stark zu Oxidation, da das Molverhältnis von AlAs 0,5 beträgt, und es zeigt auch eine Schottkybarriere von 0,6 V, was nicht sehr hoch ist.
  • Kürzlich wurde ein FET versuchsweise hergestellt, der, wie es in Fig. 3 der beigefügten Zeichnungen dargestellt ist, einen Dünnfilm aus GaAs (41) mit einer Gitterkonstante, die sich stark von der eines InP-Substrats (1) unterscheidet, aufweist, der auf eine InGaAs-Schicht (3) aufgewachsen ist. Die in Fig. 3 dargestellte Anordnung ist ansonsten der in Fig. 2 dargestellten ähnlich und entsprechende Teile sind mit denselben Bezugszahlen gekennzeichnet. Bei dieser Anordnung kann jedoch ein Dickfilm von ungefähr 40 nm oder mehr keine gute Oberfläche zeigen, da die Gitterfehlanpassung bis zu 4 % beträgt. Darüber hinaus fließt, da an der Grenzschicht ein Versetzungsnetz sehr hoher Dichte besteht, ein Leckstrom durch die Versetzungen, und es wurde keine Charakteristik erzielt, die für die Gateelektrode eines FET zufriedenstellend wäre (siehe C. Y. Chen et al: Appl. Phys. Lett., Vol, 46 (1985, S. 1145, und C. Y. Chen et al: IEEE, Electron Device Lett., Vol EDL-6 (1985), S. 20).
  • Die Stabilitäten derartiger Anordnungen und ihre Charakteristiken sind jedoch im Stand der Technik nicht betrachtet.
  • Die Erfindung versucht, die oben erörterten Schwierigkeiten der bekannten Anordnungen zu überwinden oder zumindest zu verringern.
  • In einem Artikel mit dem Titel "Optimized GaAs/(AlGa)As modulation doped heterostructure", Inst. Phys. Conf., Ser. No.: 74, Kapitel 5, S. 321 - 326 ist eine Halbleiteranordnung offenbart, die einen ersten und einen zweiten Verbindungshalbleiterbereich mit verschiedenen Gitterkonstanten aufweist, wobei der zweite Verbindungshalbleiterbereich mindestens zwei Halbleiterschichten und eine Fremdstoffschicht zwischen diesen zwei Halbleiterschichten aufweist. Die Offenbarung dieses Dokuments entspricht dem Oberbegriff von Anspruch 1 dieser Anmeldung.
  • Gemäß einer Erscheinungsform der Erfindung ist folgendes geschaffen:
  • - eine Halbleiteranordnung mit einem ersten Verbindungshalbleiter-Bereich (3) mit einer ersten Gitterkonstante und einem zweiten Verbindungshalbleiter-Bereich (41, 42, 43) auf dem ersten Verbindungshalbleiter-Bereich (3) mit einer zweiten Gitterkonstante, die von der ersten Gitterkonstanten verschieden ist;
  • - wobei der zweite Verbindungshalbleiter-Bereich (41, 42, 43) mindestens zwei zweite Verbindungshalbleiter-Schichten (41, 43) aufweist und mindestens eine Fremdstoffschicht (42) zwischen jeweils benachbarten zweiten Verbindungshalbleiter- Schichten (41, 43) des zweiten Verbindungshalbleiter-Bereichs (41, 42, 43) liegt; dadurch gekennzeichnet, daß:
  • - die erste und zweite Gitterkonstante des ersten und zweiten Verbindungshalbleiter-Bereichs (3; 41, 42, 43) in solcher Weise voneinander verschieden sind, daß die Gitterfehlanpassung derselben Versetzungsnetzwerke in den zweiten Verbindungshalbleiter-Schichten (41) benachbart zum ersten Verbindungshalbleiter-Bereich (3) hervorruft;
  • - daß die mindestens eine Fremdstoffschicht (42) Fremdstoffe aufweist, die selektiv um die Versetzungen adsorbiert oder gegettert werden und von solchem Typ sind, daß sie die sich ergebenden Ladungen der Versetzungskerne neutralisieren;
  • - und daß die Fremdstoffkonzentration in der mindestens einen Fremdstoffschicht (42) an die Dicke der zweiten Verbindungshalbleiter-Schichten (41, 43) derart angepaßt ist, daß Tunnelströme durch den zweiten Halbleiterbereich (41, 42, 43) vermieden sind.
  • Die Erfindung schafft auch eine Halbleiteranordnung, die Vorteile hinsichtlich ihrer Herstellung aufweist, insbesondere dadurch, daß es möglich ist, eine Anordnung bei sehr kleiner Anzahl von Defekten zu verkleinern.
  • Eine Halbleiteranordnung gemäß der Erfindung kann auf stabile Weise arbeiten und sie kann deutlich verbesserte Eigenschaften aufweisen.
  • Gemäß einer anderen Erscheinungsform der Erfindung ist folgendes geschaffen:
  • - ein Verfahren zum Herstellen einer Halbleiteranordnung, umfassend das Folgende: Herstellen einer ersten Halbleiterschicht (41) auf einem ersten Verbindungshalbleiter-Bereich (3) mit einer ersten Gitterkonstante, wobei die erste Halbleiterschicht (41) ein zweiter Verbindungshalbleiter mit einer zweiten Gitterkonstante, verschieden von der ersten Gitterkonstante, ist; Herstellen mindestens einer Fremdstoffschicht (42) auf der ersten Verbindungshalbleiter- Schicht (41); und
  • - Herstellen einer zweiten Halbleiterschicht (43) auf dem zweiten Verbindungshalbleiter über der mindestens einen Fremdstoffschicht (42); dadurch gekennzeichnet, daß
  • - die erste und zweite Gitterkonstante in solcher Weise voneinander verschieden sind, daß ihre Fehlanpassung Versetzungsnetzwerke in der ersten Halbleiterschicht (4) hervorruft; und die mindestens eine Fremdstoffschicht (42) Fremdstoffe aufweist, die um die Versetzungen herum selektiv adsorbiert oder gegettert werden und von solchem Typ sind, daß sie die sich ergebenden Ladungen der Versetzungskerne neutralisieren; und daß die Fremdstoffkonzentration in der mindestens einen Fremdstoffschicht (42) in solcher Weise an die Dicke der zweiten Verbindungshalbleiter-Schichten (41, 43) angepaßt ist, daß Tunnelströme durch den zweiten Halbleiterbereich (41, 42, 43) vermieden sind.
  • Nun wird eine Ausführungsform der Erfindung beispielhaft im einzelnen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
  • Fig. 1 ein Diagramm ist, das ein Ausführungsbeispiel eines erfindungsgemäßen FET zeigt;
  • Fig. 2 ein Diagramm ist, das einen bekannten FET zeigt, bei dem eine Deckschicht aus InAlAs besteht, wie bereits erörtert;
  • Fig. 3 ein Diagramm ist, das einen bekannten FET zeigt, bei dem eine unter Spannungen stehende Deckschicht aus GaAs besteht, wie bereits erörtert;
  • Fig. 4(a) ein Diagramm ist, das den Energiebandaufbau einer Anordnung mit einer Atomschicht ist, die in geeignetem Ausmaß mit einem Fremdstoff dotiert ist, während Fig. 4(b) ein Diagramm eines Energiebandaufbaus zum Erläutern des Anstiegs eines Leckstroms ist, wenn die Dotierung der Atomschicht mit einem Fremdstoffelement übermäßig hoch ist;
  • Fig. 5(a) und 5(b) Diagramme zum Erläutern des Effekts der Passivierung von Versetzungen sind.
  • Nun wird unter Bezugnahme auf Fig. 1 der Aufbau einer Halbleiteranordnung gemäß einem Ausführungsbeispiel der Erfindung beschrieben. Teile der Anordnung, die solchen von Fig. 2 entsprechen, sind mit denselben Bezugszahlen gekennzeichnet. Beim Beispiel von Fig. 1 wird erstes GaAs 41 auf eine InGaAs-Schicht 3 aufgewachsen, wobei das GaAs 41 mit einer Dicke von 5 bis 30 nm aufgewachsen wird, bevor das Wachstum gestoppt wird. Ein Donatorfremstoff 42, wie Si, wird auf der aufgewachsenen Oberfläche zur Adsorption gebracht. Danach wird das Wachstum von weiterem GaAs 43 erneut gestartet, und dieses Wachstum wird bei einer Dicke von höchstens ungefähr 60 nm angehalten, was die Grenze ist, bei der sich die Oberflächenmorphologie des Films verschlechtert. Vorzugsweise beträgt die Dicke ungefähr 40 nm. Bei diesem Aufbau besteht Gitterfehlanpassung zwischen InGaAs und GaAs, weswegen eine hohe Dichte an Versetzungsnetzwerken in der ersten GaAs- Schicht 41 mit einer Dicke von 5 bis 30 nm auftritt. Fremdstoffe wie Si werden selektiv um diese Versetzungen adsorbiert oder gegettert, und die Donatoren neutralisieren die Ladung der Versetzungskerne, die normalerweise als Akzeptoren wirken. Demgemäß ist das örtliche Verbiegen der Energiebänder innerhalb der aufgewachsenen Schicht ausgebessert, was zu einer Verringerung des Leckstroms führt.
  • Nun werden unter Bezugnahme auf die Fig. 5(a) und 5(b) die Prinzipien des obigen Verhaltens erörtert. Diese Figuren veranschaulichen die Bandlücken von GaAs, wenn Versetzungen entstanden sind.
  • Fig. 5(a) zeigt das Verbiegen des Energiebands von GaAs aufgrund eines durch eine Versetzung hervorgerufenen Defekts, wodurch die Tendenz besteht, daß Strom entlang der Versetzung fließt, d.h. rechtwinklig zur Zeichnungsebene. In Fig. 5(a) ist ein tiefes Akzeptorniveau 11 dargestellt, das durch einen Defekt wie eine Versetzung hervorgerufen ist, und es sind Löcher 21 dargestellt, die sich durch die Verbiegung des Energiebands in der Nähe der Versetzung angesammelt haben. Die gestrichelte Linie in der Figur bezeichnet das Ferminiveau Ef. Auf diese Weise stören durch Versetzungen oder dergleichen hervorgerufene Defekte das Energieband von GaAs, mit dem Ergebnis, daß ein Leckstrom entsteht.
  • Fig. 5(b) zeigt das Energieband von GaAs in einer erfindungsgemäßen Halbleiteranordnung. Wie im Fall von Fig. 5(a) ist ein tiefes Akzeptorniveau 11 dargestellt, das durch einen Defekt wie eine Versetzung hervorgerufen ist. In Fig. 5(b) ist jedoch das Energieband von GaAs nicht so stark verzerrt wie das in Fig. 5(a). Der Grund hierfür ist der, daß die GaAs-Schicht mit einem Fremdstoff wie Si dotiert ist. Daher ist ein Donatorniveau 31 gebildet, das auf der Dotierung beruht. Um das Donatorniveau 31 auszubilden, wird das Wachstum von GaAs angehalten und es wird ein Fremstoff wie Si durch Dotieren an der Versetzung zur Adsorption gebracht, wodurch Ladungsneutralisierung und Unterdrücken der Bandverbiegung hervorgerufen werden. Bei diesem Beispiel sammeln sich daher keine Löcher an und der Leckstrom ist deutlich verringert.
  • Obwohl bei der obigen Beschreibung nur Si als Donatorfremdstoff erörtert ist, ist es auch möglich, ein anderes Element der Gruppe IV zu verwenden, z.B. Ge oder C. Auch dann, wenn es erforderlich ist, daß der Fremdstoff ein Akzeptor ist, kann ein Element der Gruppe VI, wie S, Se oder Te verwendet werden.
  • Der einzige aufgewachsene Film, wie er oben erörtert ist, ist der aus GaAs (dessen Schottkybarriere eine Höhe von ungefähr 0,8 eV aufweist), jedoch kann alternativ AlzGa1-zAs, das eine höhere Schottkybarriere aufweist, verwendet werden. Wenn bei AlzGa1-zAs die Beziehung 0 < z < 0,5 gilt, kann die Barrierehöhe kontinuierlich von 0,8 eV auf 1,2 eV erhöht werden. Wenn das Molverhältnis von AlAs 0,7 übersteigt, besteht die Gefahr von Oberflächenoxidation, wie im Fall von InAlAs in Fig. 2. Daher ist ein Mischungsverhältnis von ungefähr 0 < z < 0,5 wünschenswerter, wenn Prozesse zum Verhindern von Oxidation usw. berücksichtigt werden, und wenn auch die Zuverlässigkeit der Anordnung berücksichtigt wird.
  • Es ist auch möglich, ein Material mit einer noch größeren Differenz der Gitterkonstanten zu verwenden, z.B. GaAsP, InGaP oder InAlP, um den aufgewachsenen Film herzustellen.
  • Ein Dotierverfahren, bei dem nach dem Einstellen des Aufwachsens des Films ein Fremdstoff adsorbiert oder durch Ionenimplantation in die aufgewachsene Fläche eingebracht wird und dann der Fremdstoff durch neues Aufwachsen vergraben wird, wird als "Atomschichtdotieren" bezeichnet.
  • Bei der Erfindung ist es wichtig, daß das Verfahren des Atomschichtdotierens nicht lediglich als Dotierverfahren wirkt, sondern daß es als Passivierung zum Deaktivieren der versetzungsnetzwerke hoher Dichte wirkt, die im Verbindungshalbleiterfilm existieren. Das Einstellen des Aufwachsens dieses Films kann nur einmal ausgeführt werden, jedoch ist ein Wiederholen dieses Vorgangs beim Aufwachsen von jeweils 10 nm des Films wirkungsvoller. Wenn jedoch die Fremdstoffkonzentration zu hoch wird, nimmt die effektive Höhe der Schottkybarriere aufgrund des Dotiereffekts ab, weswegen es vorteilhafter ist, den dickstmöglichen undotierten Bereich benachbart zur Schottkyelektrode auszubilden.
  • Das Prinzip hierzu wird nun unter Bezugnahme auf die Fig. 4(a) und 4(b) beschrieben. Diese Figuren sind Diagramme, die die Zunahme des Leckstroms für den Fall zeigen, daß die Fremdstoffdotierung übermäßig hoch ist.
  • Fig. 4(a) zeigt die Energiebandstruktur einer Halbleiterordnung, wenn eine übermäßig hohe Menge an Fremdstoff durch Atomschichtdotieren eingeführt wurde. In Fig. 4(a) ist ein tiefes Niveau 72 dargestellt, wie es durch eine Versetzung oder einen ähnlichen Defekt hervorgerufen wird. Wie es in den Fig. 5(a) und 5(b) veranschaulicht ist, werden Fremdstoffe durch Dotieren eingeführt, um die Verzerrung des Bands aufgrund des tiefen Niveaus zu verringern. Der Bereich 71 ist das Donatorniveau des Fremdstoffs. Bei diesem Beispiel beeinflußt die Fremdstoffdotierung die Höhe der Schottkybarriere nicht wesentlich und stellt kein Problem dar.
  • Andererseits zeigt Fig. 4(b) die Energiebandstruktur, wenn die Menge des Fremdstoffs beim Atomschichtdotieren übermäßig hoch ist. Unter dem Einfluß eines durch den Fremdstoff hervorgerufenen Donatorniveaus 71 wird das Energieband einer unter Spannung stehenden Deckschicht stark nach unten gebogen und Tunnelströme 74 aufgrund von Ladungsträgern (Elektronen) 73 steigen an, was einen Leckstrom verursacht. Dies, da die Form des Potentials dreieckig wird, so daß die Dicke der Barriere effektiv abnimmt. Um diese Schwierigkeit zu vermeiden ist es bevorzugter, daß der undotierte Bereich benachbart zur Schottkyelektrode so dick wie möglich ist.
  • Nun werden Beispiele der Erfindung unter Bezugnahme auf Fig. 1 beschrieben. Ein halbleitendes, mit Fe dotiertes InP-Substrat 1 wurde mit einer Mischung aus Br-Methanol und Schwefelsäure : Wasserstoffperoxid : Wasser im Verhältnis 4 : 1 : 1 (Volumenverhältnis) geätzt. Danach wurde unter Verwendung eines Verfahrens mit metallorganischer, chemischer Dampfniederschlagung (MOCVD) bei einer Wachstumstemperatur von 640 ºC eine Pufferschicht 2 aus undotiertem InP mit einer Dicke von ungefähr 300 nm aufgewachsen, eine n-dotierte InGaAs- Schicht 3 (mit einer Dotierungskonzentration in der Größenordnung von 1 x 10¹&sup7; cm&supmin;³) wurde mit einer Dicke von 150 nm aufgewachsen und undotiertes GaAs 41 wurde mit einer Dicke von 10 nm aufgewachsen. Dann wurde das Aufwachsen des GaAs eingestellt. Bei strömendem Arsin (AsH&sub3;) wurde Si in der Form von Disilan (Si&sub2;H&sub6;) zugeführt, und es wurde dafür gesorgt, daß es mit einer solchen Rate strömte, daß eine Si- Schicht 42 mit höchstens einatomarer Dicke an der Oberfläche des undotierten GaAs 41 adsorbiert wurde. Anschließend wurde erneut eine GaAs-Schicht 43 aufgewachsen, bis das gesamte GaAs-Material ungefähr 40 nm dick war. Danach wurden unter Verwendung herkömmlicher Prozesse zur FET-Herstellung eine Sourceelektrode 61 und eine Drainelektrode 62 mittels ohmscher Kontaktelektroden aus Ange/Ni/An hergestellt, und eine Gateelektrode 5 wurde durch eine Schottkyelektrode aus Al/Ti hergestellt. Es wurden die statischen Eigenschaften des so hergestellten FET gemessen. Zum Vergleich wurde n-GaAs (die Dotierstoffkonzentration lag in der Größenordnung von 1 x 10¹&sup7; cm&supmin;³, bei einer Dicke von 150 nm) durch MOCVD auf halbisolierendes GaAs aufgewachsen und es wurde ein FET durch denselben Prozeß hergestellt. Es zeigte sich, daß das Leckstromverhalten des Gates beider FETS im wesentlichen dasselbe war. So kann durch das erfindungsgemäße Verfahren ein auf InGaAs beruhender MESFET hergestellt werden, der einem MESFET aus GaAs entspricht.
  • Das Wachstum wurde bei einer Wachstumstemperatur ausgeführt, die von 640 ºC auf 600 ºC und 550 ºC abgesenkt wurde, um Anordnungen mit dem Aufbau von Fig. 1 herzustellen, und die Eigenschaften der Anordnungen wurden verglichen. Es zeigte sich, daß die FETS bei niedrigerer Wachstumstemperatur verbessert waren, da der Leckstrom des Gates verringert war.
  • Eine Probenanordnung, die wie in Fig. 1 dargestellt, durch Wachstum hergestellt wurde, wurde durch Molekularstrahlepitaxie (MBE) hergestellt, und es wurden günstige FET-Eigenschaften bei verringertem Leckstrom erzielt. In diesem Fall wurden sogar dann ähnlich günstige Eigenschaften erzielt, wenn an InP gitterangepaßtes InAlAs anstelle von InP zum Herstellen der Pufferschicht 2 verwendet wurde.
  • Darüber hinaus wurden ähnliche Eigenschaften selbst dann erzielt, wenn eine große Anzahl von Halbleiterschichten aus jeweils dünnen Schichten 41, 42 und 43 aufeinandergestapelt wurden.
  • Ferner wurde dann, wenn GaAs durch AlzGa1-zAs mit 0 < z &le; 0,5 ersetzt wurde, eine Verringerung des Leckstroms entsprechend einer Zunahme der Höhe der Schottkybarriere beobachtet.
  • Die obige Erörterung konzentriert sich auf die Herstellung des Schottkyübergangs bei InGaAs. Im allgemeinen ist jedoch das erfindungsgemäße Verfahren auf jede Situation ähnlich anwendbar, bei der eine dünne Schicht aus einem Material mit höherer Schottkybarriere, wie GaAs, auf ein Material mit niedriger Schottkybarriere, z.B. InP, InAs oder InSb(InGa) (AsP) aufgewachsen wird.
  • Auch wenn ein aus GaAs bestehender FET betrachtet wird, werden deutliche Vorteile wie eine Verringerung des Gatestroms erzielt, wenn eine weitere dünne Schicht aus einem Material mit höherer Schottkybarriere, wie InGaP oder GaAsP, ferner auf die GaAs-Schicht selbst aufgewachsen wird.
  • Ionenimplantation von Si war ebenfalls als Verfahren zum Erzielen von Fremdstoffadsorption von Wirkung, wenn das Wachstum des Verbindungshalbleiters durch MBE erfolgte. In diesem Fall wurde das Wachstum eingestellt, die Ionen wurden mit einer flachen Tiefe von einigen zehn Nanometern in die Oberfläche der aufgewachsenen Schicht implantiert und danach wurde das Wachstum erneut gestartet.
  • Gemäß den oben angegebenen Beispielen müssen die Funktionsschicht einer Anordnung und das Material zum Herstellen eines Schottkyübergangs nicht immer gitterangepaßt sein. Demgemäß kann in jedem Fall eine Kombination optimaler Materialien verwendet werden und es kann eine Verbesserung des Funktionsvermögens und eine Erweiterung der Vielseitigkeit des Designs eines FET und anderer Schottkyübergänge verwendender Anordnungen erzielt werden. Außerdem ist die Idee, daß Defekte, wie mit hoher Dichte an einer heterogrenze erzeugte Versetzungen durch Elektronenschichtdotierung auf Grundlage von Fremdstoffadsorption passiviert werden, vom Gesichtspunkt einer Verbesserung der Anordnungszuverlässigkeit her wichtig.
  • Es ist zu beachten, daß die in der obigen detaillierten Beschreibung erörterten Ausführungsbeispiele der Erfindung nur den technischen Inhalt der Erfindung veranschaulichen sollen und daß die vorliegende Erfindung nicht so ausgelegt werden soll, als sei sie nur auf diese Ausführungsbeispiele beschränkt.

Claims (10)

1. Halbleiteranordnung mit einem ersten Verbindungshalbleiter-Bereich (3) mit einer ersten Gitterkonstante und einem zweiten Verbindungshalbleiter-Bereich (41, 42, 43) auf dem ersten Verbindungshalbleiter-Bereich (3) mit einer zweiten Gitterkonstante, die von der ersten Gitterkonstanten verschieden ist;
- wobei der zweite Verbindungshalbleiter-Bereich (41, 42, 43) mindestens zwei zweite Verbindungshalbleiter-Schichten (41, 43) aufweist und mindestens eine Fremdstoffschicht (42) zwischen jeweils benachbarten zweiten Verbindungshalbleiter- Schichten (41, 43) des zweiten Verbindungshalbleiter-Bereichs (41, 42, 43) liegt; dadurch gekennzeichnet, daß:
- die erste und zweite Gitterkonstante des ersten und zweiten Verbindungshalbleiter-Bereichs (3; 41, 42, 43) in solcher Weise voneinander verschieden sind, daß die Gitterfehlanpassung derselben Versetzungsnetzwerke in den zweiten Verbindungshalbleiter-Schichten (41) benachbart zum ersten Verbindungshalbleiter-Bereich (3) hervorruft; daß die mindestens eine Fremdstoffschicht (42) Fremdstoffe aufweist, die selektiv um die Versetzungen adsorbiert oder gegettert werden und von solchem Typ sind, daß sie die sich ergebenden Ladungen der Versetzungskerne neutralisieren; und daß die Fremdstoffkonzentration in der mindestens einen Fremdstoff schicht (42) an die Dicke der zweiten Verbindungshalbleiter- Schichten (41, 43) derart angepaßt ist, daß Tunnelströme durch den zweiten Haibleiterbereich (41, 42, 43) vermieden sind.
2. Halbleiteranordnung nach Anspruch 1, bei der die Fremdstoffe Donatoren sind.
3. Halbleiteranordnung nach Anspruch 1 oder Anspruch 2, bei der die Fremdstoffschicht (42) Si als Fremdstoff enthält.
4. Halbleiteranordnung nach einem der vorstehenden Ansprüche, bei der die zweite Verbindungshalbleiter-Schicht (43) des zweiten Verbindungshalbleiter-Bereichs, die am weitesten vom ersten Verbindungshalbleiter (3) weg liegt, eine Dicke von nicht mehr als 60 nm aufweist, und daß die andere oder jede andere zweite Verbindungshalbleiter-Schicht eine Dicke zwischen 5 und 30 nm aufweist.
5. Halbleiteranordnung nach einem der vorstehenden Ansprüche, bei der der erste Verbindungshalbleiter-Bereich (3) aus (InGa)As besteht.
6. Halbleiteranordnung nach einem der vorstehenden Ansprüche, bei der der zweite Verbindungshalbleiter-Bereich aus GaAs besteht.
7. Halbleiteranordnung nach einem der Ansprüche 1 bis 5, bei der der zweite Verbindungshalbleiter-Bereich aus Ga1-ZAlZAs (0 < Z &le; 0,7) besteht.
8. Halbleiteranordnung nach einem der Ansprüche 1 bis 4, bei der der erste Verbindungshalbleiter-Bereich aus einem quartären Mischkristall gemäß (InXGa1-X) (AsYP1-Y), mit 0 < X, Y < 1, besteht und der zweite Verbindungshalbleiter ein tertiärer Mischkristall, gemäß Ga1-ZAlZAs, mit 0 < Z &le; 0,7, ist.
9. Verfahren zum Herstellen einer Halbleiteranordnung, umfassend das Folgende: Herstellen einer ersten Halbleiterschicht (41) auf einem ersten Verbindungshalbleiter-Bereich (3) mit einer ersten Gitterkonstante, wobei die erste Halbleiterschicht (41) ein zweiter Verbindungshalbleiter mit einer zweiten Gitterkonstante, verschieden von der ersten Gitterkonstante&sub1; ist; Herstellen mindestens einer Fremdstoffschicht (42) auf der ersten Verbindungshalbleiter- Schicht (41); und Herstellen einer zweiten Halbleiterschicht (43) auf dem zweiten Verbindungshalbleiter über der mindestens einen Fremdstoffschicht (42); dadurch gekennzeichnet, daß
- die erste und zweite Gitterkonstante in solcher Weise voneinander verschieden sind, daß ihre Fehlanpassung Versetzungsnetzwerke in der ersten Halbleiterschicht (4) hervorruft; und die mindestens eine Fremdstoffschicht (42) Fremdstoffe aufweist, die um die Versetzungen herum selektiv adsorbiert oder gegettert werden und von solchem Typ sind, daß sie die sich ergebenden Ladungen der Versetzungskerne neutralisieren; und daß die Fremdstoffkonzentration in der mindestens einen Fremdstoffschicht (42) in solcher Weise an die Dicke der zweiten Verbindungshalbleiter-Schichten (41, 43) angepaßt ist, daß Tunnelströme durch den zweiten Halbleiterbereich (41, 42, 43) vermieden sind.
10. Verfahren nach Anspruch 9, bei dem die erste Halbleiterschicht (41) und die zweite Halbleiterschicht (43) durch Kristallwachstum hergestellt werden.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2620268A1 (fr) * 1987-09-03 1989-03-10 Centre Nat Rech Scient Procede de dopage d'une couche semi-conductrice et transistor obtenu par ce procede
JP2770340B2 (ja) * 1988-09-06 1998-07-02 ソニー株式会社 半導体装置、絶縁ゲート型電界効果トランジスタ及びショットキーゲート型電界効果トランジスタ
US6083220A (en) 1990-03-13 2000-07-04 The Regents Of The University Of California Endovascular electrolytically detachable wire and tip for the formation of thrombus in arteries, veins, aneurysms, vascular malformations and arteriovenous fistulas
USRE42625E1 (en) 1990-03-13 2011-08-16 The Regents Of The University Of California Endovascular electrolytically detachable wire and tip for the formation of thrombus in arteries, veins, aneurysms, vascular malformations and arteriovenous fistulas
USRE41029E1 (en) 1990-03-13 2009-12-01 The Regents Of The University Of California Endovascular electrolytically detachable wire and tip for the formation of thrombus in arteries, veins, aneurysms, vascular malformations and arteriovenous fistulas
JP2817995B2 (ja) * 1990-03-15 1998-10-30 富士通株式会社 ▲ｉｉｉ▼―▲ｖ▼族化合物半導体ヘテロ構造基板および▲ｉｉｉ▼―▲ｖ▼族化合物ヘテロ構造半導体装置
JP2549206B2 (ja) * 1990-12-27 1996-10-30 住友電気工業株式会社 電界効果トランジスタ
JPH0521468A (ja) * 1991-07-17 1993-01-29 Sumitomo Electric Ind Ltd 電界効果トランジスタの製造方法
JP3224437B2 (ja) * 1992-11-30 2001-10-29 富士通株式会社 Ｉｉｉ−ｖ族化合物半導体装置
JP3376078B2 (ja) * 1994-03-18 2003-02-10 富士通株式会社 高電子移動度トランジスタ
US6043143A (en) * 1998-05-04 2000-03-28 Motorola, Inc. Ohmic contact and method of manufacture
DE10025264A1 (de) * 2000-05-22 2001-11-29 Max Planck Gesellschaft Feldeffekt-Transistor auf der Basis von eingebetteten Clusterstrukturen und Verfahren zu seiner Herstellung
EP2718962A1 (de) 2011-06-10 2014-04-16 Massachusetts Institute Of Technology Hochkonzentrierte aktive dotierung bei halbleitern und damit hergestellte halbleiterbauelemente

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3953876A (en) * 1973-06-07 1976-04-27 Dow Corning Corporation Silicon solar cell array
US4062038A (en) * 1976-01-28 1977-12-06 International Business Machines Corporation Radiation responsive device
US4632712A (en) * 1983-09-12 1986-12-30 Massachusetts Institute Of Technology Reducing dislocations in semiconductors utilizing repeated thermal cycling during multistage epitaxial growth

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EP0249371A3 (en) 1988-10-05

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