DE3751438T2

DE3751438T2 - Schaltung zur Erzeugung eines pulsförmigen Ausgangssignales aus drei binären Eingangssignalen.

Info

Publication number: DE3751438T2
Application number: DE3751438T
Authority: DE
Inventors: Donald Walter Janz
Original assignee: Seagate Technology LLC
Current assignee: Seagate Technology LLC
Priority date: 1987-02-27
Filing date: 1987-12-23
Publication date: 1996-01-04
Anticipated expiration: 2007-12-24
Also published as: EP0279993A3; CA1336725C; JPS63217709A; EP0279993A2; EP0460775A2; JPH0432471B2; US4760319A; EP0279993B1; EP0460775A3; DE3781543T2; AU1004388A; DE3751438D1; EP0460775B1; DE3781543D1

Description

Diese Erfindung bezieht sich auf eine Schaltung zur Erzeugung eines impulsförmigen Ausgangssignals aus drei binären Eingangssignalen. Die vorliegende Erfindung ist insbesondere als Teil eines Servosystems für ein Plattenlaufwerk brauchbar.
Diese Beschreibung nimmt eine gewisse Vertrautheit mit der Konstruktion von Magnetplattenlaufwerk-Datenspeichersystemen und Einrichtungen zur Erzeugung und zur Verwendung von Servoinformationen aus codierter Information auf dem Plattenmedium an, doch können ihre Lehren genauso auf ähnliche andere Techniken angewandt werden.
In der EP-A-0 165 553 ist eine Abtast- und Halteschaltung zur Unterdrückung von Störungen (deglitching) im Ausgangssignal eines Digital-/Analog-Wandlers beschrieben, wobei die Schaltung zwei Signalpfade aufweist. Ein Signalpfad koppelt das Eingangssignal an einen Ausgangsverstärker, um dem Eingangssignal während einer Abtastphase nachzufalgen. Der andere Signalpfad koppelt das Eingangssignal während der Abtastphase über einen Verstärker an einen Speicherkondensator an. Eine Zeitsteuerschaltung betätigt einen Schalter am Ende der Abtastphase, um eine Haltephase zu beginnen, während der der Ausgangsverstärker von dem Eingangssignal entkoppelt und mit dem Speicherkondensator gekoppelt ist, während der Speicherkondensator von dem Pufferverstärker entkoppelt ist.
Die EP-A-0 142 161 beschreibt eine Vorrichtung, die EKG-Signale verarbeitet. Ein Schrittimpuls in dem Eingangssignal wird an einem Erreichen des Ausganges dadurch gehindert, daß ein Ersatzimpuls an seiner Stelle geliefert wird.
Gemäß der vorliegenden Erfindung wird eine Schaltung zur Erzeugung eines impulsförmigen Ausgangssignals (RÜCKSETZSIGNAL) aus drei binären Eingangssignalen (BIT 2, BIT 0, BIT 1) geschaffen, wobei die Schaltung folgende Teile umfaßt:
Einrichtungen zur Invertierung jedes der binären Eingangssignale (BIT 2, BIT 0, BIT 1),
ein erstes NOR-Verknüpfungsglied (N1), das als Eingänge den invertierten Wert eines ersten (BIT 2) der binären Signale und ein drittes (BIT 1) der binären Signale aufweist,
ein zweites NOR-Verknüpfungsglied (N2), das als Eingänge das erste (BIT 2) der binären Signale und den invertierten Wert eines zweiten (BIT 0) der binären Signale aufweist,
ein drittes NOR-Verknüpfungsglied (N3), das als Eingänge das zweite (BIT 0) der binären Eingangssignale und den invertierten Wert des dritten (BIT 1) der binären Signale aufweist,
erste, zweite und dritte Flip-Flop-Schaltungen (F4, F5, F6), die als ihre jeweiligen Takteingänge den Ausgang des ersten, zweiten und dritten NOR-Verknüpfungsgliedes (N1, N2, N3) empfangen, wobei die D-Eingänge jeder der Flip-Flop-Schaltungen mit einem 'hohen' Spannungspegel fest verbunden ist,
ein erstes NAND-Verknüpfungsglied NA1, das als Eingänge die jeweiligen -Ausgänge jeder der Flip-Flop-Schaltungen F4, F5, F6 aufweist,
Einrichtungen zur Invertierung des Ausganges des NAND- Verknüpfungsgliedes (NA1),
eine vierte Flip-Flop-Schaltung (F7), die als LÖSCH- Eingang den invertierten Wert des Ausganges des ersten NAND- Verknüpfungsgliedes NA1 und als Takteingang einen ersten Taktimpuls (TAKT 1) aufweist und an ihrem Q-Ausgang das impulsförmige Ausgangssignal (RÜCKSETZ-SIGNAL) liefert,
ein viertes NOR-Verknüpfungsglied (N4), das als Eingänge den Q-Ausgang der vierten Flip-Flop-Schaltung (F7) und den invertierten Wert eines verzögerten zweiten Taktsignals (TAKT 2) aufweist,
eine fünfte Flip-Flop-Schaltung (F8), die als Takteingang des Ausgang des vierten NOR-Verknüpfungsgliedes, als LÖSCH-Eingang den invertierten Wert des Ausgangs des ersten NAND-Verknüpfungsgliedes (NA1) und als D-Eingang den 'hohen' Spannungspegel aufweist, und deren Q-Ausgang dem D-Eingang der vierten Flip-Flop-Schaltung (F7) zugeführt wird, und
ein zweites NAND-Verknüpfungdglied (NA2), das als Eingänge das verzögerte zweite Taktsignal (TAKT 2), den - Ausgang der fünften Flip-Flop-Schaltung (F8), den -Ausgang der vierten Flip-Flop-Schaltung (F7) und den Ausgang des ersten NAND-Verknüpfungsgliedes (NA1) aufweist, und dessen Ausgang dem LÖSCH-Eingang jedes der ersten, zweiten und dritten Flip- Flop-Schaltungen (F4, F5, F6) zugeführt wird.
Weitere wahlweise Merkmale der Erfindung sind in den beigefügten Ansprüchen 2 bis 8 definiert.
Die Schaltung kann ein impulsförmiges Ausgangsspannungssignal liefern, das das Differential der Spannung eines Eingangssignals ist, und sie kann eine spezielle Anwendung bei der Ableitung derartiger Signale zur Ansteuerung von Servomechanismen haben, bei denen die unverarbeiteten Signale unerwünschte Abschnitte enthalten. Die Schaltung kann besonders für Signale nützlich sein, bei denen ein gewünschter Abschnitt des Signals einen Schenkel mit relativ sanfter Steigung und einen schnellen Schenkel mit relativ großer entgegengesetzter Steigung aufweist, und sie findet eine spezielle Anwendung bei der Ableitung von nützlicher Geschwindigkeitsinformation aus 'Dreiphasen-Servomustern'.
Vorzugsweise schließt die Einrichtung zur Aufrechterhaltung der Spannung aktive Schaltungseinrichtungen ein, die zwischen dem Haltekondensator und dem Knoten eingeschaltet sind, wobei die aktiven Schaltungseinrichtungen einen eine hohe Impedanz aufweisenden Eingang aufweisen, der mit dem Haltekondensator verbunden ist, so daß der Knoten auf der Spannung VH gehalten werden kann, ohne den Haltekondensator zu entladen. Zweckmäßigerweise ist die aktive Schaltungseinrichtung ein Operationsverstärker.
Ein invertierender Vestärker kann zwischen dem Ausgang der aktiven Schaltungseinrichtung und dem Schaltungsknoten und mit einem weiteren Eingang der aktiven Schaltungseinrichtungen gekoppelt sein.
In vorteilhafter Weise sind Schaltereinrichtungen mit den aktiven Schaltungseinrichtungen verbunden und derart angeordnet, daß im Betrieb ein Ausgang der aktiven Schaltungseinrichtungen von dem Haltekondensator auf den Schaltungsknoten in Abhängigkeit von einem Rücksetzsignal umgeschaltet wird.
Die Schaltung kann Schaltereinrichtungen aufweisen, die einen mit einem Ausgang der aktiven Einrichtungen verbundenen Eingang, einen normalerweise geschlossenen ersten Ausgang, der mit dem Haltekondensator verbunden ist, und einen normalerweise offenen zweiten Ausgang aufweisen, der über einen invertierenden Verstärker sowohl mit einem weiteren Eingang der aktiven Schaltungen als auch mit dem Knoten verbunden ist.
Die Erfindung wird lediglich in Form eines Beispiels in den beigefügten Zeichnungen erläutert, in denen:
Fig. 1 ein vereinfachtes Schaltbild einer Ausführungsform einer Schaltung zur Beseitigung unerwünschter Zeitabschnitte eines spannungsveränderlichen Signals ist,
Fig. 1A ein ausführliches Schaltbild der Schaltung nach Fig. 1 ist,
Fig. 2 eine graphische Darstellung mit einem Satz von Spannungssignalen gegenüber der Zeit zur Erläuterung der Betriebsweise der Schaltung nach Fig. 1 ist,
Fig. 3 ein Schaltbild eines typischen praktischen Differenzierers ist,
35 Fig. 4 eine graphische Darstellung eines nicht idealen Eingangssignals an die Schaltung nach Fig. 1 ist,
Fig. 5 eine graphische Darstellung eines möglichen Ausgangssignals von der Schaltung nach Fig. 1 ist,
Fig. 6 ein Schaltbild einer Schaltung zur Ableitung eines Rücksetzsignals aus dem Dreiphasen-Servomuster für die Schaltung nach Fig. 1 ist,
Fig. 7 eine graphische Darstellung von drei Signalen ist, wobei Paare von diesen auf die Schaltung nach Fig. 6 bezogen sind,
Fig. 8 eine graphische Darstellung eines Ausgangssignals der Schaltung nach Fig. 6 ist,
Fig. 9 ein Schaltbild einer Schaltung zur Ableitung eines Rücksetzsignals für die Schaltung nach Fig. 1 ist, und
Fig. 10 ein Zeitsteuerdiagramm zur Verwendung mit der Fig. 9 ist.
Fig. 1 ist ein vereinfachtes Schaltbild einer Schaltung 10 zur Beseitigung unerwünschter Zeitabschnitte eines spannungsveränderlichen Signals. Der hier verwendete Ausdruck 'Leitung' dient zur Bezeichnung einer elektrischen Verbindung über Draht oder andere Einrichtungen. Ein Eingangssignal wird der Schaltung 10 an einem Punkt S1 geliefert, wodurch ein Kondensator C1 geladen wird, worauf das Signal über Widerstände R1, R2, R3 einem negativen oder invertierenden Eingang eines Operationsverstärkers U1-A zugeführt wird. Die Leitung zwischen dem Widerstand R3 und dem negativen Eingang des Operationsverstärkes U1-A ist weiterhin mit einem Widerstand R4 und einem Kondensator C3 verbunden, die parallel zueinander zwischen einem Punkt 21 (auf der Leitung zwischen dem Widerstand R3 und dem invertierenden Eingang) und einem Punkt 22 an einer Leitung 14 eingeschaltet sind. Daher bildet die Kombination des Operationsverstärkers U1-A, des Widerstandes R4 und des Kondensators C3 einen Differenzierer, wie dies in Fig. 3 gezeigt ist. Die Leitung 14 bildet den Ausgang des Operationsverstärkers U1-A, der als Ausgang von der Schaltung 10 an einen Punkt S2 geliefert wird. Eine nichtinvertierende Eingangsleitung 13 an den Operationsverstärker U1-A liefert eine Bezugsspannung und ist über einen Kondensator C2 mit einem Punkt 12 an der Eingangssignalleitung 15 zwischen den Widerständen R2 und R3 verbunden. Zwischen den Widerständen R1, R2 auf der Eingangssignalleitung verbindet ein Punkt 16 eine Leitung 17 mit dem positiven Eingang eines Operationsverstärkers U1-B. Die Leitung 17 ist weiterhin mit einer Leitung 18 verbunden. Der invertierende Eingang des Operationsverstärkers U1-B Ist über einen Widerstand R5 und einen Kondensator C5 an einer Leitung 23 mit Erde (GND) verbunden. Der Ausgang des Operationsverstärkers U1-B ist selektiv zwischen (a) einem Punkt an der Leitung 23 zwischen dem invertierenden Eingang des Operationsverstärkers U1-B und dem Widerstand R5 und (b) mit einem eine Verstärkung von angenähert -1 aufweisenden oder invertierenden Verstärker U2 verbunden. Die Auswahl wird durch ein Rücksetzsignal bestimmt, das an einer Leitung 19 an einen mechanischen oder elektronischen Schalter SW geliefert wird. Bei Auftreten eines Rücksetzsignals an der Leitung 19 leitet der Schalter SW den Ausgang des Operationsverstärkers U1-B dem invertierenden Verstärker U2 zu. Der Ausgang des invertierenden Verstärkers U2 wird über die Leitung 18 geliefert, der mit der Leitung 17 an dem Punkt oder dem Schaltungsknoten 16 verbunden ist. Nachdem das Rücksetzsignal anzeigt, daß der Rücksetzvorgang nicht mehr länger auftritt, wird der Schalter so gesetzt, daß er den Ausgang des Operationsverstärkers U1-B an die Leitung 23 liefert.
Das Eingangssignal lädt den Kondensator C1 und liefert einen Spannungspegel VH an einen Punkt 16, der den Ladestrom durch den Kondensator C1 darstellt. Unter kurzer Bezugnahme auf Fig. 3 ist zu erkennen, daß die Widerstände R2, R3 und der Kondensator C2 Hinzufügungen zu dieser Schaltung sind, die sich nicht bei einem typischen praktisch ausgeführten Differenzierer nach Fig. 3 finden.
Es sei bemerkt, daß der Operationsverstärker U1-A in der gezeigten Schaltung dazu neigt, sich selbst an einem Punkt zu stabi-
lisieren, an dem die Spannung an dem invertierenden Eingang auf einen Spannungspegel VREF an den nichtinvertierenden Eingang gebracht ist. Daher versucht die Ausgangsspannung des Operationsverstärkers U1-A, proportional zum Spannungspegel VH zu sein. Es sollte erkannt werden, daß aufgrund der Tatsache, daß die Änderungen des Spannungspegels VH sehr klein sein können (ungefähr 0,1 Millivolt), irgendein Umgebungsleckstrom die Schaltungsbetriebseingenschaften beeinflußt. Diese Tatsache muß bei der Bauteileauswahl berücksichtigt werden.
Der Spannungspegel VH an der Leitung 17 wird als positives Eingangssignal an den Operationsverstärker U1-B geliefert. Im Normalbetrieb der Schaltung 10, wenn der gewünschte Abschnitt des Signals als Eingangssignal an den Punkt S1 geliefert wird und kein Rücksetzsignal an der Leitung 19 anliegt, wird der Ausgang des Operationsverstärkers U1-B der Leitung 23 als Eingang an den invertierenden Eingang des Operationsverstärkers U1-B und über den Widerstand R5 an den Kondensyator C5 nach Erde geliefert, oder es ist in einer bevorzugten Ausführungsform möglich, eine 5-Volt-Bezugsspannung anstelle von Erde zu verwenden. Der Widerstand R5 kann eine Filterung der an den Kondensator C5 gelieferten Spannung erzeugen, wenn dies erwünscht ist. Bei Auftreten eines Rücksetzsignals überführt der Schalter SW den Ausgang des Operationsverstärkers U1-B an den Verstärker U2. Daher liefert der Spannungspegel an dem Kondensator C5 eine Fehlerspannung an den Verstärker U2, der einen Spannungspegel gleich dem Spannungspegel an dem Kondensator C5 an die Leitung 18 zur Leitung 17 und zum Punkt 16 liefert, wodurch der Spannungspegel an den invertierenden Eingang des Operationsverstärkers U1-A während des Rücksetzintervalls aufrechterhalten wird.
Ein ausführlicheres Schaltbild der Schaltung nach Fig. 1 wird in Fig. 1A gegeben, in der Widerstands- und Kapazitätswerte angegeben sind und in der auf übliche in der Industrie verwendete Typennummern Bezug genommen wird, um bestimmte integrierte Schaltungen und andere Bauteile zu bezeichnen.
Unter Bezugnahme auf Figur 1A ist zu erkennen, daß die Schaltung mit der Bezugsziffer 10A bezeichnet ist. Widerstands-, Kapazitäts- und Spannungswerte können entsprechend bekannter Prinzipien geändert werden. Bestimmte Eigenschaften einiger der gezeigten Bauteile sind jedoch wichtig, um Probleme mit Umgebungsspannungen zu verhindern, die das Betriebsverhalten der Differenziercharakteristik des Operationsverstärkers U1-A beeinflussen. Beispielsweise bildet der Verstärker U2 einen niedrige Leckströme und eine hohe Ausgangsimpedanz aufweisenden invertierenden Verstärker, wenn er nicht arbeitet, so daß beispielsweise die Transistoren Q3 und Q4 Transistoren mit niedrigen Leckströmen sein müssen. Die Typenbezeichnungen 2N3906 und 2N3904 bezeichnen Transistoren dieser Art. Die Transistoren Q1 und Q2 müssen nicht Transistoren mit niedrigen Leckströmen sein. In ähnlicher Weise ist der Operationsverstärker U1-B, der mit der Industrietypenbezeichnung LF412A bezeichnet ist (derzeit von National Semiconductor Corporation erhältlich) ein Hochgeschwindigkeits-Operationsverstärker mit einer hohen Eingangsimpedanz (100 pA-Eingang), der keinen Leckstrom aufweist, der die Betriebsweise des Operationsverstärkers U1-A beeinflussen würde, der sich höchstwahrscheinlich auf der gleichen Schaltungskarte befindet.
Fig. 4 zeigt ein kleines Segment eines möglichen nicht idealen Eingangssignals 40. Dieses Signal entspricht einem gewissen Abschnitt eines Signals WF&sub1;, dessen Schwingungsform in Fig. 2 gezeigt ist. Weil dieses Signal ursprünglich durch Digitalschaltungen erzeugt wurde, weist es die dargestellte Treppenstufenform auf. Wahrscheinlich hauptsächlich bedingt durch Unregelmäßigkeiten auf der Datenplatte selbst finden sich häufig Überschwinger oder Spitzen t&sub1;, t&sub2;, t&sub3; in dem nicht idealen Eingangssignal. Diese Überschwinger sowie die Treppenstufenform des Eingangssignals 40 werden durch die Schaltung nach Fig. 1 geglättet und ausgefiltert. Das Eingangssignal 40 ist unter Bezugnahme auf den Spannungspegel VREF in Fig. 4 dargestellt.
Es ist darauf hinzuweisen, daß die Bezugsspannungspegel für irgendeinen der drei Punkte, an denen sie in die Schaltung eingeführt werden, nicht das gleiche Gleichspannungspotential aufweisen müssen, daß jedoch die Potentialwerte konstant sein müssen. Ein Bezugsspannungspegel von 5 Volt für den positiven Eingang des Operationsverstärkers hat sich in der Praxis als am besten herausgestellt, um den größten dynamischen Bereich für die verwendeten Leistungsversorgungen zu erzielen.
Fig. 5 beschreibt durch eine Kurve 41 ein mögliches ideales Ausgangssignal. Das Segment 42 entspricht einem negativen Ausgangssignalabschnitt, der durch das Signal WF&sub3; in Fig. 2 dargestellt ist.
In Fig. 2 sind fünf Schwingungsformen dargestellt, nämlich:
WF&sub1;, ein Eingangssignal mit einer negativ verlaufenden Steigung mit einem positiven Steigungsübergang,
WF&sub2;, ein Rücksetzsignal, das aus einer Reihe von Impulsen besteht, die die Zeitperiode für den Steigungsübergang anzeigen,
WF&sub3;, ein negatives Ausgangssignal, das an dem Punkt S2 für das Eingangssignal WF&sub1; erzeugt wird,
WF&sub4;, ein Eingangssignal mit positiver Steigung, und sein entsprechender Ausgang für einen positiven Ausgang WF&sub5;, und
WF&sub5;, ein positives Ausgangssignal, das an dem Punkt für das Signal WF&sub4; erzeugt wird.
Alle diese Schwingungsformen treten über die gleiche Zeitdauer auf, und der Spannungswert ist gegenüber dem Bezugsspannungspegel VREF aufgetragen. Die Signale WF&sub1;, WF&sub2;, WF&sub3; können gleichzeitig auftreten, und die Signale WF&sub4;, WF&sub5;, WF&sub2; können ebenfalls gleichzeitig auftreten, wenn eine Schaltung gemäß der vorliegenden Erfindung verwendet wird.
Unter Bezugnahme auf Fig. 6 ist ein Schaltbild einer Schaltung 100 zu erkennen, durch die das Rücksetzsignal von Dreiphasen- Signalen abgeleitet werden kann. Drei Dreieckschwingungssignale A, B, C werden an Leitungen 31, 32 bzw. 33 geliefert. Die Dreieckschwingungen werden von einen Abstand voneinander aufweisenden Dreiphasen-Signalen abgeleitet, die sich auf einer formatierten Datenplatte befinden. Die Schaltung 100 nach Fig. 6 liefert an einer Leitung 36 ein Ausgangssignal, das den Signaleingang am Punkt S1 der Schaltung 10 nach den Fig. 1 und 1A bildet. Eine ausführliche Darstellung dieses Ausgangssignals findet sich in Fig. 8, während sich eine ausführliche Darstellung der Signale A, B, C im oberen Teil der Fig. 7 findet.
Es sei bemerkt, daß in Fig. 7 drei 'Bit'-Signale 0, 1 und 2 (Rechtecksignale oder digitale 'Impulse') in ihrer radialen Beziehung zu den Signalen A, B und C gezeigt sind, die zur gleichen Zeit und bei der gleichen radialen Position auftreten. Diese Bit-Signale 0, 1 und 2 treten an den Ausgangsleitungen B&sub0;, B&sub1; bzw. B&sub2; der Schaltung 100 auf. Die negativ verlaufende Flanke jedes dieser drei Signale erzeugt ein Rücksetzsignal mit endlicher Dauer. Dies wird vorzugsweise mit Hilfe einer Mikroprozessor-Decodierschaltung für die drei Bit-Signale erreicht, oder, wenn lediglich eine Erzeugung von Rücksetzsignalen während einer 'Kopfeinwärts'-Bewegung (d.h. bei einer Bewegung des Kopfes in Richtung auf den Mittelpunkt der Platte) annehmbar ist, unter Verwendung von zwei EXKLUSIV- ODER-Verknüpfungsgliedern, wie zum Beispiel der Verknüpfungsglieder 52, 53, die in der dargestellten Weise angeordnet und verbunden sind. Eine bevorzugte Decodierschaltung wird unter Bezugnahme auf Fig. 9 erläutert, die ein Rücksetzsignal während der schnellen Übergangsperioden in dem Servopositions-Fehlersignal erzeugt, doch sind auch andere Konstruktionen hierfür möglich. Die zur Erzeugung des Rücksetzsignals verwendeten Bit-Signale werden von der Schaltung 100 erzeugt, die in der folgenden Weise arbeitet.
Die drei Phasensignale A, B. C werden durch drei Vergleicher U8&sub1;, U8&sub2;, U8&sub3; verglichen. Wenn das Signal A an der Leitung 31 eine höhere Spannung als das Signal B an der Leitung 32 aufweist, so ist das Ausgangssignal einer nicht invertierenden Pufferschaltung U2&sub1; auf einem 'hohen' Wert, und der Ausgang einer invertierenden Schaltung U1&sub1; weist einen 'niedrigen' Wert auf. Anderenfalls gilt der umgekehrte Fall. Die beiden anderen Vergleicher U8&sub2;, U8&sub3; und ihre zugehörigen Invertierschaltungen U1&sub2;, U1&sub3; und die nicht invertierenden Pufferschaltungen U2&sub2;, U2&sub3; arbeiten in der gleiche Weise für ihre Eingangssignale.
Die Signale A, B, C werden der Schaltung 100 als Eingangssignale an den Leitungen 31, 32 bzw. 33 zugeführt. In Fig. 7 sind typische Signale A, B und C bezüglich eines Bezugsspannungspegels VREF gezeigt. Jedes der Signale A, B, C wird dem positiven Eingang eines jeweiligen der Vergleicher U8&sub1;, U8&sub2;, U8&sub3; zugeführt. Eines der anderen der drei Signale A, B, C wird als Eingangssignal dem negativen Eingang jedes der Vergleicher zugeführt. 'LM339' ist die Industrienorm-Typenbezeichnung für die Vergleicher, die bei einer bevorzugten Ausführungsform verwendet werden, und diese Vergleicher sind derzeit von der Firma National Semiconductor Corporation erhältlich.
20 Jedes der Signale A, B, C wird weiterhin als Eingangssignal an zwei von sechs Analogschaltern U14(&sub1;&submin;&sub6;) geliefert, um an invertierende und nichtinvertierende Differenzverstärker-Eingangsleitungen 34 bzw. 35 geliefert zu werden, um das Servopositions-Fehlersignal SPE an der Leitung 36 zu erzeugen, wie dies in den Figuren 7 und 8 gezeigt ist.
Die Signale A, B und C, die als Eingangssignale an die Vergleicher U8&sub1;, U8&sub2;, U8&sub3; geliefert werden, steuern andererseits die Invertierschaltungen U1&sub1;, U1&sub2;, U1&sub3; und steuern weiterhin die nichtinvertierenden Pufferschaltungen U2&sub1;, U2&sub2;, U2&sub3; an. Die Ausgänge dieser Schaltungen ergeben das richtige Schalten der Analogschalter U14(&sub1;&submin;&sub6;).
Widerstands-/Kondensatorpaare 101, 102, 103 ergeben eine Hysterese für die jeweiligen Vergleicher U8&sub1;, U8&sub2;, U8&sub3;, um mehrfache Schaltvorgänge bei Störimpulsen zu verhindern, die in den Signalen A, B, C auftreten können.
Ein Differenzverstärker U19 liefert ein Signal an der Leitung 36, wie dies in Fig. 8 gezeigt ist. Die alphanumerischen Bezeichnungen, die an dem in Fig. 8 gezeigten Signal angeordnet sind (für eine 'Kopfeinwärtsbewegung'-Folge) entsprechen den SPE-Anzeigen, die in Fig. 7 gezeigt sind.
Die Bitsignale der Vergleicher, die an den Ausgangsleitungen B1, B2, B0 erzeugt werden, sind in Fig. 7 als 0, 1 und 2 gezeigt. Wenn daher die Signale in einer 'Kopfeinwärtsbewegungs'-Richtung in Fig. 7 betrachtet werden, so ist zu erkennen, daß weil der Übergang oder der unerwünschte Signalabschnitt zwischen den mit 2 und 6 bezeichneten Bereichen, zwischen den mit 1 und 3 bezeichneten Bereichen und den mit 4 und 5 bezeichneten Bereichen auftritt (siehe Fig. 8 und unterer Teil der Fig. 7), und weil ein negativ verlaufender Impuls an jeder dieser Bereichsgrenzen auftritt, und weil lediglich eines der drei Bitsignale einen hohen Pegel an einem negativ verlaufenden Signalbereich aufweist, weil dies erforderlich ist, um ein Rücksetzsignal bei einem negativ verlaufenden Impuls auszulösen. In einer 'Kopfauswärts'-Richtung liefert jeder positiv oder nach oben hin verlaufende Impuls ein Signal dafür, daß ein Rücksetzsignal erforderlich ist, das heißt der Steigungsübergang erfolgt an dieser Grenze. Ein Mikroprozessor könnte diese digitalen Bitsignale als Eingang empfangen und auf der Grundlage eines Programms einen Rücksetzimpuls bei den richtigen aufwärtsoder abwärtsverlaufenden Übergängen jedes der Bitsignale erzeugen. Es ist am einfachsten und wirkungsvollsten, diesen Vorgang in Form von zwei EXLUSIV-ODER-Verknüpfungsgliedern 52, 53 (Fig. 6) zu betrachten, die einen Ausgangsimpuls mit relativ kurzer Dauer in Verbindung mit einer digitalen monostabilen Schaltung für jeden der angezeigten Übergänge liefern.
Die Decodierung der Bitsignale 0, 1, 2 wird mit dem Äquivalent von 3 UND-Verknüpfungsgliedern erreicht, die ein Ausgangssignal jeweils an eine von drei Flip-Flop-Schaltungen liefern, deren Ausgänge einer ODER-Verknüpfung miteinander unterworfen sind. Der Ausgang dieses ODER-Verknüpfungsgliedes würde das Rücksetzsignal für sowohl die 'Kopfeinwärts'- als auch 'Kopfauswärts'- Richtungen sein. In der Praxis ist die Rücksetzsignalerzeugung komplizierter und wird anhand der Fig. 9 erläutert, in der eine Schaltung 200 zur Durchführung dieser Signalerzeugung gezeigt ist. Es sei jedoch bemerkt, daß auch andere Decodierschemata möglich sind, und daß Rücksetzsignale von anderen Signalen als den Dreiphasen-Servosignalen dieser Ausführungsform kommen können.
In Fig. 9 wird ein Takteingang, der eine Periodenlänge kleiner als die gewünschte Dauer des Rücksetzsignals ist, der Schaltung 200 an einem Eingang 201 zugeführt. Der Taktimpuls sollte ein kurzer Teil der Taktperiode sein. Der Taktimpuls (Takt 1 in Fig. 10) wird als Takteingang einer Flip-Flop-Schaltung F7 zugeführt. Ein zweiter Takt (Takt 2 in Fig. 10) bildet einen verzögerten Takt an ein NAND-Verknüpfungsglied NA2, und sein invertierter Wert wird einem NOR-Verknüpfungsglied N4 zugeführt. Der Q-Ausgang der Flip-Flop-Schaltung F7 liefert im 'niedrigen' Zustand das Rücksetzsignal, das in den Schaltungen 10 und 10A verwendet wird, um den Schalter SW zu steuern.
Die Schaltung 200 empfängt die drei Bitsignale von der Schaltung 100 nach Fig. 6 (die in zeitlicher Beziehung zueinander in Fig. 7 gezeigt sind) als Eingänge. Sie werden nach Invertierung oder ohne Invertierung als Eingänge an NOR-Verknüpfungsglieder N1, N2, N3 geliefert. Die Ausgänge dieser NOR-Verknüpfungsglieder werden als Eingangssignal jeweiligen Flip-Flop-Schaltungen F4, F5, F6 zugeführt. Der -Ausgang dieser Flip-Flop-Schaltungen wird als Eingangssignal einem NAND-Verknüpfungsglied NA1 zugeführt, dessen Ausgang als Eingang dem NAND-Verknüpfungsglied NA2 zugeführt wird. Der Ausgang des NAND-Verknüpfungsgliedes NA1 löscht die Flip-Flop-Schaltung F7. Das NAND-Verknüpfungsglied NA2 empfängt weiterhin den -Ausgang der Flip-Flop- Schaltungen F7, F8 als Eingänge. Der Ausgang des NAND-Verknüpfungsgliedes NA2 liefert ein Löschsignal an der Leitung 202 an die Flip-Flop-Schaltungen F4, F5, F6. Die D-Eingänge der Flip-Flop-Schaltungen F4, F5, F6, F8 sind alle mit einem einen 'hohen' Signalpegel oder Spannungspegel verbunden, wie dies durch die Pfeile angedeutet ist.

Claims

1. Schaltung zur Erzeugung eines impulsförmigen Ausgangssignals (RÜCKSETZSIGNAL) aus drei binären Eingangssignalen (BIT 2, BIT 0, BIT 1), wobei die Schaltung folgende Teile umfaßt:

Einrichtungen zur Invertierung jedes der binären Eingangssignale (BIT 2, BIT 0, BIT 1),

ein erstes NOR-Verknüpfungsglied (N1), das als seine Eingänge den invertierten Wert eines ersten (BIT 2) der binären Signale und ein drittes (BIT 1) der binären Signale aufweist,

ein zweites NOR-Verknüpfungsglied (N2), das als seine Eingänge das erste (BIT 2) der binären Signale und den invertierten Wert eines zweiten (BIT 0) der binären Signale aufweist,

ein drittes NOR-Verknüpfungsglied (N3), das als seine Eingänge das zweite (BIT 0) der binären Eingangssignale und den invertierten Wert des dritten (BIT 1) der binären Signal aufweist,

erste, zweite und dritte Flip-Flop-Schaltungen (F4, F5, F6), die als ihre jeweiligen Takteingänge den Ausgang der ersten, zweiten und dritten NOR-Verknüpfungsglieder (N1, N2, N3) empfangen, wobei die D-Eingänge weder der Flip-Flop-Schaltungen mit einem 'hohen' Spannungspegel fest verbunden sind,

ein erstes NAND-Verknüpfungsglied (NA1), das als Eingänge die jeweiligen -Ausgänge jeder der Flip-Flop-Schaltungen (F4, F5, F6) aufweist,

Einrichtungen zur Invertierung des Ausganges des NAND- Verknüpfungsgliedes (NA1),

eine vierte Flip-Flop-Schaltung (F7), die als LÖSCH-35 Eingang den invertierten Wert des Ausganges des ersten NAND- Verknüpfungsgliedes (NA1 und als ihren Takteingang einen ersten Taktimpuls (TAKT 1) aufweist und an ihrem Q-Ausgang das impulsförmige Ausgangssignal (RÜCKSETZSIGNAL) liefert, ein viertes NOR-Verknüpfungsglied (N4), das als seine Eingänge den Q-Ausgang der vierten Flip-Flop-Schaltung (F7) und den invertierten Wert eines verzögerten zweiten Taktsignals (TAKT 2) aufweist,

eine fünfte Flip-Flop-Schaltung (F8), die als ihren Takteingang den Ausgang des vierten NOR-Verknüpfungsgliedes, als ihren LÖSCH-Eingang den invertierten Wert des Ausganges des ersten NAND-Verknüpfungsgliedes (NA1) und als ihren D- Eingang den 'hohen' Spannungspegel aufweist, und deren Q-Ausgang dem D-Eingang der vierten Flip-Flop-Schaltung (F7) zugeführt wird, und

ein zweites NAND-Verknüpfungsglied (NA2), das als seine Eingänge das verzögerte zweite Taktsignal (TAKT 2), den - Ausgang der fünften Flip-Flop-Schaltung (F8), den -Ausgang der vierten Flip-Flop-Schaltung (F7) und den Ausgang des ersten NAND-Verknüpfungsgliedes (NA1) aufweist und dessen Ausgang dem LÖSCH-Eingang jedes der ersten, zweiten und dritten Flip-Flop- Schaltungen (F4, F5, F6) zugeführt wird.

2. Schaltung nach Anspruch 1 zur Verwendung in einem Servosystem für ein Plattenlaufwerk, mit:

Vergleichereinrichtungen (U8&sub1;-U8&sub3;), die als Eingangssignale drei einen Abstand voneinander aufweisende, von Dreiphasen-Servomustern auf einer Magnetplatte abgeleitete Dreiphasen-Signale aufweisen und einen ersten Ausgang, der 'hoch' ist, wenn ein erstes der einen Abstand aufweisenden Dreiphasen- Signale (A) größer als ein zweites Signal (B) ist, einen zweiten Ausgang, der 'hoch' ist, wenn das zweite der einen Abstand aufweisenden Dreiphasen-Signale (B) größer als ein drittes Signal (C) ist, und einen dritten Ausgang erzeugen, der 'hoch' ist, wenn das dritte der einen Abstand aufweisenden Dreiphasen-Signale (C) größer als das erste Signal (A) ist, wobei die Ausgänge anderenfalls 'niedrig' sind, und wobei die ersten, zweiten und dritten Ausgänge der Vergleichereinrichtungen der Schaltung als die zweiten (BIT 0), dritten (BIT 1) bzw. ersten (BIT 2) der binären Eingangssignale zugeführt werden.

3. Schaltung nach Anspruch 1, unter Einschluß von Einrichtungen zur Erzeugung eines Servopositions-Fehlersignals (SPE, S1) mit einer Sägezahnschwingungsform (WF1, WF4) aus den einen Abstand aufweisenden Dreiphasen-Signalen (A, B, C), mit einer 5 ersten Analogschaltereinrichtung (U14&sub1;), die als ihre Eingänge das zweite der einen Abstand aufweisenden Dreiphasen- Signale (B), die invertierte Form des ersten Ausganges der Vergleichereinrichtungen und den dritten Ausgang der Vergleichereinrichtungen aufweist, mit einer zweiten Analogschaltereinrichtung (U14&sub2;), die als ihre Eingänge das dritte der einen Abstand aufweisenden Dreiphasen-Signale (C), die invertierte Form des ersten Ausganges der Vergleichereinrichtungen und den dritten Ausgang der Vergleichereinrichtungen aufweist, mit einer dritten Analogschaltereinrichtung (U14&sub3;), die als ihre Eingänge das erste der einen Abstand aufweisenden Dreiphasen-Signale (A), den zweiten Ausgang der Vergleichereinrichtungen und die invertierte Form des dritten Ausganges der Vergleichereinrichtungen aufweist, mit einer vierten Analogschaltereinrichtung (U14&sub4;), die als ihre Eingänge den zweiten Ausgang der Vergleichereinrichtungen, die invertierte Form des dritten Ausganges der Vergleichereinrichtungen und das zweite der einen Abstand aufweisenden Dreiphasen-Signale (B) aufweist, mit einer fünften Analogschaltereinrichtung (U14&sub5;), die als ihre Eingänge das erste der einen Abstand aufweisenden Dreiphasen-Signale (A), den ersten Ausgang der Vergleichereinrichtungen und die invertierte Form des zweiten Ausganges der Vergleichereinrichtungen aufweist, mit einer sechsten Analogschalterein- richtung (U14&sub6;), die als ihre Eingänge den ersten Ausgang der Vergleichereinrichtungen, die invertierte Form des zweiten Ausganges der Vergleichereinrichtungen und das dritte der einen Abstand aufweisenden Dreiphasen-Signale (C) aufweist, mit einer Differenzverstärkereinrichtung (U19), die an ihrem invertierenden Eingang die Ausgänge der ersten, dritten und sechsten Analogschaltereinrichtungen empfängt und die als ihren nichtnvertierenden Eingang die Ausgänge der zweiten, vierten und fünften der Analogschaltereinrichtungen empfängt, wobei der Ausgang der Differenzverstärkereinrichtung das Servopositions- Fehlersignal (SPE&sub1; S1) liefert.

4. Schaltung nach Anspruch 3, in Kombination mit einer zweiten Schaltung, um als ein Ausgangsspannungssignal (S2) zur Ansteuerung eines Servomechanismus eines Plattenlaufwerks das Differential des Servopositions-Fehlersignals (SPE, S1) zu liefern, wobei dieses Fehlersignal unerwünschte zeitliche Abschnitte aufweist, und wobei die zweite Schaltung folgende Teile umfaßt:

einen Eingangskondensator (C1), von dem eine Seite das Servopositions-Fehlersignal (SPE, S1) empfängt, während die andere Seite mit einem Schaltungsknoten (16) verbunden ist, der über zumindestens einen Widerstand (R2, R3) mit einem Eingangsanschluß eines Operationsverstärkers (U1-A) und mit einem Ende eines Rückführungswiderstandes (R4) verbunden ist, dessen anderes Ende mit dem Ausgangsanschluß des Operationsverstärkers (U1-A) und mit einer Ausgangsleitung (14) für das Ausgangssignal (52) verbunden ist,

Einrichtungen (U1-B) zum Speichern der Spannung (VH) an dem Schaltungsknoten (16) in einem Haltekondensator (C5), und

einen Schalter (SW), der auf das impulsförmige Ausgangssignal anspricht, um die Spannung (VB) an dem Haltekondensator (C5) an den Knoten (16) für die Dauer der Impulse anzulegen, wobei die Impulse mit demjenigen Teil der Sägezahnschwingungsform (WF&sub1;, WF&sub4;) des Servopositions-Fehlersignals (SPE, S1) zusammenfallen, der die höchste Änderungsgeschwindigkeit aufweist, wobei diese Teile der Schwingungsform unerwünschte Zeitabschnitte sind.

5. Schaltung nach Anspruch 4, dadurch gekennzeichnet, daß sie eine aktive Schaltungseinrichtung (U1-B) umfaßt, die zwischen dem Haltekondensator (C5) und dem Knoten (16) eingeschaltet ist, wobei die aktive Schaltungseinrichtung (U1-B) einen eine hohe Impedanz aufweisenden Eingang aufweist, der mit dem Haltekondensator (C5) verbunden ist, wodurch der Knoten (16) auf der Spannung (VH) gehalten werden kann, ohne den Haltekondensator zu entladen.

6. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die aktive Schaltungseinrichtung (U1-B) ein Operationsverstärker ist.

7. Schaltung nach Anspruch 5 oder 6, gekennzeichnet durch einen invertierenden Verstärker (U2), der zwischen dem Ausgang der aktiven Schaltungseinrichtung (U1-B) und dem Schaltungsknoten (16) und mit einem weiteren Eingang der aktiven Schaltungseinrichtung (U1-B) gekoppelt ist.

8. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Einrichtungen zum Speichern der Spannung (VH) an dem Schaltungsknoten (16) an dem Haltekondensator (C5) die aktive Schaltungseinrichtung (U1-B) umfassen.