DE3685772T2 - Digital/analogwandler. - Google Patents

Description

• Diese Erfindung bezieht sich auf einen Digital/Analog-Wandler zur Umwandlung von digitalen Eingabedaten in ein analoges Ausgangssignal, der folgendes aufweist: Detektormittel, die auf die digitalen Eingabedaten ansprechen, um deren Größe zu ermitteln, welche Detektormittel ein Detektionssignal ausgeben, das für die Größe der digitalen Eingabedaten repräsentativ ist, Digital/Analog-Wandlermittel mit einer vorgegebenen Anzahl von Bits, die auf das Detektionssignal ansprechen, um einen Mantissenteil der digitalen Eingabedaten in ein Zwischenanalogsignal zu wandeln, und Exponent-Wandlermittel, die auf das Detektionssignal ansprechen, welche die Exponent-Wandlermittel das gewandelte Analogsignal als das analoge Ausgangssignal ausgeben.
• Die EP-A2-O 177 902, die nach dem Prioritätsdatum veröffentlicht wurde und somit unter Art. 54 (3) EPC fällt, beschreibt einen Digtal/Analog-Wandler (DAC), der Eingabedaten in Form einer gewöhnlichen binären Festkommazahl verarbeiten kann.
• Wie in Fig. 1 zu sehen ist, weist der DAC einen Digitalschieber 1 auf, um die Bits I&sub0; bis I&sub1;&sub5; eines Eingabedatenwertes DIN zu verschieben, um daraus N aufeinanderfolgende Bits herauszuholen und sie auf einen Mantissenteil-DAC 2 zu übertragen. Ein Detektor für die Verschiebestellen 3 entschlüsselt eine vorherbestimmte Anzahl von höherwertigen Bits des Eingabendatenwertes DIN, um ein Signal zu erzeugen, das für die Zahl der Bits, die vom Digitalschieber 1 verschoben werden sollen, repräsentativ ist. Das erzeugte Signal wird dem Digitalschieber 1 und einem Exponententeil-DAC 4 zugeführt. Für den Fall, in dem der Eingabedatenwert DIN in Zweier-Komplementen dargestellt ist, extrahiert der Digitalschieber 1 die N aufeinanderfolgenden Bits entsprechend dem Signal, das vom Detektor für die Verschiebestellen 3 ausgegeben wird, in der Form, daß je größer der absolute Wert des Eingabedatenwertes DIN ist, desto höher ist der Grad der N aufeinanderfolgenden Bits, die aus dem Eingabedatenwert DIN extrahiert werden. Der Exponententeil-DAC 4 erzeugt einen Exponententeil des Ausgangssignals VOUT entsprechend dem Signal, das vom Detektor für Verschiebestellen 3 ausgegeben wird.
• Bei dem in Fig. 1 dargestellten DAC wird, wenn der Mantissenteil-DAC 2 eine höhere Auflösung (zum Beispiel eine Auflösung von ungefähr 12 Bits) hat, der kleinste Variationsschritt des Ausgangssignals VOUT geringer, so daß der Gesamtklirrfaktor des Ausgangssignals VOUT bei höheren Signalpegeln wie gewünscht kleiner wird. Selbst wenn der Mantissenteil-DAC 2 so gebaut ist, daß er eine 12-Bit Auflösung aufweist, ist seine tatsächliche Genauigkeit bestenfalls 10 Bits. In diesem Fall wird der Gesamtklirrfaktor des Ausgangssignals mit niedrigeren Signalpegeln schlechter, obwohl die geringe Genauigkeit auf die Signale von höheren Pegeln keinen großen Einfluß hat.
• Andererseits ist es nicht schwierig, einen Mantissenteil-DAC herzustellen, der eine Genauigkeit von etwa 10 Bits hat, sodaß es möglich ist, den Gesamtklirrfaktor des Ausgangssignals von niedrigeren Signalpegeln durch einen Mantissenteil-DAC mit einer 10 Bit Auflösung zu verbessern. In diesem Fall, jedoch wird der Gesamtklirrfaktor des Ausgangssignals mit höheren Signalpegeln verschlechtert, da der kleinste Variationsschritt der höheren Ausgangssignalpegel groß wird.
• So verschlechtert sich mit dem vorher erwähnten Gleitkomma-Typ DAC der Gesamtklirrfaktor des Ausgangssignals entweder im höheren oder im niedrigeren Signalpegel-Bereich in Abhängigkeit von der gewählten Genauigkeit seines Mantissenteil-DAC.
• Ein gebrauchsüblicher Gleitkomma-DAC ist in ELEKTRONIK, Vol. 31, Nr. 3, 12 Februar, 1982, Seiten 78-80 beschrieben; G. Heinle: "Gleitkomma-D/A-Umsetzer verringert Quantisierungsfehler". Dieser bekannte DAC weist Detektormittel auf, die auf die digitalen Eingangsdaten ansprechen, um ihre Größe zu ermitteln, Digital/Analog-Wandlermittel mit einer vorherbestimmten Anzahl von Bits um einen Mantissenteil dieser digitalen Eingangsdatenwerte in einen ersten Analogwert umzuwandeln, Mittel, die einen zweiten Analogwert entsprechend einem Exponententeil der digitalen Eingangsdatenwerte erzeugen und Mittel, die den ersten und zweiten Analogwert verbinden, um das gewünschte Analogausgangssignal herzustellen. Solch ein Gleitkomma-DAC besitzt eine hohe Umwandlungsgenauigkeit und kann Eingabedaten von geringer Größe in eine Analogform mit kleiner Verzerrung umwandeln, er muß jedoch mit einem Eingabedatenwert in der Form einer Gleitkommazahl versorgt werden. Außerdem gibt es keine Möglichkeit den Klirrfaktor der Ausgangssignale mit niedrigen Signalpegeln zu vermindern.
• GB-A-2 093 293 offenbart einen DAC mit einem Dekodierer, der wenigstens auf 2 Bits eines Eingangssignals anspricht. Dieser Dekodierer erzeugt ein Ausgangssignal, das anzeigt daß die Größe des Analogsignals, das durch das digitale Eingangssignal repräsentiert wird, größer als ein vorherbestimmter Wert ist oder nicht. Der DAC besitzt außerdem einen ersten Datenauswähler, der über das Ausgangssignal dieses Dekodierers gesteuert wird, um ein oder zwei Gruppen aufeinanderfolgender Bits dieses digitalen Eingangssignals auszuwählen; einen ersten D/A-Wandler, der einen äußeren Vergleichs-Spannungseingangsanschluß aufweist und auf die Ausgangsdatenwerte dieses ersten Datenauswähler anspricht, um mit Hilfe einer ersten Vergleichsspannung, die an den äußeren Vergleichs- Spannungseingangsanschluß angelegt wird, ein Analogausgangssignal zu erzeugen, und einen zweiten Datenauswähler, der vom dem Ausgangssignal des Dekodierers, der eines der exekutiven Bits des digitalen Eingangssignals und der vorherbestimmten digitalen Datenwerte des digitalen Datengenerators auswählt, überwacht wird. Der DAC besteht ferner aus einem zweiten D/A-Wandler, der einen äußeren Vergleichs- Spannungseingangsanschluß besitzt und auf die Ausgangsdaten dieses zweiten Datenauswähler anspricht, um mit Hilfe einer zweiten Vergleichsspannung, die an diesen äußeren Vergleichs-Spannungseingangsanschluß angelegt wird, ein analoges Ausgangssignal zu erzeugen. Der zweite D/A-Wandler erzeugt eine Spannung, die eine bestimmte Beziehung hinsichtlich der zweiten Vergleichsspannung hat, wenn der vorherbestimmte digitale Datenwert über den zweiten Datenauswähler angelegt wird; eine Gleichspannungsquelle, die eine vorherbestimmte Spannung liefert, die in den äußeren Vergleichs-Spannungseingangsanschluß des zweiten D/A-Wandler als zweite Vergleichsspannung eingespeist wird; und Mittel, die die erste Vergleichsspannung für den äußeren Vergleichs-Spannungseingangsanschluß des ersten D/A-Wandler liefern. Diese Mittel werden durch das Ausgangssignal des Dekodierers überwacht, um den äußeren Vergleichs-Spannungseingangsanschluß des ersten D/A-Wandlers mit der Summe der zweiten Vergleichsspannung und der Ausgangsspannung dieses zweiten D/A-Wandlers oder nur der zweiten Vergleichsspannung zu versorgen. Genauer gesagt, es sind zwei DACs vorgesehen, und wenn die Anzahl der Eingangs-Bits größer ist als die Anzahl der Bits des ersten DACs, so daß einige Bits von dort überfließen, werden die überfließenden Bits von dem zweiten DAC weiterverarbeitet. Dann wird das Ausgangssignal des zweiten DACs in den ersten DAC eingegeben, so daß der erste DAC entsprechend der Ausgangsleistung des zweiten DACs das Ausgleichsgerät ist und so der Quantisierungsfehler verringert wird. Mit anderen Worten, wurde die Schrittgröße bei der Expansion im wesentlich klein genug gemacht, so daß das Problem der Quantisierungsfehler, die bei der Expansion auf Grund der weiteren Schrittgröße in hohem Maße auftreten, gelöst ist. Es gibt jedoch keinen Vorschlag, wie der Gesamtklirrfaktor des Ausgangssignals bei niedrigen Signalpegeln zu verbessern ist.
• Das IBM TECHNICAL DISCLOSURE BULLETIN, Vol. 5, Nr. 5, Oktober 1962, Seiten 30- 31, T.J. Harrison: "Logarithmic digital to analog converter", beschreibt einen logarithmischen Digtal/Analog-Wandler, der so entworfen ist, daß das binäre digitale Eingangssignal in ein logarithmisches analoges Ausgangssignal umgewandelt wird. Der bekannte Umwandler besitzt einen Rechner, der die Nummer des höchstwertigen Bits eines 11-n Eingangssignals bestimmt. Diese Nummer ist gleich der Logarithmus- Kennziffer und kann n mögliche Werte annehmen. Um die Mantisse zu bestimmen, werden eine genügende Anzahl von Bits niedriger Ordnung entschlüsselt und einem 2i- Pegel-A/D-Wandler eingegeben. Hat zum Beispiel i den Wert 2, so ist der 2i-Pegel- A/D-Wandler in der Tat ein 4-Pegel-A/D-Wandler. Die Druckschrift sagt jedoch nichts aus über die Ausführung dieses Umwandlers für große Werte von i , zum Beispiel i=16, in welchem Falle 65 536 Pegel umgewandelt werden müßten. Schon gar nichts wird in dieser Druckschrift über das Problem geschrieben, wie der Gesamtklirrfaktor eines Ausgangssignals von niedrigeren Signalpegeln veringert werden kann.
• US-A-4 278 964 beschreibt ein seismisches Wiedergabesystem und insbesondere ein Gerät, das digitale Daten mit großen dynamischen Amplitudenbereichen, die in digitaler Gleitkomma-Wortform aufgezeichnet sind und eine binär kodierte Mantisse und einen binär kodierten Exponenten aufweisen, in ein Analogsignal oder Oszillogramm mit selektiv verdichtetem und/oder expandiertem dynamischem Amplitudenbereich umwandelt. Das digitale Wort, das eine Anzahl von binären Bitpositionen belegt, lautet in algebraischer Form ± AGE, wobei A die Mantisse oder das Argument, G die Basis oder Wurzel des benutzten Zahlensytems und E den Exponenten darstellt. Wenn die Basis G konstant ist, zum Beispiel bei 8, müssen nur binäre Bits aufgezeichnet werden, die die Mantisse A und den Exponenten E repräsentieren. Bei der Rückumwandlung der digitalen Daten in die Analogform, um ein Oszillogramm darzustellen, wünscht man den dynamischen Bereich selektiv zu expandiern und/oder zu verdichten und doch dabei gleichzeitig gravierende Verzerrungen zu vermeiden. Der Funktionsgenerator für die Rückumwandlung der digitalen Daten in die Analogform weist Mantissen-Digital/Analog-Wandlermitteln auf, die den Mantissenteil der Digitaldaten in ein erstes Analogsignal umwandeln, sowie Schaltungsmitteln, die auf das erste Analogsignal ansprechen, um zweite Analogsignale herzustellen, deren Spannungen GE Vergrößerungen dieses ersten Analogsignals sind, wobei G die Basis des benutzten Zahlensystems und E den Exponenten repräsentiert. Nach diesem Stand der Technik sind der Exponententeil und der Mantissenteil miteinander über einen Pufferverstärker verbunden. Dieses bekannte System erzeugt mit Hilfe einer positiven und negativen Spannung, die gewechselt werden kann, ein Analogausgangssignal. Mit diesem bekannten System beabsichtigt man eine gespeicherte Kurvenform über einen Oszillographen darzustellen. Deshalb wird der Datenwert mit Hilfe einer logarithmischen Darstellung verdichtet, wobei ein Eingangssignal mit einem großen dynamischen Bereich verarbeitet wird. Auch diese Druckschrift sagt nichts über das Problem aus, wie der Gesamtklirrfaktor des Ausgangssignals bei niedrigeren Signalpegeln verbessert werden kann.
• Aufgabe dieser Erfindung ist deshalb, einen DAC herzustellen, bei dem der Gesamtklirrfaktor des Ausgangssignals über den gesamten Bereich seines Signalpegels möglichst klein gehalten werden kann.
• Der Digital/Analog-Wandler gemäß der Erfindung ist durch Steuermittel gekennzeichnet, die Teil der Digital/Analog-Wandlermittel sind und auf das Detektionssignal ansprechen, um die Anzahl der operativen Bits der Digital/Analog-Wandlermittel zu ändern. Diese Steuermittel verringern die Anzahl der operativen Bits der Digital/Analog-Wandlermittel mit abnehmender Größe des digitalen Eingabewertes.
• Es werden nun Beispiele der Erfindung mit Bezugnahme auf die beiliegenden Zeichnungen beschrieben:
• Fig. 1 ist ein Blockschaltbild des DAC (Digital/Analog-Wandlers) vor der Verbesserung,
• Fig. 2 ist ein Blockschaltbild des DAC 10 gemäß einer ersten Ausführungsform der Erfindung,
• Fig. 3 ist ein Schaltplan des Exponentenwert-Detektors 13 des DACs von Fig. 2,
• Fig. 4 ist eine Zeichnung, die die Beziehung der Bits der Eingabedaten DIN und der Bits, die auf den Mantissenteil DAC 22 des DACs 10 der Fig. 2 übertragen werden, darstellt,
• Fig. 5 ist ein Schaltplan des digitalen Schiebers 21 des DACs 10 von Fig. 2,
• Fig. 6 ist ein Schaltplan des Exponententeil-DACs 50 des DACs 10 von Fig. 2,
• Fig. 7 ist eine graphische Darstellung des Gesamtklirrfaktors des DACs 10 und verschiedener anderer DACs, und
• Fig. 8 ist ein Blockschaltbild des DACs 22a gemäß einer zweiten Ausführungsform der Erfindung.
• Fig. 2 ist ein Blockschaltbild des DAC gemäß der ersten Ausführungsform der Erfindung
• In Fig. 2 ist ein Sechzehn-Bit digitaler Datenwert DIN, der als Zweier-Komplement dargestellt ist, an die Eingangsanschlüsse T&sub0; bis T&sub1;&sub5; angelegt, wobei sein Vorzeichen- Bit an den Eingangsanschluß T&sub1;&sub5; und sein LSB (lowest significant bit = niedrigstwertiges Bit) an den Eingangsanschluß T&sub0; angelegt ist. Jedes der Bits von I&sub0; bis I&sub1;&sub5; durchläuft zwei in Serie verbundene Inverter 11 und 12, wobei sechzehn Bit-Daten J&sub0; bis J&sub1;&sub5; jeweils äquivalent zu den Bits I&sub0; bis I&sub1;&sub5; erzeugt werden. Die sieben Bits J&sub9; bis J&sub1;&sub5; höherer Ordnung werden an einen Exponentenwert-Detektor 13, der die Bits J&sub9; bis J&sub1;&sub5; entschlüsselt, angelegt, um eines der sieben Signale S&sub0; bis S&sub6;, das einen Exponentenwert des analogen Ausgangssignals VOUT dieses DAC 10 repräsentiert, zu erzeugen.
• Wie Fig. 3 zu entnehmen ist, weist der Exponentenwert Detektor 13 sechs Exklusiv- ODER-Gatter 109 bis 114 auf, an die die Bits J&sub9; bis J&sub1;&sub4; jeweils an einen Eingangsanschluß angelegt werden. Die anderen Eingangsanschlüsse der Exklusiv-ODER-Gatter 109 bis 114 werden mit dem Bit J&sub1;&sub5; beaufschlagt. Dieser Exponentenwert-Detektor 13 besitzt außerdem sieben UND-Gatter AN&sub0; bis AN&sub6;. Die Eingangsanschlüsse von jedem UND-Gatter AN&sub0; bis AN&sub6; sind durch Kreise auf einer Eingangssignallinie zum entsprechenden UND-Gatter gekennzeichnet. Die Ausgangsanschlüsse des Exklusiv- ODER-Gatters 114 bis 109 sind mit dem ersten Eingangssignalanschluß des UND- Gatters AN&sub0; beziehungsweise AN&sub5; verbunden. Die Ausgangsanschlüsse der Exklusiv- ODER-Gatter 109 bis 114 sind auch mit den Eingangsanschlüssen des Inverters 116 beziehungsweise 121 verbunden. Der Ausgangsanschluß des Inverters 116 ist mit dem ersten Eingangsanschluß des UND-Gatters AN&sub6; verbunden, und ein Ausgangssanschluß des Inverters 117 ist mit dem zweiten Eingangsanschluß des UND-Gatters AN&sub5; und AN&sub6; verbunden. Ein Ausgangsanschluß des Inverters 118 ist mit dem zweiten Eingangsanschluß des UND-Gatters AN&sub4; und dem dritten Eingangsanschluß der UND- Gatter AN&sub5; und AN&sub6; verbunden. In gleicher Weise sind der Ausgangsanschluß des Inverters 119 mit dem Eingangsanschluß des UND-Gatters AN&sub3; und AN&sub6;, ein Ausgangsanschluß des Inverters 120 mit dem Eingangsanschluß des UND-Gatters AN&sub2; bis AN&sub6;, und ein Ausgangsanschuß des Inverters 121 mit dem Eingangsanschluß des UND- Gatters AN&sub1; bis AN&sub6; verbunden. Wenn die UND-Gatter AN&sub0; bis AN&sub6; geöffnet sind, werden jeweils Signale S&sub0; bis S&sub6; ausgegeben. Wenn das Bit J&sub1;&sub5; "0" ist, das heißt, wenn der Eingangsdatenwert DIN ein positiver Wert ist, werden mit diesem Exponentenwert-Detektor 13 "N" der ausgegebenen Signale SN (N ist irgendeine Zahl von "1" bis "6") durch die Zahl der "0" Bits, die vom Bit J&sub1;&sub4; bis zum Bit J&sub9; gezählt werden bis ein "1" Bit zum ersten Mal entdeckt wird, bestimmt. Mit anderen Worten, "N" wird durch die Zahl der führenden "0" Bits des Eingangsdatenwerts DIN bestimmt. Beispiel: Wenn das Bit J&sub1;&sub5; "0" ist und nur die Bits J&sub1;&sub3; und J&sub1;&sub1; "1" sind, ist die Zahl der führenden "0" Bits des Eingabedatenwertes DIN "1", so daß das Signal S&sub1; ausgegeben wird. Andererseits wird, wenn das Bit J&sub1;&sub5; "1" ist, das heißt, wenn der Eingabedatenwert DIN negativ ist, "N" des Signals SN durch die Zahl der "1" Bits bestimmt, die vom Bit J&sub1;&sub4; bis zum Bit J&sub9; gezählt werden, bis ein "0" Bit zum ersten Mal entdeckt wird. "N" wird somit durch die Zahl der führenden "1" Bits des Eingabedatenwertes DIN bestimmt. Zum Beispiel, in dem Fall, in dem nur die Bits J&sub1;&sub0; und J&sub9; "0" sind, ist die Zahl der führenden "1" Bits des Eingabedatenwertes DIN "4", so daß das Signal S&sub4; ausgegeben wird. Auf diese Art und Weise bestimmt der Exponentenwert-Detektor 13, die Zahl "N" des Signals SN, ausgehend von der Zahl derjenigen Bits des Eingabedatenwertes DIN, die vom Bit I&sub1;&sub4; bis zum Bit I&sub9; gezählt werden, bis erstmals ein Bit festgestellt wird, das sich vom Bit I&sub1;&sub5; unterscheidet Wenn ein Bit, das einen anderen Zustand als das Vorzeichen-Bit hat, unter den Bits J&sub1;&sub4; bis J&sub9; nicht gefunden wird, gibt der Exponentenwert-Detektor 13 das Signal S&sub6; unabhängig von dem Zustand des Bits J&sub1;&sub5; aus. Der Exponentenwert-Detektor 13 gibt so selektiv das Signal SN entsprechend dem Absolutwert des Eingabedatenwertes DIN, der durch die Bits I&sub1;&sub4; bis I&sub0; repräsentiert wird, aus, wobei "N" größer wird, wenn der Absolutwert des Eingabedatenwertes kleiner wird. Ist der Absolutwert des Eingabedatenwertes DIN kleiner als "512" in Dezimaldarstellung, wird immer das Signal S&sub6; ausgegeben. Für den Fall, daß der Eingabedatenwert DIN die Form eines gewöhnlichen binären Wertes annimmt, wird anstelle des Bits J&sub1;&sub5; eine Umkehrung des Bits I&sub1;&sub5; in den Exponentenwert-Detektor 13 eingegeben.
• Um nochmals auf Fig. 2 Bezug zu nehmen, die Bits J&sub1;&sub4; bis J&sub0; werden auch dem Digitalschieber 21 zugeführt. Dieser schiebt die Bits J&sub1;&sub4; bis J&sub0; um soviel Bits wie sich dies aus den Signalen S&sub0; bis S&sub6; ergibt. Der Digitalschieber 21 gibt dann an den Ausgangsanschlüssen TD&sub0; bis TD&sub1;&sub0; elf aufeinanderfolgende Bits aus den Bits J&sub1;&sub4; bis J&sub0; aus, die aus der Schiebeoperation resultieren. Erhält der Digitalschieber 21 das Signal S&sub0;, so gibt er die Bits J&sub4; bis J&sub1;&sub4; jeweils an den Ausgangsanschlüssen TD&sub0; bis TD&sub1;&sub0; aus, und wenn er das Signal S&sub1; erhält, gibt er die Bits J&sub3; bis J&sub1;&sub3; jeweils an den Ausgangsanschlüssen TD&sub0; bis TD&sub1;&sub0; aus. In gleicher Weise gibt der Digitalschieber 21 bei Erhalt des Signals S&sub2; die Bits J&sub2; bis J&sub1;&sub2; jeweils an den Ausgangsanschlüssen TD&sub0; bis TD&sub1;&sub0; aus. Wenn er das Signal S&sub3; bekommt, gibt er die Bits J&sub1; bis J&sub1;&sub1; jeweils an den Ausgangsanschlüssen TD&sub0; bis TD&sub1;&sub0; aus und erhält er das Signal S&sub4;, gibt der Digitalschieber 21 die Bits J&sub0; bis J&sub1;&sub0; jeweils an den Ausgangsanschlüssen TDO bis TD&sub1;&sub0; aus (siehe Pfeile in Fig.4). Ebenso bei Erhalt des Signals S&sub5;, das vom Exponentenwert-Detektor 13 ausgegeben wird, gibt der Digitalschieber 21 die Bits J&sub0; bis J&sub9; jeweils an den Ausgangsanschlüssen TD&sub1; bis TD&sub1;&sub0; aus. In diesem Fall gibt der Digitalschieber 21 ein undefiniertes Signal (ein "1" oder ein "0" Signal) an dem Ausgangsanschluß TD&sub0; aus. Anderseits gibt der Digitalschieber 21 beim Erhalten des Signals S&sub6; die Bits J&sub0; bis J&sub8; jeweils an den Ausgangsanschlüssen TD&sub2; bis TD&sub1;&sub0; aus. In diesem Fall gibt der Digtalschieber 21 undefinierte Signale an den Ausgangsanschlüssen TD&sub0; und TD&sub1; aus.
• Der Digitalschieber 21 ist beispielsweise so gebaut wie in Fig. 5. Der Digitalschieber 21 weist sieben Schaltersäulen SW&sub0;&submin;&sub0; bis SW&sub0;&submin;&sub1;&sub0;, SW&sub1;&submin;&sub0; bis SW&sub1;&submin;&sub1;&sub0;, ...SW&sub6;&submin;&sub0; bis SW&sub6;&submin;&sub1;&sub0; auf. Diese Schalter können durch FETs, Transistoren oder ähnliches zusammengesetzt sein. In diesem Fall sind alle Schalter derselben Säule geschlossen, wenn eines der entsprechenden Signale S&sub0; bis S&sub6; daran angelegt wird. Die Schalter SW&sub0;&submin;&sub0; bis SW&sub0;&submin;&sub1;&sub0; in der ersten Säule sind zum Beispiel geschlossen, wenn das Signal S&sub0; daran angelegt wird. In diesem Fall werden die Bits J&sub1;&sub4; bis J&sub4; jeweils an die Ausgangsanschlüsse TD&sub1;&sub0; bis TD&sub0; dieses Digtalschiebers 21 angelegt. Wenn in gleicher Weise das Signal S&sub1; an den Digtalschieber 21 angelegt wird, schließen die Schalter Sw&sub1;&submin;&sub1;&sub0; bis SW&sub1;&submin;&sub1;&sub0;, so daß die Bits J&sub1;&sub3; bis J&sub3; jeweils an die Ausgangsanschlüsse TD&sub1;&sub0; bis TD&sub0; des Digitalschiebers 21 angelegt werden. Beim Anlegen des Signals S&sub6; an den Digitalschieber 21 schließen die Schalter SW&sub6;&submin;&sub0; bis SW&sub6;&submin;&sub1;&sub0; so daß die Bits J&sub8; bis J&sub0; jeweils an die Ausgangsanschlüsse TD&sub8; bis TD&sub2; angelegt werden.
• In Fig. 2, wird bei 22 ein Mantissenteil-DAC dieses DACs 10 dargestellt, der ein 12- Stufen 2R-R-Widerstand-Kettennetzwerk 23 aufweist. Ein R-Glied von jeder der ersten bis zur zwölften Stufe des Kettennetzwerkes 23 besitzt einen Widerstand mit dem Widerstandswert R1. Ein 2R-Glied von jeder ersten bis zur zehnten Stufe des Kettennetzwerkes 23 ist mit zwei in Serie geschalteten Widerständen mit dem Widerstandswert von jeweils R&sub1; zusammengesetzt. Das 2R-Glied der elften Stufe des Kettennetzwerkes 23 besitzt einen Widerstand 24 mit R&sub1; und zwei Gruppen von Widerständen 25 und 26 , wobei jede Gruppe zwei in Serie geschaltete Widerstände mit dem Widerstandswert R&sub1; hat. Eine Verbindungsstelle P&sub1; der zwei Gruppen von Widerständen 24 und 25 ist mit dem Widerstand 24 verbunden. In ähnlicher Weise besteht ein 2R-Glied der zwölften Stufe des Kettennetzwerkes 23 aus einem Widerstand 27 mit R1 und zwei Gruppen von Widerständen 28 und 29, wobei jede Gruppe aus zwei in Serie geschalteten Widerständen mit dem Widerstandswert R1 besteht. Die Verbindungsstelle P&sub2; der zwei Gruppen von Widerständen 28 und 29 ist mit dem Widerstand 27 verbunden. Das freie Ende des R Widerstandes der zwölften oder der letzten Stufe des Kettennetzwerkes 23 ist mit einer Spannungsquelle VDD durch zwei in Serie geschaltete Widerstände mit dem Widerstandswert R&sub1; und ebenso über zwei in Serie geschaltete Widerstände mit dem Widerstandswert R&sub1; mit der Erde verbunden. Das 2R-Glied der ersten Stufe des Kettennetzwerkes 23 ist mit zwei in Serie geschalteten Invertern 30&submin;&sub1; und 31&submin;&sub1; und das 2R-Glied der zweiten Stufe des Kettennetzwerkes 23 ist mit zwei in Serie geschalteten Invertern 30&submin;&sub2; und 31&submin;&sub2; verbunden. Dies trifft auf die 2R-Glieder der dritten bis zehnten Stufe des Kettennetzwerkes zu. In gleicher Weise ist die Widerstandsgruppe 25 mit zwei in Serie geschalteten Invertern 30&submin;&sub1;&sub1; und 31&submin;&sub1;&sub1; und die Widerstandsgruppe 26 mit zwei in Serie geschalteten Invertern 30&submin;&sub1;&sub2; und 31&submin;&sub1;&sub2; verbunden. Dies trifft für die Widerstandsgruppen 28 und 29 zu. Eine Umkehrung des Bits I&sub1;&sub5; durch den Inverter 11 wird auf den Eingangsanschluß des Inverters 30&submin;&sub1; gelegt und die Bits, die von den Ausgangsanschlüssen TD&sub1;&sub0; bis TD&sub2; des Digitalschiebers 21 ausgegeben werden, werden jeweils auf die Eingangsanschlüsse des Inverters 30&submin;&sub1; bis 30&submin;&sub1;&sub0; gelegt. Die zwei Bits, die von den Ausgangsanschlüssen TD&sub1; und TD&sub0; kommen werden auf einen Mantissenteil-Bit-Steuerkreis 40 geleitet. Jeder dieser Inverter 31&submin;&sub1; bis 31&submin;&sub1;&sub4; gibt ein Grundpegelsignal "0" und eine Spannung gleich VDD als "1" aus.
• Der Mantissenteil-Bit-Steuerkreis 40 ist so ausgestattet, daß er die Zahl der betriebsfähigen Bit-Stufen des Mantissenteil-DACs 22 wechseln kann. Der Mantissenteil-Bit-Steuerkreis 40 weist zwei Exklusiv-ODER-Gatter EXOR1 und EXOR2, zwei NOR-Gatter NOR1 und NOR2 und einen Inverter INV1 auf. Ein Signal M&sub1;, das vom Anschluß TD&sub1; ausgegeben wird und mit der elften Bit-Stufe des Mantissenteil-DAC 22 übereinstimmt, wird auf einen Eingangsanschluß des Exklusiv- ODER-Gatters EXOR1 übertragen. Das Signal M&sub1; wird auch auf den Eingangsanschluß des Inverters 30&submin;&sub1;&sub2; übertragen, dabei erhält man ein Signal X am Ausgangsanschluß des Inverters 31&submin;&sub1;&sub2;. Der andere Eingangsanschluß des Exklusiv-ODER-Gatters EXOR1 wird mit einem Ausgangssignal des NOR-Gatters NOR1 versorgt. Ein Ausgangssignal des Exklusiv-ODER-Gatters EXOR1 wird dem Eingangsanschluß des Inverters 30&submin;&sub1;&sub1; zugeführt, wobei am Ausgangsanschluß des Inverters 31&submin;&sub1;&sub1; ein Signal W erhalten wird. Ein Signal M&sub0;, das vom Anschluß TD&sub0; ausgegeben wird und mit der zwölften Bit-Stufe des Mantissenteil-DACs 22 übereinstimmt, wird auf einen Eingangsanschluß des Exklusiv-ODER-Gatters EXOR2 übertragen. Das Signal M&sub0; wird auch auf den Eingangsanschluß des Inverters 30&submin;&sub1;&sub4; übertragen, dabei erhält man ein Signal Z am Ausgangsanschluß des Inverters 31&submin;&sub1;&sub4;. Der andere Eingangsanschluß des Exklusiv-ODER-Gatters EXOR2 wird mit einem Ausgangssignal des Inverters INV1 versorgt. Ein Ausgangssignal des Exklusiv-ODER-Gatters EXOR2 wird dem Eingangsanschluß des Inverters 30&submin;&sub1;&sub3; zugeführt, dabei wird ein Signal Y am Ausgangsanschluß des Inverters 31&submin;&sub1;&sub3; erhalten. Die Signale S&sub5; und S&sub6; werden auf die Eingangsanschlüsse des NOR-Gatters NOR2 übertragen. Das Signal S&sub5; und ein Ausgangssignal des NOR-Gatters NOR2 werden dem Eingangsanschluß des NOR-Gatters NOR1 zugeführt. Das Ausgangsignal des NOR-Gatters NOR2 wird ebenso auf einen Eingangsanschluß des Inverters INV1 übertragen. Der so aufgebaute Mantissenteil- Bit-Steuerkreis 40 erzeugt die vier Signale W, X, Y und Z, die auf die entsprechenden Widerstandsgruppen 25, 26, 28 und 29 übertragen werden und die in Übereinstimmung mit den Zuständen der Signale S&sub5; und S&sub6; geändert werden, wie Tabelle 1 zu entnehmen ist. Tabelle 1
• Ein Ausgangssignal SA des Mantissenteil-DACs 22, das an der Verbindungsstelle des 2R-und R-Widerstands der ersten Stufe des Kettennetzwerk 23 erscheint, wird auf den Siebenstufen-Exponententeil-DAC 50 übertragen. Wie der Fig. 6 zu entnehmen ist, weist der Expontenteil-DAC sieben Analogschalter ASW&sub0; bis ASW&sub6; und ein Sechsstufen R-2R-Widerstands-Kettennetzwerk 130 auf. Jede Stufe des Kettennetzwerkes 130 besitzt einen R-Widerstand mit dem Widerstandswert R&sub2; und ein 2R-Glied, das aus zwei in Serie geschalteten Widerständen mit dem Widerstandswert R&sub2; besteht. Das freie Ende des R-Widerstandes der ersten Stufe des Kettennetzwerkes 130 wird mit dem Ausgangssignal SA des Mantissenteil-DAC 22 beaufschlagt, wogegen die freien Enden der 2R-Glieder aller Stufen des Kettennetzwerkes 130 mit einer Spannungsquelle VDD/2 verbunden sind. Das freie Ende des R-Widerstandes der ersten Stufe des Kettennetzwerkes 130 und die Verbindungsstellen zwischen dem R- und 2R-Glied der ersten sechs Stufen des Kettennetzwerkes 130 sind jeweils über Analogschalter ASW&sub0; und bis ASW&sub6; mit einem Ausgangsanschluß 131 dieses DAC 10 verbunden. Die Signale S&sub0; bis S&sub6; des Exponentenwert-Detektors 13 werden jeweils zu Steuereingängen der Analogschalter ASW&sub0; bis ASW&sub6; geleitet, so daß einer der Schalter durch das entsprechende Signal S&sub0; bis S&sub6;, das im "1" Zustand ist, in den EIN-Zustand gebracht wird.
• Im folgenden wird die Arbeitsweise dieses DACs 10 beschrieben.
• Wie aus Fig. 4 hervorgeht, wird eines der Signale S&sub0; bis S&sub6; entsprechend der Größe des Eingabedatenwertes DIN ausgegeben. Wenn der Eingabedatenwert DIN zum Beispiel in einem Bereich zwischen "32767" und "16384" in Dezimaldarstellung ist, wird das Signal S&sub0; ausgegeben, und wenn der Eingabedatenwert in einem Bereich zwischen "16383" und "8192" in Dezimaldarstellung ist, wird das Signal S&sub1; ausgegeben. Ist der Eingabewert DIN verhältnismäßig groß, was der Fall ist, wenn ein Signalpegel des Ausgangssignals größer als -30dB ist, dann wird eins der fünf Signale von S&sub0; bis S&sub4; ausgegeben. Für diesen Fall sind die Signale S&sub5; und S&sub6; beide "0" und das NOR-Gatter NOR2 gibt ein "1" Signal aus. Der Inverter INV1 und das NOR-Gatter NOR1 geben dann beide "0" aus, so daß die Exklusiv-ODER-Gatter EXOR1 und EXOR2 nur als Puffer dienen. Folglich werden beide Signale W und X gleich dem Signal M&sub1;, und ebenso werden beide Signale Y und Z gleich dem Signal M&sub0;. Wenn die Signale W und X gleich sind, verhalten sich die zwei Widerstandsgruppen 25 und 26 wie ein einziger Widerstand mit dem Widerstandswert R&sub1;. Deshalb ist, wenn die Signale W und X gleich dem Signal M&sub1; sind, das Anlegen der Signale W und X an die Verbindungsstelle P&sub1; durch die Widerstandsgruppen 25 und 26 gleichwirkend mit dem Anlegen eines Signales M&sub1; an eine Verbindungsstelle P&sub1; über einen Widerstand R&sub1;. In gleicher Weise ist, wenn die Signale Y und Z gleich dem Signal M&sub0; sind, das Anlegen der Signale Y und Z an die Verbindungsstelle P&sub0; jeweils über die Widerstandsgruppen 28 und 29 gleichwirkend mit dem Anlegen eines Signales M&sub0; an die Verbindungsstelle P&sub0; über einen Widerstand R&sub1;. Auf diese Art und Weise arbeitet der Mantissenteil-DAC 22 wie ein Zwölf-Bit- DAC, wenn eines der Signale S&sub0; bis S&sub4; ausgegeben wird. In diesem Fall gibt der Digitalschieber 21 an seinen Ausgangsanschlüssen TD&sub1;&sub0; bis TDO diese elf aufeinanderfolgenden Bits aus den Bits J&sub1;&sub4; bis J&sub0; aus, die in Übereinstimmung mit einem der Signale S&sub0; bis S&sub4; gewählt werden (siehe Pfeile in Fig .4). Für den Fall, in dem die Größe des Eingabewertes DIN größer als ein vorgegebener Wert ist, arbeitet der Mantissenteil-DAC 22 wie ein Zwölf-Bit-DAC, so daß der kleinste Variationsschritt des Ausgangssignals VOUT klein gehalten wird und dadurch sein Klirrfaktor auch möglichst klein gehalten ist.
• Wenn die Größe des Eingangsdatenwertes DIN verhältnismäßig klein ist, was bei einem Ausgangssignal VOUT zwischen -30dB und -36dB zutrifft, wird das Signal S&sub5; ausgegeben. In diesem Fall ist das Verhältnis zwischen dem Signal M&sub1; und den Signalen W und X das gleiche wie in dem oben erwähnten Fall. Das Verhältnis zwischen dem Signal M&sub0; und den Signalen Y und Z hat sich jedoch verändert, wie in Tabelle 1 gezeigt wird. Genauer gesagt, die Signale Y und Z sind einander entgegengesetzt, unabhängig vom Zustand des Signals M&sub0;. Wenn in diesem Fall eines von den beiden Signale Y und Z auf dem Grundpegel ist, ist das andere Signal auf einem Spannungsquellenpegel (VDD), so daß das Potential am Verbindungspunkt P&sub0; gleich VDD/2 wird. Daraus resultiert, daß für diesen Fall die Funktion des Mantissenteil-DACs 22 gleich der des Mantissenteil-DACs 22, dem die niedrigstwertige Bit Stufe fehlt, wird. Mit anderen Worten, der Mantissenteil-DAC 22 arbeitet wie ein Elf-Bit-DAC. Wenn das Signal S&sub5; ausgegeben wird, gibt der Digitalschieber 21 die Bits J&sub0; bis J&sub9; jeweils an den Ausgangsananschlüssen TD&sub1; bis TD&sub1;&sub0; aus, so daß die zehn niedrigwertigen Bits des Eingabedatenwertes DIN dem Mantissenteil-DAC 22 zugeführt werden.
• Wenn der Eingangsdatenwert DIN kleiner als in dem oben erwähnten Fall ist, wird das Signal S&sub6; von dem Exponentenwert-Detektor 13 ausgegeben. Folglich sind die Signale W und X entgegengesetzt, ebenso wie die Signale Y und Z. Deshalb werden die Potentiale an den Verbindungspunkten P&sub1; und P&sub0; beide gleich der Hälfte der Quellenspannung VDD, d.h., VDD/2, sodaß die zwei niedrigstwertigen Bits vom Mantissenteil-DAC 22 entfernt werden. Wenn nun das Signal S&sub6; ausgegeben wird, arbeitet der Mantissenteil- DAC 22 wie ein Zehn-Bit-DAC. In diesem Fall gibt der Digitalschieber 21 die Bits J&sub0; bis J&sub8; an den Ausgangsanschlüssen TD&sub2; bis TD&sub1;&sub0; aus, sodaß neun Bits niederer Wertigkeit des Eingabedatenwertes DIN dem Mantissenteil-DAC 22 zugeführt werden.
• Wenn die Größe des Eingangsdatenwertes DIN klein ist, arbeitet der Mantissenteil-DAC 22 so wie ein Elf-Bit- oder Zehn-Bit-DAC, sodaß der Gesamtklirrfaktor des Ausgangssignals VOUT am Anwachsen gehindert wird.
• Im Folgenden wird nun eine Beschreibung des Verlaufs des Gesamtklirrfaktors für den oben beschriebenen DAC 10 gegeben.
• Fig. 7 ist eine Darstellung des Gesamtklirrfaktors verschiedener DACs in Abhängigkeit der Signalpegel ihrer Ausgangssignale. In Fig.7 kennzeichnen die Flächen, die zwischen zwei benachbarten Linien jeweils mit Abwärtsneigung nach rechts liegen, den Gesamtklirrfaktor der DACs, vom Zehn-Bit-DAC bis zum Sechszehn-Bit-DAC ohne Exponententeil-DAC. Die Fläche zwischen zwei benachbarten strichlierten Linien kennzeichnet den Gesamtklirrfaktor eines gewöhnlichen Gleitkomma-DAC mit einem Zehn- Bit-Mantissenteil-DAC, mit der Genauigkeit von zehn Bits und einem Siebenstufen- Exponententeil-DAC. Da der Exponententeil-DAC dieses gewöhnlichen Gleitkomma-DAC sieben Stufen aufweist, wird der Gesamtklirfaktor im Bereich über -36dB flach. Die durch eine nach rechts geneigte Schrägschraffierung markierten Flächen kennzeichnen den Gesamtklirrfaktor eines weiteren gewöhnlichen Gleitkomma-DACs, der einen Zwölf-Bit-Matissenteil-DAC mit einer Genauigkeit von zehn Bits und einen Fünfstufen-Exponenteil-DAC besitzt. Da die Genauigkeit des Mantissenteil-DACs dieses gewöhnlichen Gleitkomma-DACs zwei Bits geringer als die Genauigkeit des Mantissenteil-DACs des erst erwähnten gewöhnlichen Gleitkomma-DAC ist, wird der Gesamtklirrfaktor im Bereich der kleineren Signalpegel beeinträchtigt. Andererseits kennzeichnen die Flächen mit nach links geneigter Schraffierung den Gesamtklirrfaktor noch eines weiteren gewöhnlichen Gleitkomma-DACs, der einen Zwölf-Bit- Mantissenteil-DAC besitzt mit einer Genauigkeit von zwölf Bits und einem Fünf-Stufen-Exponententeil-DAC (d.h., einen idealen Gleitkomma-DAC). Da der Exponententeil-DAC dieses gewöhnlichen Gleitkomma-DACs fünf Stufen aufweist, wird der Fehler in dem Mantissenteil-DAC 1/2&sup4;-fach kleiner. Deshalb ist der Gesamtklirrfaktor dieses gewöhnlichen Gleitkomma-DAC hinsichtlich der Signale unter -24dB der gleiche wie der eines Sechzehn-Bit-DAC ohne Exponententeil-DAC, und sein Gesamtklirrfaktor ist in dem Bereich über -24dB flach. Mit dem vorher erwähnten DAC 10, gemäß einer ersten Ausführungform der Erfindung wird die Anzahl der Bits des Mantissenteils-DAC 22 bei kleinem Signalpegel gleich zehn, wobei die Genauigkeit ebenfalls zehn Bits ist. In diesem Fall ist die Zahl der Stufen des Exponenteil-DACs 50 sieben, so daß der Fehler im Mantissenteil-DAC 22 1/2&sup6; mal kleiner wird. So arbeitet der besagte DAC 10 bei einem Signalpegel unter - 36dB wie ein Sechszehn-Bit-DAC ohne Mantissenteil. Bei einem Signalpegel über - 24dB wird das Signal S&sub4; ausgegeben, so daß nur die fünf Stufen des Exponenteil-DAC 50 arbeiten. Folglich wird der Signalpegel des Ausgangssignal größer und der Gesamtklirrfaktor des DAC 10 ist flach. Bei einem Signalpegel zwischen -24dB und - 36dB wird die Zahl der Bits des Mantissenteil-DAC 22 gleich elf Bits, wobei die Genauigkeit des Mantissenteil-DAC 22 zehn Bits ist. In diesem Fall ist die Zahl der Stufen des Exponententeil-DACs 50 gleich sechs und der Gesamtklirrfaktor des DAC 10 ist durch eine stufenförmige Fläche gekennzeichnet. So ist gemaß dieser Ausführungsform der Gesamtklirrfaktor des DACs 10 durch eine im wesentlichen gleiche Fläche wie die Fläche des idealen Gleitkomma-DAC mit nach links geneigter Schrägschraffierung, gekennzeichnet.
• Bezugnehmend auf Fig. 8 wird nun eine zweite Ausführungsform der Erfindung beschrieben.
• Der DAC 10a gemäß dieser zweiten Ausführungsform unterscheidet sich von dem DAC 10 , der in Fig. 2 abgebildet ist, in folgenden Punkten:
• Ein R-Widerstand (R1) der letzten Bit-Stufe des R-2R-Widerstand- Kettennetzwerkes 23a des Mantissenteil-DACs 22a ist mit einem Widerstand- Netzwerk 60 einer Fehlerkorrekturschaltung 61 verbunden. Das Widerstand- Netzwerk 60 weist die Widerstände 62 bis 71 jeweils mit einem Widerstandswert von R&sub1; auf. Die Fehlerkorrekturschaltung 61 enthält ferner die Inverter 72 bis 79, NAND-Gatter 80 bis 83 und ein NOR-Gatter 84. Die Umkehrung des Bits J&sub1;&sub5; durch den Inverter 85 wird auf einen Eingangsanschluß des Exklusiv-ODER-Gatters 86 geleitet, dessen anderer Eingangsanschluß über einen Widerstand 87 mit der Spannungsquelle VDD verbunden ist. Der andere Eingangsanschluß des Exklusiv- ODER-Gatters 86 ist gleichfalls mit einem Anschluß 88 verbunden. Soll die Fehlerkorrekturschaltung 61 arbeiten, wenn das höchstwertigste Bit (MSB) des Eingabedatenwertes DIN im Zustand "0" ist, wird ein Signal "0" an den Anschluß 88 gegeben. Andererseits wird, wenn die Fehlerkorrekturschaltung 61 bei einem MSB des Eingangdatenwertes DIN im Zustand "1" arbeiten soll, ein Signal "1" an den Anschluß 88 gegeben. Wenn eine Fehlerkorrektur notwendig ist wird ein Signal "1" vom Ausgangsanschluß des Exklusiv-ODER-Gatters 86 an die Fehlerkorrekturschaltung 61 gegeben. Drei Eingangsanschlüsse 87 bis 89 sind vorgesehen um jeweils die Steuer- Bits A, B und C zu erhalten. Das Steuer-Bit A wird zusammen mit dem Ausgangssignal des NOR-Gatters NOR2 des Mantissenteil-Bit-Steuerkreises 40 auf die Eingangsanschlüsse des NAND-Gatters 90 geleitet. Das Steuer-Bit B wird zusammen mit dem Ausgangssignal des Inverters INV1 des Mantissenteil-Steuerkreises 40 auf die Eingangsanschlüsse des NOR-Gliedes 91 geleitet. In ähnlicher Weise wird das Steuer- Bit C zusammen mit dem Ausgangssignal des NOR-Gatters NOR2 auf die Eingangsanschlüsse des NAND-Gatters 92 geleitet. Die Ausgangssignale der Gatter 90 bis 92 werden der Fehlerkorrekturschaltung 61 jeweils über die Inverter 93 bis 95 zugeleitet.
• Ist das Ausgangssignal des Exklusiv-ODER-Gatters 86 "1" und sind beide Signale S&sub5; und S&sub6; des Exponentenwert-Detektors 13 "0", verändern sich die Zustände der Ausgangssignale der Inverter 72 bis 75 entsprechend der Zustände der Steuer-Bits A bis C derart, daß die Spannung des Ausgangssignals SB des Mantissenteil-DACs 22a, wie aus der Tabelle 2 ersichtlich, verschoben wird. Tabelle 2 Betrag der Verschiebung
• Aus Tabelle 2 kann entnommen werden: Sind die Steuer-Bits A, B und C zum Beispiel jeweils "0", "0" und "0", dann wird die Spannung des Signals SB durch einen Betrag verringert, der gleich der Hälfte von VLSB ist, wobei VLSB die Spannung ist, durch die die letzte Bit-Stufe des Mantissenteil-DACs 22a gesteuert wird. Wenn eines der Signale S&sub5; und S&sub6; "1" ist, wird der Ausgang des NOR-Gatters NOR2 "0", wogegen der Ausgang des Inverters INV1 "1" wird. Die Folge ist, die Ausgangssignale des NAND-Gatters 90, des NOR-Gatters 91 und des NAND-Gatters 92 sind jeweils "1", "0" und "1", was gleichbedeutend für den Fall ist, bei dem die Steuer-Bits A, B und C jeweils gleich "0", "1" und "0" sind. In diesem Fall wird deshalb keine Korrektur durchgeführt. Mit anderen Worten, die Korrektur des Ausgangssignals SB wird nur durchgeführt, wenn der Mantissenteil-DAC 22a wie ein Zwölf-Bit-DAC arbeitet.
• Obwohl die größte Anzahl der Bits der Mantissenteil-DACs 22 und 22a und die Anzahl der Stufen des Exponententeil-DACs 61 12 beziehungsweise 7 in den beschriebenen Ausführungsformen sind, kann die Zahl durch jeden gewünschten Wert ersetzt werden. Die Anzahl der Bits des Eingabedatenwertes sollte auch notwendigerweise nicht auf "16" beschränkt werden.
• Wie oben ausgeführt, kann mit dem DAC gemäß der Erfindung die Genauigkeit des Mantissenteil-DAC im Hinblick auf seine Auflösung bei niedrigeren Signalpegeln erhöht werden, wogegen der kleinste Variationsschritt des Ausgangssignals des Mantissenteils bei höheren Signalpegeln abnimmt. Mit diesem DAC kann deshalb der Gesamtklirrfaktor über einen Bereich von niedrigen bis zu höheren Signalpegeln herabgesetzt werden.

Claims (9)

1. Digital/Analog-Wandler zur Umwandlung von digitalen Eingabedaten in ein analoges Ausgangssignal, welcher Digital/Analog-Wandler folgendes aufweist:

(a) Detektormittel (13), die auf die digitalen Eingabedaten ansprechen, um deren Größe festzustellen, welche Detektormittel ein Detektionssignal ausgeben, das repräsentativ für die Größe der digitalen Eingabedaten ist;

(b) Digital/Analog-Wandlermittel (22) mit einer vorgegebenen Anzahl von Bits, die auf das Detektionssignal ansprechen, um einen Mantissenteil der digitalen Eingabedaten in ein Zwischenanalogsignal zu wandeln;

(c) Exponent-Wandlermittel (50), die auf das Detektionssignal ansprechen, welche Exponent-Wandlermittel das gewandelte Analogsignal als das analoge Ausgangssignal ausgeben;

gekennzeichnet durch:

(d) Steuermittel (40), die Teil der Digital/Analog-Wandlermittel sind und auf das Detektionssignal ansprechen, um die Anzahl der operativen Bits der Digital/Analog-Wandlermittel (22) zu ändern, welche Steuermittel (40) die Zahl der operativen Bits der Digital/Analog-Wandlermittel (22) mit abnehmender Größe der digitalen Eingabedaten verringern.

2. Digital/Analog-Wandler nach Anspruch 1, bei dem die digitalen Eingabedaten die Form eines Zweierkompliments ihrer Größe aufweisen, und die Detektormittel die Anzahl der führenden "0"-Bits der digitalen Eingabedaten detektieren, wenn die digitalen Eingabedaten positiv sind, und die Anzahl der führenden "1"-Bits detektieren, wenn die digitalen Eingabedaten negativ sind, welche Detektormittel die detektierte Zahl als das Detektionssignal ausgeben.

3. Digital/Analog-Wandler nach Anspruch 2, bei dem die Digital/Analog- Wandlermittel folgendes aufweisen:

Digitalschiebemittel, die auf das von den Detektormitteln kommende Detektionssignal ansprechen, um die digitalen Eingabedaten in Richtung auf ihr höchstwertiges Bit um eine solche Anzahl von Bits zu verschieben, die gleich der detektierten Zahl ist, um den Mantissenteil zu bilden; und

eine Digital/Analog-Wandlerschaltung mit der vorgegebenen Anzahl von Bits, um den Mantissenteil in eine Analogform zu wandeln und das Zwischenanalogsignal zu erzeugen.

4. Digital/Analog-Wandler nach Anspruch 3, bei dem die Digital/Analog- Wandlerschaltung eine R-2R-Widerstandsnetzwerkleiter mit einer vorgegebenen Anzahl von Stufen aufweist, wobei den 2R Widerständen der Netzwerkleiter der Mantissenteil der digitalen Eingabedaten zugeführt wird und ein Anschlußende der Netzwerkleiter an der Seite mit der Stufe für das niedrigwertigste Bit mit einer Vorspannung beaufschlagt wird, um die Bereichsmitte des Zwischenanalogsignals zu bestimmen, welches Zwischenanalogsignal von dem anderen Anschlußende der Netzwerkleiter ausgegeben wird.

5. Digital/Analog-Wandler nach Anspruch 4, bei dem die Steuermittel eine Steuerschaltung aufweisen, die bewirkt, daß die 2R Widerstände der Stufen für das niedrigwertigste Bit der Netzwerkleiter mit der Vorspannung beaufschlagt werden, um dadurch die Stufen für das niedrigwertigste Bit zu sperren, wobei die Anzahl der Stufen für das niedrigwertigste Bit entsprechend dem Detektionssignal bestimmt werden.

6. Digital/Analog-Wandler nach Anspruch 1, bei dem die Exponent- Wandlermittel folgendes aufweisen:

Schaltungsmittel, die auf das Zwischenanalogsignal ansprechen, um eine vorgegebene Anzahl von Analogsignalen zu erzeugen, deren Spannungspegel 2-n- Vergrößerungen (n = 0, 1, 2, ...) des Zwischenanalogsignals sind; und

Umschaltmittel, die an die Schaltungsmittel angeschlossen sind, um selektiv eines aus der vorgegebenen Anzahl der Analogsignale entsprechend dem Detektionssignal als das analoge Ausgangssignal auszugeben.

7. Digital/Analog-Wandler nach Anspruch 6, bei dem die Schaltungsmittel eine R-2R-Widerstandsnetzwerkleiter aufweisen, die mit einem ihrer Enden an die Digital/Analog-Wandlermittel angeschlossen ist.

8. Digital/Analog-Wandler nach Anspruch 4, der des weiteren Anschlußmittel aufweist, um eine vorgegebene Anzahl von Steuerbits zu empfangen, und der des weiteren ein Korrekturschaltmittel aufweist, das mit dem einen Anschlußende der R-2R-Widerstandsnetzwerkleiter verbunden ist, welche Korrekturschaltmittel bewirken, daß die Vorspannung an dem einen Anschlußende der R-2R-Widerstandsnetzwerkleiter sich entsprechend den Steuerbits ändert.

9. Digital/Analog-Wandler nach Anspruch 8, bei dem die Korrekturschaltmittel des weiteren auf ein Vorzeichenbit der digitalen Eingabedaten ansprechen und bewirken, daß die Vorspannung an dem einen Anschlußende der R- 2R-Widerstandsnetzwerkleiter sich entsprechend den Steuerbits ändert, jedoch nur dann, wenn das Vorzeichenbit einen vorgegebenen Wert hat.